JPH06260971A - 適応フィルタによる未知システム同定の方法及び装置 - Google Patents
適応フィルタによる未知システム同定の方法及び装置Info
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- JPH06260971A JPH06260971A JP5045145A JP4514593A JPH06260971A JP H06260971 A JPH06260971 A JP H06260971A JP 5045145 A JP5045145 A JP 5045145A JP 4514593 A JP4514593 A JP 4514593A JP H06260971 A JPH06260971 A JP H06260971A
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- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】 （修正有）
【目的】小規模なハードウェアで同定システムを実現す
ると共に、収束時間の短縮と残留誤差の減少とを達成す
る。 【構成】並列された複数の適応フィルタ９００1 〜〜９
００K は、一つの固定遅延と応答波形部から成るインパ
ルス応答を有する未知システムを同定でき、カウンタ制
御信号および応答波形部情報を交換する。フィルタ９０
０j は９００j+1 へ、カウンタ制御信号として波形応答
部推定が終了したかどうかを伝達し、フィルタ９００
j+1 は、供給されたカウンタ制御信号によって、適応動
作を開始するタイミングを決定する。また、フィルタ９
００K は９００K-1 から、応答波形部の位置に関する情
報を供給され、フィルタ９００K-1 の応答波形部の位置
も後方に自己の応答波形部が配置されるように制御す
る。
ると共に、収束時間の短縮と残留誤差の減少とを達成す
る。 【構成】並列された複数の適応フィルタ９００1 〜〜９
００K は、一つの固定遅延と応答波形部から成るインパ
ルス応答を有する未知システムを同定でき、カウンタ制
御信号および応答波形部情報を交換する。フィルタ９０
０j は９００j+1 へ、カウンタ制御信号として波形応答
部推定が終了したかどうかを伝達し、フィルタ９００
j+1 は、供給されたカウンタ制御信号によって、適応動
作を開始するタイミングを決定する。また、フィルタ９
００K は９００K-1 から、応答波形部の位置に関する情
報を供給され、フィルタ９００K-1 の応答波形部の位置
も後方に自己の応答波形部が配置されるように制御す
る。
Description
【０００１】
【産業上の利用分野】本発明は、伝送路や空間音響結合
経路などのシステム同定を行なうための適応フィルタに
よる未知システム同定の方法及び装置に関する。
経路などのシステム同定を行なうための適応フィルタに
よる未知システム同定の方法及び装置に関する。
【０００２】
【従来の技術】従来から適応フィルタによる未知システ
ム同定を応用したものとして、エコー・キャンセラ、ノ
イズ・キャンセラ、ハウリング・キャンセラ、適応等化
器などが知ある。以下では、２線／４線変換回路の４線
側において送信側から受信側へ漏れ込むエコーを除去す
るエコー・キャンセラの例について、従来の適応フィル
タによる未知システム同定の技術を説明する。
ム同定を応用したものとして、エコー・キャンセラ、ノ
イズ・キャンセラ、ハウリング・キャンセラ、適応等化
器などが知ある。以下では、２線／４線変換回路の４線
側において送信側から受信側へ漏れ込むエコーを除去す
るエコー・キャンセラの例について、従来の適応フィル
タによる未知システム同定の技術を説明する。
【０００３】エコー・キャンセラは、エコー経路のイン
パルス応答長よりも長い期間をカバーできるだけのタッ
プ数を有する適応フィルタを用いて、送信信号波形に応
じた疑似エコー（エコー・レプリカ）波形を生成させ
て、２線／４線変換回路の４線側において送信側から受
信側へ漏れ込むエコーを相殺するように動作する。この
際に、適応フィルタの各タップ係数の大きさは、エコー
と受信信号とが混在する信号波形からエコー・レプリカ
の波形を差引いて得られる誤差信号と送信信号との相関
をとることにより適応的に修正される。このような適応
フィルタの係数修正アルゴリズムの代表的なものとし
て、「エル・エム・エス（最小自乗平均）アルゴリズム
（ＬＭＳ Ａｌｇｏｒｉｔｈｍ）」プロシーディング・
オブ・アイ・・イー・イー・イー（Ｐｒｏｃｅｅｄｉｎ
ｇｓ ｏｆＩＥＥＥ）６３巻１２号、１９７５年、１６
９２〜１７１６ページに所収の論文（以下では「文献
１」と略記する）と、「ラーニング・アイデンティフィ
ケーション・メソド；エル・アイ・エム（Ｌｅａｒｎｉ
ｎｇ ＩｄｅｎｔｉｆｉｃａｔｉｏｎＭｅｔｈｏｄ；Ｌ
ＩＭ）」、アイ・イー・イー・イー・トランズアクショ
ンズ・オン・オートマティック・コントロール「ＩＥＥ
Ｅ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ａｕｔｏｍａｔ
ｉｃ Ｃｏｎｔｒｏｌ １２巻３号、１９６７年、２８
２〜２８７ページに所収の論文（以下「文献２」）とが
知られている。
パルス応答長よりも長い期間をカバーできるだけのタッ
プ数を有する適応フィルタを用いて、送信信号波形に応
じた疑似エコー（エコー・レプリカ）波形を生成させ
て、２線／４線変換回路の４線側において送信側から受
信側へ漏れ込むエコーを相殺するように動作する。この
際に、適応フィルタの各タップ係数の大きさは、エコー
と受信信号とが混在する信号波形からエコー・レプリカ
の波形を差引いて得られる誤差信号と送信信号との相関
をとることにより適応的に修正される。このような適応
フィルタの係数修正アルゴリズムの代表的なものとし
て、「エル・エム・エス（最小自乗平均）アルゴリズム
（ＬＭＳ Ａｌｇｏｒｉｔｈｍ）」プロシーディング・
オブ・アイ・・イー・イー・イー（Ｐｒｏｃｅｅｄｉｎ
ｇｓ ｏｆＩＥＥＥ）６３巻１２号、１９７５年、１６
９２〜１７１６ページに所収の論文（以下では「文献
１」と略記する）と、「ラーニング・アイデンティフィ
ケーション・メソド；エル・アイ・エム（Ｌｅａｒｎｉ
ｎｇ ＩｄｅｎｔｉｆｉｃａｔｉｏｎＭｅｔｈｏｄ；Ｌ
ＩＭ）」、アイ・イー・イー・イー・トランズアクショ
ンズ・オン・オートマティック・コントロール「ＩＥＥ
Ｅ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ａｕｔｏｍａｔ
ｉｃ Ｃｏｎｔｒｏｌ １２巻３号、１９６７年、２８
２〜２８７ページに所収の論文（以下「文献２」）とが
知られている。
【０００４】実際にエコー・キャンセラが挿入される４
線回線上の地点と２線／４線変換回路のある地点との間
に固定遅延が存在する場合には、エコー・キャンセラの
タップ数は想定される最大固定遅延の分と実質的なイン
パルス応答の応答波形部分との双方の期間をカバーする
だけ必要である。従って、特に固定遅延が大きい場合に
は、タップ数が膨大になり、ハードウェア規模の増大、
タップ係数ノ相互干渉による収束時間の増大を惹起こ
す。このような難点を解決するため、エコー経路のイン
パルス応答から固定遅延を除いた応答波形部の位置を時
間軸上で推定し、その推定位置周辺のみに適応フィルタ
のタップ係数を配置するように係数配置を適応制御する
方法、例えば「ア・ファースト・コンバージェンス・ア
ルゴリズム・フォー・アダプティブ・エフ・アイ・アー
ル・フィルターズ・ウィズ・コァースリ・ロケーテッド
・タップス（ＡＦａｓｔ Ｃｏｎｖｅｒｇｅｎｃｅ Ａ
ｌｇｏｒｉｔｈｍ ｆｏｒ Ａｄａｐｔｉｖｅ ＦＩＲ
Ｆｉｌｔｅｒｓ ｗｉｔｈＣｏａｒｓｅｌｙ Ｌｏｃ
ａｔｅｄ Ｔａｐｓ）」プロシーディング・オブ・イン
ターナショナル・コンファレンス・オン・アコースティ
ック，スピーチ・アンド・シグナル・プロセッシング
（Ｐｒｏｃｅｅｄｉｎｇｓｏｆ Ｉｎｔｅｒｎａｔｎａ
ｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ａｃｏｕｓｔｉｃ
ｓ， Ｓｐｅｅｃｈａｎｄ Ｓｉｇｎａｌ Ｐｒｏｃｅ
ｓｓｉｎｇ）１９９１、１９９１年、１５２５〜１５２
８ページに所収の論文（以下「文献３」）に提案されて
いる。この「文献３」に示された方法の要点は、まず応
答波形部のおおよその位置を推定し、その近傍に限定し
てタップ係数の配置を行なうことにより、収束時間を短
縮していることである。この制御方法では、応答波形部
の位置推定はタップ係数絶対値の最大値を用いて行なわ
れ、タップ係数配置を限定する範囲はひとつしか指定さ
れない。従って、複数の応答波形部が存在する場合（エ
コーの場合はマルチエコーと呼ばれる）には、これら全
てをカバーするようにタップ配置限定範囲を広くらなけ
ればならず、各応答波形部の間に大きな固定遅延がある
ときには、タップ配置位置を限定する効果が減少し、収
束時間の増大が避けられない。
線回線上の地点と２線／４線変換回路のある地点との間
に固定遅延が存在する場合には、エコー・キャンセラの
タップ数は想定される最大固定遅延の分と実質的なイン
パルス応答の応答波形部分との双方の期間をカバーする
だけ必要である。従って、特に固定遅延が大きい場合に
は、タップ数が膨大になり、ハードウェア規模の増大、
タップ係数ノ相互干渉による収束時間の増大を惹起こ
す。このような難点を解決するため、エコー経路のイン
パルス応答から固定遅延を除いた応答波形部の位置を時
間軸上で推定し、その推定位置周辺のみに適応フィルタ
のタップ係数を配置するように係数配置を適応制御する
方法、例えば「ア・ファースト・コンバージェンス・ア
ルゴリズム・フォー・アダプティブ・エフ・アイ・アー
ル・フィルターズ・ウィズ・コァースリ・ロケーテッド
・タップス（ＡＦａｓｔ Ｃｏｎｖｅｒｇｅｎｃｅ Ａ
ｌｇｏｒｉｔｈｍ ｆｏｒ Ａｄａｐｔｉｖｅ ＦＩＲ
Ｆｉｌｔｅｒｓ ｗｉｔｈＣｏａｒｓｅｌｙ Ｌｏｃ
ａｔｅｄ Ｔａｐｓ）」プロシーディング・オブ・イン
ターナショナル・コンファレンス・オン・アコースティ
ック，スピーチ・アンド・シグナル・プロセッシング
（Ｐｒｏｃｅｅｄｉｎｇｓｏｆ Ｉｎｔｅｒｎａｔｎａ
ｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ａｃｏｕｓｔｉｃ
ｓ， Ｓｐｅｅｃｈａｎｄ Ｓｉｇｎａｌ Ｐｒｏｃｅ
ｓｓｉｎｇ）１９９１、１９９１年、１５２５〜１５２
８ページに所収の論文（以下「文献３」）に提案されて
いる。この「文献３」に示された方法の要点は、まず応
答波形部のおおよその位置を推定し、その近傍に限定し
てタップ係数の配置を行なうことにより、収束時間を短
縮していることである。この制御方法では、応答波形部
の位置推定はタップ係数絶対値の最大値を用いて行なわ
れ、タップ係数配置を限定する範囲はひとつしか指定さ
れない。従って、複数の応答波形部が存在する場合（エ
コーの場合はマルチエコーと呼ばれる）には、これら全
てをカバーするようにタップ配置限定範囲を広くらなけ
ればならず、各応答波形部の間に大きな固定遅延がある
ときには、タップ配置位置を限定する効果が減少し、収
束時間の増大が避けられない。
【０００５】このようなマルチエコーに対しても高速に
収束し、波形応答部だけにタップ係数を配置することの
できる方法は、例えば「ア・ファースト・アルゴリズム
・フォー・アダプティブ・エフ・アイ・アール・フィル
ターズ・ウィズ・コァースリーロケーテッド・コエィシ
ェンツ・フォー・キャンセレーション・オブ・マルチプ
ル・エコーズ（Ａ Ｆａｓｔ Ａｌｇｏｒｉｔｈｍ ｆ
ｏｒ Ａｄａｐｔｉｖｅ ＦＩＲ Ｆｉｌｔｅｒｓ ｗ
ｉｔｈ Ｃｏａｒｓｅｌｙ−ＬｏｃａｔｅｄＣｏｅｆｆ
ｉｃｉｅｎｔｓ ｆｏｒ Ｃａｎｃｅｌｌａｔｉｏｎ
ｏｆ Ｍｕｌｔｉｐｌｅ Ｅｃｈｏｅｓ）」、１９９２
年電子情報通信学会秋季大会、Ａ−９３、１−９３ペー
ジに所収の論文（以下「文献４」）に提案されている。
収束し、波形応答部だけにタップ係数を配置することの
できる方法は、例えば「ア・ファースト・アルゴリズム
・フォー・アダプティブ・エフ・アイ・アール・フィル
ターズ・ウィズ・コァースリーロケーテッド・コエィシ
ェンツ・フォー・キャンセレーション・オブ・マルチプ
ル・エコーズ（Ａ Ｆａｓｔ Ａｌｇｏｒｉｔｈｍ ｆ
ｏｒ Ａｄａｐｔｉｖｅ ＦＩＲ Ｆｉｌｔｅｒｓ ｗ
ｉｔｈ Ｃｏａｒｓｅｌｙ−ＬｏｃａｔｅｄＣｏｅｆｆ
ｉｃｉｅｎｔｓ ｆｏｒ Ｃａｎｃｅｌｌａｔｉｏｎ
ｏｆ Ｍｕｌｔｉｐｌｅ Ｅｃｈｏｅｓ）」、１９９２
年電子情報通信学会秋季大会、Ａ−９３、１−９３ペー
ジに所収の論文（以下「文献４」）に提案されている。
【０００６】図１５は、この「文献４」に提案されてい
るエコー・キャンセラの構成を示すブロック図である。
同図に示された適応フィルタは、入力端子１から入力さ
れた送信信号を順次に遅延させる（Ｎ−１）個の遅延素
子２０1 ないし２０N-1 を有し、遅延が零のタップも含
めＮ個のタップをもつ適応フィルタを構成している。一
方、この適応フィルタのタップ係数を発生するために、
Ｌ個の係数発生回路５０1 ないし５０L が設けられてお
り、適応フィルタの全タップ数Ｎと係数発生回路５０1
ないし５０L の個数Ｌとの間には、Ｎ＞Ｌの関係があ
る。すなわち、図１５に示された適応フィルタは、固定
遅延部分を除いた実質的な応答波形部を実現できるだけ
のタップ数を備え、そのタップ係数を実質的な応答波形
部分に適応的に配置することによって、エコー・レプリ
カを生成する。そのために、各タップ出力と係数発生回
路５０1 ないし５０L との間の接続を切替える経路スイ
ッチ７を有しており、さらにこの経路スイッチ７の接続
切替え制御のためのタップ制御回路９を有している。経
路スイッチ７の各出力である遅延信号は、対応する係数
発生回路５０1 ないし５０L と乗算器４０1 ないし４０
L とに供給される。乗算器４０1 ないし４０L は、係数
発生回路５０1 ないし５０L が出力するタップ係数と経
路スイッチ７が出力する遅延信号とをそれぞれ乗算し、
乗算結果を加算回路へ送る。加算回路８は、乗算器４０
1 ないし４０L の乗算結果を加算し、エコー・レプリカ
として減算器５へ出力する。一方、入力端子１に入力さ
れた送信信号は、出力端子２から２線／４線変換回路３
を経て２線側に送信されるが、インピーダンス不整合な
どに起因するエコーとして受信側の入力端子４へ漏れ込
む。入力端子４より入力されたエコーは、減算器５に送
られ、加算器８が出力するエコー・レプリカを減算され
て出力端子６へ伝達される。また、その減算結果は同時
に係数更新のための誤差信号として、係数発生回路５０
1 ないし５０L に供給される。
るエコー・キャンセラの構成を示すブロック図である。
同図に示された適応フィルタは、入力端子１から入力さ
れた送信信号を順次に遅延させる（Ｎ−１）個の遅延素
子２０1 ないし２０N-1 を有し、遅延が零のタップも含
めＮ個のタップをもつ適応フィルタを構成している。一
方、この適応フィルタのタップ係数を発生するために、
Ｌ個の係数発生回路５０1 ないし５０L が設けられてお
り、適応フィルタの全タップ数Ｎと係数発生回路５０1
ないし５０L の個数Ｌとの間には、Ｎ＞Ｌの関係があ
る。すなわち、図１５に示された適応フィルタは、固定
遅延部分を除いた実質的な応答波形部を実現できるだけ
のタップ数を備え、そのタップ係数を実質的な応答波形
部分に適応的に配置することによって、エコー・レプリ
カを生成する。そのために、各タップ出力と係数発生回
路５０1 ないし５０L との間の接続を切替える経路スイ
ッチ７を有しており、さらにこの経路スイッチ７の接続
切替え制御のためのタップ制御回路９を有している。経
路スイッチ７の各出力である遅延信号は、対応する係数
発生回路５０1 ないし５０L と乗算器４０1 ないし４０
L とに供給される。乗算器４０1 ないし４０L は、係数
発生回路５０1 ないし５０L が出力するタップ係数と経
路スイッチ７が出力する遅延信号とをそれぞれ乗算し、
乗算結果を加算回路へ送る。加算回路８は、乗算器４０
1 ないし４０L の乗算結果を加算し、エコー・レプリカ
として減算器５へ出力する。一方、入力端子１に入力さ
れた送信信号は、出力端子２から２線／４線変換回路３
を経て２線側に送信されるが、インピーダンス不整合な
どに起因するエコーとして受信側の入力端子４へ漏れ込
む。入力端子４より入力されたエコーは、減算器５に送
られ、加算器８が出力するエコー・レプリカを減算され
て出力端子６へ伝達される。また、その減算結果は同時
に係数更新のための誤差信号として、係数発生回路５０
1 ないし５０L に供給される。
【０００７】係数修正アルゴリズムとして「文献１」に
示されたＬＭＳアルゴリズムを使用した場合、係数発生
回路５０i （ｉ＝１，２，．．．．．，Ｌ）の構成は図
７のようになる。係数発生回路５０i に供給された遅延
信号と誤差信号とは乗算器３１で乗算され、さらに予め
定められた定数μと乗算器３２にて乗算されて、記憶回
路３４に記憶されている係数値と加算器３３で加算さ
れ、その加算結果が記憶回路３４へ帰還される。記憶回
路３４に記憶された値が、タップ係数値を表わす。なお
記憶回路３４は、係数クリア回路７７（図１５）から係
数クリア信号が入力されると、保持している係数値を強
制的に零に設定する機能を有する。
示されたＬＭＳアルゴリズムを使用した場合、係数発生
回路５０i （ｉ＝１，２，．．．．．，Ｌ）の構成は図
７のようになる。係数発生回路５０i に供給された遅延
信号と誤差信号とは乗算器３１で乗算され、さらに予め
定められた定数μと乗算器３２にて乗算されて、記憶回
路３４に記憶されている係数値と加算器３３で加算さ
れ、その加算結果が記憶回路３４へ帰還される。記憶回
路３４に記憶された値が、タップ係数値を表わす。なお
記憶回路３４は、係数クリア回路７７（図１５）から係
数クリア信号が入力されると、保持している係数値を強
制的に零に設定する機能を有する。
【０００８】以上の説明から明らかなように、適応フィ
ルタのタップ係数の乗算経路は、経路スイッチ７によっ
て選択された一部のタップ出力にだけ接続される。以下
では、タップ係数乗算経路が接続されるタップを有効タ
ップ、接続されていないタップを無効タップと呼ぶ。実
際のタップ係数の適応配置では、まず初期設定として、
タップ係数乗算経路を、等間隔でタップ出力に接続し配
置する。これらが有効タップになり、これら以外のタッ
プが無効タップになる。
ルタのタップ係数の乗算経路は、経路スイッチ７によっ
て選択された一部のタップ出力にだけ接続される。以下
では、タップ係数乗算経路が接続されるタップを有効タ
ップ、接続されていないタップを無効タップと呼ぶ。実
際のタップ係数の適応配置では、まず初期設定として、
タップ係数乗算経路を、等間隔でタップ出力に接続し配
置する。これらが有効タップになり、これら以外のタッ
プが無効タップになる。
【０００９】次に、タップ制御回路９の制御動作につい
て説明する。制御サブグループ記憶回路８３は、連続し
た複数のタップ番号から構成されるタップ制御サブグル
ープを代表するサブグループ番号を、制御すべき順序で
格納する。各タップ制御サブグループに属するタップの
個数は、等しく設定される。例えば、全タップ数Ｎを２
０、タップ制御サブグループ数を５とすると、各タップ
制御サブグループに属するタップの個数は４となる。ま
た、タップ制御サブグループをＧ（ｉ）（ｉ＝１，
２，．．．．．５）、Ｇ（ｉ）に属するタップ番号
を｛｝で括って表すと、 Ｇ（１）＝ １，２，３，４ Ｇ（２）＝ ５，６，７，８ Ｇ（３）＝ ９，１０，１１，１２ Ｇ（４）＝ １３，１４，１５，１６ Ｇ（５）＝ １７，１８，１９，２０ となる。
て説明する。制御サブグループ記憶回路８３は、連続し
た複数のタップ番号から構成されるタップ制御サブグル
ープを代表するサブグループ番号を、制御すべき順序で
格納する。各タップ制御サブグループに属するタップの
個数は、等しく設定される。例えば、全タップ数Ｎを２
０、タップ制御サブグループ数を５とすると、各タップ
制御サブグループに属するタップの個数は４となる。ま
た、タップ制御サブグループをＧ（ｉ）（ｉ＝１，
２，．．．．．５）、Ｇ（ｉ）に属するタップ番号
を｛｝で括って表すと、 Ｇ（１）＝ １，２，３，４ Ｇ（２）＝ ５，６，７，８ Ｇ（３）＝ ９，１０，１１，１２ Ｇ（４）＝ １３，１４，１５，１６ Ｇ（５）＝ １７，１８，１９，２０ となる。
【００１０】制御サブグループ記憶回路８３は、タップ
制御サブグループ番号の初期設定時には、グループ番号
が小さい順に設定する。すなわち、制御サブグループ記
憶回路８３の保持するグループ番号をＺ（ｎ）（ｎ＝
１，２，．．．．．５）で表すと、 Ｚ（１）＝１ Ｚ（２）＝２ Ｚ（３）＝３ Ｚ（４）＝４ Ｚ（５）＝５ に初期設定される。また、制御サブグループ記憶回路８
３のデータ読み出し位置を規定するアドレスポインタは
先頭に設定され、先頭にあるグループ番号、すなわち上
記の例ではＺ（１) ＝１を出力する。
制御サブグループ番号の初期設定時には、グループ番号
が小さい順に設定する。すなわち、制御サブグループ記
憶回路８３の保持するグループ番号をＺ（ｎ）（ｎ＝
１，２，．．．．．５）で表すと、 Ｚ（１）＝１ Ｚ（２）＝２ Ｚ（３）＝３ Ｚ（４）＝４ Ｚ（５）＝５ に初期設定される。また、制御サブグループ記憶回路８
３のデータ読み出し位置を規定するアドレスポインタは
先頭に設定され、先頭にあるグループ番号、すなわち上
記の例ではＺ（１) ＝１を出力する。
【００１１】記憶回路７２はＦＩＦＯ（先入れ先出し）
方式であり、（Ｎ−Ｌ）個の無効タップ番号を記憶す
る。但し、Ｎは全タップ数、Ｌは有効タップ数を示す。
また、タップ算出回路７６は、全タップ番号から記憶回
路７２の保持する無効タップ番号を除いたタップ番号、
すなわち有効タップ番号を算定し、その算定結果のタッ
プ番号をタップ切替用の制御信号として経路スイッチ７
に供給する。経路スイッチ７は、タップ算出回路７６か
ら受けたＬ個の有効タップ番号に対応するタップ出力を
選択して、係数発生回路５０1 ないし５０L に伝達させ
るように動作する。
方式であり、（Ｎ−Ｌ）個の無効タップ番号を記憶す
る。但し、Ｎは全タップ数、Ｌは有効タップ数を示す。
また、タップ算出回路７６は、全タップ番号から記憶回
路７２の保持する無効タップ番号を除いたタップ番号、
すなわち有効タップ番号を算定し、その算定結果のタッ
プ番号をタップ切替用の制御信号として経路スイッチ７
に供給する。経路スイッチ７は、タップ算出回路７６か
ら受けたＬ個の有効タップ番号に対応するタップ出力を
選択して、係数発生回路５０1 ないし５０L に伝達させ
るように動作する。
【００１２】初期状態における無効タップ番号、すなわ
ち記憶回路７２の初期設定値は、有効タップ番号が全タ
ップ番号の小さい方から連続して配置されるように選ば
れる。たとえば、全タップ数Ｎ＝２０、有効タップ数Ｌ
＝３、無効タップ数Ｎ−Ｌ＝１７と設定すると、全タッ
プ番号は、１，２，３，．．．．．，２０となる。この
とき、有効タップ番号は、１，２，３と小さい方から３
タップが選ばれ、記憶回路７２が保持する無効タップ番
号は、４，５，．．．．．，２０に初期設定される。以
上の初期状態設定後、経路スイッチ７によって選択され
たタップ（＝有効タップ）の係数修正が行なわれる。Ｑ
回（Ｑは正整数）の係数修正毎に、係数配置すなわち有
効タップ位置の更新が行なわれる。この有効タップ位置
更新は、以下の手順で実行される。
ち記憶回路７２の初期設定値は、有効タップ番号が全タ
ップ番号の小さい方から連続して配置されるように選ば
れる。たとえば、全タップ数Ｎ＝２０、有効タップ数Ｌ
＝３、無効タップ数Ｎ−Ｌ＝１７と設定すると、全タッ
プ番号は、１，２，３，．．．．．，２０となる。この
とき、有効タップ番号は、１，２，３と小さい方から３
タップが選ばれ、記憶回路７２が保持する無効タップ番
号は、４，５，．．．．．，２０に初期設定される。以
上の初期状態設定後、経路スイッチ７によって選択され
たタップ（＝有効タップ）の係数修正が行なわれる。Ｑ
回（Ｑは正整数）の係数修正毎に、係数配置すなわち有
効タップ位置の更新が行なわれる。この有効タップ位置
更新は、以下の手順で実行される。
【００１３】最小係数検出回路７１は、タップ算出回路
７６の出力する有効タップ番号と、係数発生回路５０1
ないし５０L がおのおの出力するタップ係数を受けて、
その中で絶対値が最小である係数に対応した有効タップ
番号を記憶回路７２と係数クリア回路７７とに供給す
る。係数クリア回路７７は、入力されたタップ番号に対
応する係数発生回路に対して係数クリア信号を出力する
ことによって、該当する絶対値が最小である係数を零に
設定する。記憶回路７２はＦＩＦＯ方式であるから、入
力されたタップ番号を待行列の最後尾に格納し、待行列
の先頭にあるタップ番号を判定回路７３へ伝達すること
になる。制御タップ範囲計算回路８４は、制御サブグル
ープ記憶回路８３から出力されるタップ制御サブグルー
プ番号Ｚ（ｎ）を受けて、そのタップ制御サブグルー
プ、すなわちＧ（Ｚ（ｎ））に属するタップ番号のう
ち、最小のタップ番号Ｋ minと最大のタップ番号Ｋ max
を検出し、判定回路７３へ供給する。例えば、前述の例
において、Ｚ（ｎ）＝１であった場合、Ｇ（Ｚ（ｎ））
＝Ｇ（１）＝｛１， ２， ３，４｝となり、Ｋ max＝
４，Ｋ min＝１を供給する。判定回路７３に入力された
タップ番号がＫ max＝４よりも大きくかつＫ min＝１よ
りも小さいときには、入力されたタップ番号を記憶回路
７２に帰還し、再度、記憶回路７２のタップ番号を取り
出し、判定回路７３に入力する。この繰返し操作は、上
述判定条件を満足するまで継続される。上記判定条件を
満足すると、無効タップ記憶回路７２に保持された無効
タップ番号が確定し、新たな有効タップが決定される。
以上説明した、ひとつのタップ制御サブグループに限定
したタップ位置制御によって、タップ係数の集中的配置
が可能になる。
７６の出力する有効タップ番号と、係数発生回路５０1
ないし５０L がおのおの出力するタップ係数を受けて、
その中で絶対値が最小である係数に対応した有効タップ
番号を記憶回路７２と係数クリア回路７７とに供給す
る。係数クリア回路７７は、入力されたタップ番号に対
応する係数発生回路に対して係数クリア信号を出力する
ことによって、該当する絶対値が最小である係数を零に
設定する。記憶回路７２はＦＩＦＯ方式であるから、入
力されたタップ番号を待行列の最後尾に格納し、待行列
の先頭にあるタップ番号を判定回路７３へ伝達すること
になる。制御タップ範囲計算回路８４は、制御サブグル
ープ記憶回路８３から出力されるタップ制御サブグルー
プ番号Ｚ（ｎ）を受けて、そのタップ制御サブグルー
プ、すなわちＧ（Ｚ（ｎ））に属するタップ番号のう
ち、最小のタップ番号Ｋ minと最大のタップ番号Ｋ max
を検出し、判定回路７３へ供給する。例えば、前述の例
において、Ｚ（ｎ）＝１であった場合、Ｇ（Ｚ（ｎ））
＝Ｇ（１）＝｛１， ２， ３，４｝となり、Ｋ max＝
４，Ｋ min＝１を供給する。判定回路７３に入力された
タップ番号がＫ max＝４よりも大きくかつＫ min＝１よ
りも小さいときには、入力されたタップ番号を記憶回路
７２に帰還し、再度、記憶回路７２のタップ番号を取り
出し、判定回路７３に入力する。この繰返し操作は、上
述判定条件を満足するまで継続される。上記判定条件を
満足すると、無効タップ記憶回路７２に保持された無効
タップ番号が確定し、新たな有効タップが決定される。
以上説明した、ひとつのタップ制御サブグループに限定
したタップ位置制御によって、タップ係数の集中的配置
が可能になる。
【００１４】一方、タップ制御サブグループの変更は、
以下の手続きで行なわれる。カウンタ６７は、タップ係
数の修正回数を数えるカウンタであり、係数修正回数が
予め定められた回数に達する毎に、制御グループ変更用
の制御信号を制御サブグループ記憶回路８３及びカウン
タ６６に供給する。制御サブグループ記憶回路８３は、
カウンタ６７から制御サブグループ変更用の制御信号を
受けると、アドレスポインタを１ツ進め、次のアドレス
に格納されているタップ制御サブグループ番号を出力す
る。カウンタ６６は、カウンタ６７が出力する制御サブ
グループ変更用の制御信号を数えて、タップ制御サブグ
ループ総数に達する毎に、制御サブグループ順序更新用
の制御信号を出力する。最大係数検出回路８１は、係数
発生回路５０1 ないし５０L がそれぞれ出力するタップ
係数とタップ算出回路７６が出力する有効タップ番号と
を受けて、絶対値が最大であるタップ係数を各タップ制
御サブグループ毎に検出し、その係数絶対値が大きい順
にタップ制御サブグループ番号を出力する。制御サブグ
ループ更新回路８２は、カウンタ６６から制御サブグル
ープ順序更新用の制御信号を受けると、最大係数検出回
路８１が出力するタップ制御サブグループ番号を供給さ
れた順序で制御サブグループ記憶回路８３の先頭アドレ
スから書込むことによって、制御サブグループ記憶回路
８３が保持するタップ制御サブグループ順序を変更す
る。
以下の手続きで行なわれる。カウンタ６７は、タップ係
数の修正回数を数えるカウンタであり、係数修正回数が
予め定められた回数に達する毎に、制御グループ変更用
の制御信号を制御サブグループ記憶回路８３及びカウン
タ６６に供給する。制御サブグループ記憶回路８３は、
カウンタ６７から制御サブグループ変更用の制御信号を
受けると、アドレスポインタを１ツ進め、次のアドレス
に格納されているタップ制御サブグループ番号を出力す
る。カウンタ６６は、カウンタ６７が出力する制御サブ
グループ変更用の制御信号を数えて、タップ制御サブグ
ループ総数に達する毎に、制御サブグループ順序更新用
の制御信号を出力する。最大係数検出回路８１は、係数
発生回路５０1 ないし５０L がそれぞれ出力するタップ
係数とタップ算出回路７６が出力する有効タップ番号と
を受けて、絶対値が最大であるタップ係数を各タップ制
御サブグループ毎に検出し、その係数絶対値が大きい順
にタップ制御サブグループ番号を出力する。制御サブグ
ループ更新回路８２は、カウンタ６６から制御サブグル
ープ順序更新用の制御信号を受けると、最大係数検出回
路８１が出力するタップ制御サブグループ番号を供給さ
れた順序で制御サブグループ記憶回路８３の先頭アドレ
スから書込むことによって、制御サブグループ記憶回路
８３が保持するタップ制御サブグループ順序を変更す
る。
【００１５】以上の説明から明らかなように、タップ制
御範囲は全タップにわたって次々に移動するため、マル
チエコーのように実質的な応答波形部が複数ある場合に
も比較的高速に収束し、応答波形部だけにタップ係数乗
算経路を配置することができる。
御範囲は全タップにわたって次々に移動するため、マル
チエコーのように実質的な応答波形部が複数ある場合に
も比較的高速に収束し、応答波形部だけにタップ係数乗
算経路を配置することができる。
【００１６】
【発明が解決しようとする課題】以上に説明した従来技
術では、ひとつのタップ制御サブグループから次のサブ
グループへ変更するまでの時間を、全てのサブグループ
に対して均等に設定しいるために、タップ係数乗算を要
する確率が低いサブグループにもかなり長時間を割り当
てる結果となり、結果的に収束時間の増大を招いてい
る。
術では、ひとつのタップ制御サブグループから次のサブ
グループへ変更するまでの時間を、全てのサブグループ
に対して均等に設定しいるために、タップ係数乗算を要
する確率が低いサブグループにもかなり長時間を割り当
てる結果となり、結果的に収束時間の増大を招いてい
る。
【００１７】本発明の目的は、複数の応答波形部からな
るインパルス応答を有する未知システムに対しても収束
時間が短い適応フィルタによる未知システム同定の方法
及び装置を提供することである。
るインパルス応答を有する未知システムに対しても収束
時間が短い適応フィルタによる未知システム同定の方法
及び装置を提供することである。
【００１８】
【課題を解決するための手段】本発明の第１の発明の同
定方法は、適応フィルタの全タップのうちの一部分を積
和演算に使用する有効タップとしてその番号を記憶し、
前記積和演算の係数乗算を前記有効タップにだけ施し、
前記積和演算に使用しないタップを無効タップとしてそ
の番号を待ち行列に記憶し、前記有効タップの番号に対
応する係数を予め定められた回数だけ修正する度に、そ
の有効タップのうち、対応する係数の絶対値が最小であ
るタップを無効タップとしてその番号を前記待ち行列の
最後尾に記憶させ、前記待ち行列の先頭にある無効のタ
ップ番号を取り出して新たに有効タップの番号とするよ
うにしてタップ位置を適応制御する適応フィルタを複数
個用い、各前記適応フィルタに少くとも一つ又の応答波
形部を同定させることにより複数の応答波形部と固定遅
延とから成るインパルス応答を有する未知システムを同
定することを特徴とする。
定方法は、適応フィルタの全タップのうちの一部分を積
和演算に使用する有効タップとしてその番号を記憶し、
前記積和演算の係数乗算を前記有効タップにだけ施し、
前記積和演算に使用しないタップを無効タップとしてそ
の番号を待ち行列に記憶し、前記有効タップの番号に対
応する係数を予め定められた回数だけ修正する度に、そ
の有効タップのうち、対応する係数の絶対値が最小であ
るタップを無効タップとしてその番号を前記待ち行列の
最後尾に記憶させ、前記待ち行列の先頭にある無効のタ
ップ番号を取り出して新たに有効タップの番号とするよ
うにしてタップ位置を適応制御する適応フィルタを複数
個用い、各前記適応フィルタに少くとも一つ又の応答波
形部を同定させることにより複数の応答波形部と固定遅
延とから成るインパルス応答を有する未知システムを同
定することを特徴とする。
【００１９】第２の発明の同定装置は、未知システムの
出力信号から適応フィルタが出力する同定信号を差引い
て得られる誤差信号に応じて係数およびタップ位置を修
正および更新する適応フィルタを用いて複数の応答波形
部と固定遅延とから成るインパルス応答を有する未知シ
ステム同定を行なうための適応フィルタによる未知シス
テム同定の装置において、前記未知システムへの入力信
号の供給を受けて少くとも一つの前記応答波形部を同定
する複数の適応フィルタと、その適応フィルタの各出力
を加算して前記同定信号を出力する加算器と、前記未知
システムの出力信号から前記同定信号を減算して前記誤
差信号を得る減算器とを具備し、前記適応フィルタはお
のおの自己が同定する前記固定遅延の次に小さい固定遅
延を有する応答波形部を同定する他の前記適応フィルタ
にて同定された前記固定遅延に関する情報と同定完了の
情報とを受け、自己が同定する前記固定遅延の次に大き
い固定遅延を有する応答波形部を同定する他の前記適応
フィルタへ同定された前記固定遅延に関する情報と同定
完了の情報とを供給することを特徴とする。
出力信号から適応フィルタが出力する同定信号を差引い
て得られる誤差信号に応じて係数およびタップ位置を修
正および更新する適応フィルタを用いて複数の応答波形
部と固定遅延とから成るインパルス応答を有する未知シ
ステム同定を行なうための適応フィルタによる未知シス
テム同定の装置において、前記未知システムへの入力信
号の供給を受けて少くとも一つの前記応答波形部を同定
する複数の適応フィルタと、その適応フィルタの各出力
を加算して前記同定信号を出力する加算器と、前記未知
システムの出力信号から前記同定信号を減算して前記誤
差信号を得る減算器とを具備し、前記適応フィルタはお
のおの自己が同定する前記固定遅延の次に小さい固定遅
延を有する応答波形部を同定する他の前記適応フィルタ
にて同定された前記固定遅延に関する情報と同定完了の
情報とを受け、自己が同定する前記固定遅延の次に大き
い固定遅延を有する応答波形部を同定する他の前記適応
フィルタへ同定された前記固定遅延に関する情報と同定
完了の情報とを供給することを特徴とする。
【００２０】第３の発明の同定方法は、適応フィルタの
全タップのうちの一部分を積和演算に使用する有効タッ
プとしてその番号を記憶し、前記積和演算の係数乗算を
前記有効タップにだけ施し、前記積和演算に使用しない
タップを無効タップとしてその番号を待ち行列に記憶
し、前記有効タップの番号に対応する係数を予め定めら
れた回数だけ修正する度に、その有効タップのうち、対
応する係数の絶対値が最小であるタップを無効タップと
して前記待チ行列の最後尾に格納し、前記待ち行列の先
頭にある無効タップ番号を取り出して新たに有効タップ
番号とするようにしてタップ位置を適応制御する一つの
適応フィルタを用いて未知システムの同定を行なう際
に、適応動作開始から予め定められた係数修正回数まで
は第１のステップ・サイズを用いて係数修正を行ない、
それ以降では第２のステップ・サイズを用いて係数修正
を行ない、前記待ち行列の先頭にある無効タップ番号が
係数絶対値が最大であると判定された有効タップ番号の
近傍にある場合には新たに有効タップ番号とし、近傍に
ない場合には有効とせずに前記待ち行列の最後尾に格納
し、前記待ち行列の先頭から取り出した無効タップ番号
が新たに有効となるまで前記待ち行列の先頭のタップ番
号と最大絶対係数値に対応した有効タップ番号との比較
を反復するように動作してタップ位置の適応制御を行な
うことを特徴とする。
全タップのうちの一部分を積和演算に使用する有効タッ
プとしてその番号を記憶し、前記積和演算の係数乗算を
前記有効タップにだけ施し、前記積和演算に使用しない
タップを無効タップとしてその番号を待ち行列に記憶
し、前記有効タップの番号に対応する係数を予め定めら
れた回数だけ修正する度に、その有効タップのうち、対
応する係数の絶対値が最小であるタップを無効タップと
して前記待チ行列の最後尾に格納し、前記待ち行列の先
頭にある無効タップ番号を取り出して新たに有効タップ
番号とするようにしてタップ位置を適応制御する一つの
適応フィルタを用いて未知システムの同定を行なう際
に、適応動作開始から予め定められた係数修正回数まで
は第１のステップ・サイズを用いて係数修正を行ない、
それ以降では第２のステップ・サイズを用いて係数修正
を行ない、前記待ち行列の先頭にある無効タップ番号が
係数絶対値が最大であると判定された有効タップ番号の
近傍にある場合には新たに有効タップ番号とし、近傍に
ない場合には有効とせずに前記待ち行列の最後尾に格納
し、前記待ち行列の先頭から取り出した無効タップ番号
が新たに有効となるまで前記待ち行列の先頭のタップ番
号と最大絶対係数値に対応した有効タップ番号との比較
を反復するように動作してタップ位置の適応制御を行な
うことを特徴とする。
【００２１】第４の発明の同定方法は、適応フィルタの
全タップのうちの一部分を積和演算に使用する有効タッ
プとしてその番号を記憶し、前記積和演算の係数乗算を
前記有効タップにだけ施し、前記積和演算に使用しない
タップを無効タップとしてその番号を待ち行列に記憶
し、前記有効タップ番号に対応する係数を予め定められ
た回数修正する度に、前記有効タップ番号のうち、対応
する係数の絶対値が最小であるタップを無効タップとし
て前記待ち行列の最後尾に格納し、前記待ち行列の先頭
にある無効タップ番号を取り出して新たに有効タップ番
号とするように動作してタップ位置を適応制御する一つ
の適応フィルタを用いて未知システムの同定を行なう際
に、適応動作開始から予め定められた係数修正回数まで
は第１のステップ・サイズを用いて係数修正を行ない、
それ以降では第２のステップ・サイズを用い、さらに前
記待ち行列を第１および第２の２つの待ち行列から構成
し、前記係数の絶対値が最小である有効タップ番号が係
数絶対値が最大であると判定された有効タップ番号の近
傍にある場合には前記第１の待ち行列の最後尾に格納
し、近傍にない場合には前記第２の待ち行列の最後尾に
格納し、前記第１の待ち行列の先頭にある無効タップ番
号を取り出して新たに有効タップ番号とすることによっ
てタップ位置の適応制御を行なうことを特徴とする。
全タップのうちの一部分を積和演算に使用する有効タッ
プとしてその番号を記憶し、前記積和演算の係数乗算を
前記有効タップにだけ施し、前記積和演算に使用しない
タップを無効タップとしてその番号を待ち行列に記憶
し、前記有効タップ番号に対応する係数を予め定められ
た回数修正する度に、前記有効タップ番号のうち、対応
する係数の絶対値が最小であるタップを無効タップとし
て前記待ち行列の最後尾に格納し、前記待ち行列の先頭
にある無効タップ番号を取り出して新たに有効タップ番
号とするように動作してタップ位置を適応制御する一つ
の適応フィルタを用いて未知システムの同定を行なう際
に、適応動作開始から予め定められた係数修正回数まで
は第１のステップ・サイズを用いて係数修正を行ない、
それ以降では第２のステップ・サイズを用い、さらに前
記待ち行列を第１および第２の２つの待ち行列から構成
し、前記係数の絶対値が最小である有効タップ番号が係
数絶対値が最大であると判定された有効タップ番号の近
傍にある場合には前記第１の待ち行列の最後尾に格納
し、近傍にない場合には前記第２の待ち行列の最後尾に
格納し、前記第１の待ち行列の先頭にある無効タップ番
号を取り出して新たに有効タップ番号とすることによっ
てタップ位置の適応制御を行なうことを特徴とする。
【００２２】第５の発明の同定装置は、未知システムの
出力信号から適応フィルタが出力する同定信号を差引い
て得られる誤差信号を用いてタップ係数を修正する適応
フィルタを用いて未知システム同定を行なう装置におい
て、前記未知システムの入力信号に対して遅延を与える
縦続接続された複数の遅延素子と、該の遅延素子出力で
ある遅延信号の一部を選択して出力する経路スイッチ
と、該経路スイッチの出力信号と前記誤差信号と係数ク
リア信号とを受けて、タップ係数を発生する複数の係数
発生回路と、該係数発生回路が出力する各タップ係数と
前記経路スイッチの出力信号とをそれぞれ乗算する複数
の乗算器と、該複数の乗算器出力を加算し前記同定信号
を出力する加算器と、前記未知システムの出力信号から
前記同定信号を減算して前記誤差信号を得る減算器と、
前記係数発生回路が出力するタップ係数を受けて、前記
経路スイッチの制御信号と前記係数クリア信号トを発生
するタップ制御回路とを具備し、前記係数発生回路は、
前記遅延信号と前記誤差信号とを乗算する第１の乗算器
と、該第１の乗算器の出力信号と予め定められた定数と
を乗算する第２の乗算器と、該第２の乗算器の出力信号
と帰還信号とを加算する加算器と、該加算器の出力信号
を前記タップ係数として保持すると共に、前記加算器へ
前記帰還信号として帰還し、前記係数クリア信号によっ
て零に再設定される記憶回路とから構成され、前記タッ
プ制御回路は、適応動作開始から予め定められた回数カ
ウントした後に制御信号を出力するカウンタと、無効タ
ップ番号を記憶する記憶回路と、前記記憶回路出力を受
けて与えられた判定条件を満たすものを出力しそれ以外
を廃棄する判定回路と、該判定回路の出力を受けて前記
カウンタの制御信号に応じて前記記憶回路に選択的に帰
還する第１のスイッチと、前記適応フィルタの全タップ
番号から前記記憶回路群の保持するタップ番号を除いた
残りのタップ番号を算出し、前記経路スイッチに出力す
るタップ番号算出回路と、該タップ番号算出回路の出力
するタップ番号と前記複数の係数発生回路が出力する係
数値を受けて、絶対値最小の係数値に対応したタップ番
号を求めて前記記憶回路に供給する最小係数検出回路
と、該最小係数検出回路の出力するタップ番号に対応す
る係数発生回路に前記係数クリア信号を供給する係数ク
リア回路と、前記タップ番号算出回路が出力するタップ
番号と前記複数の係数発生回路が出力するタップ係数を
受けて、最大絶対係数値を有する有効タップ番号を出力
する最大係数検出回路と、該最大係数検出回路から受け
た有効タップ番号と予め定められた定数を用いて前記判
定条件としての制御タップ範囲を計算する制御タップ範
囲計算回路と、第１およびと第２のステップ・サイズを
受けて前記カウンタからの制御信号により第１のステッ
プ・サイズから第２のステップ・サイズに切替えて出力
する第２のスイッチとから構成されることを特徴とす
る。
出力信号から適応フィルタが出力する同定信号を差引い
て得られる誤差信号を用いてタップ係数を修正する適応
フィルタを用いて未知システム同定を行なう装置におい
て、前記未知システムの入力信号に対して遅延を与える
縦続接続された複数の遅延素子と、該の遅延素子出力で
ある遅延信号の一部を選択して出力する経路スイッチ
と、該経路スイッチの出力信号と前記誤差信号と係数ク
リア信号とを受けて、タップ係数を発生する複数の係数
発生回路と、該係数発生回路が出力する各タップ係数と
前記経路スイッチの出力信号とをそれぞれ乗算する複数
の乗算器と、該複数の乗算器出力を加算し前記同定信号
を出力する加算器と、前記未知システムの出力信号から
前記同定信号を減算して前記誤差信号を得る減算器と、
前記係数発生回路が出力するタップ係数を受けて、前記
経路スイッチの制御信号と前記係数クリア信号トを発生
するタップ制御回路とを具備し、前記係数発生回路は、
前記遅延信号と前記誤差信号とを乗算する第１の乗算器
と、該第１の乗算器の出力信号と予め定められた定数と
を乗算する第２の乗算器と、該第２の乗算器の出力信号
と帰還信号とを加算する加算器と、該加算器の出力信号
を前記タップ係数として保持すると共に、前記加算器へ
前記帰還信号として帰還し、前記係数クリア信号によっ
て零に再設定される記憶回路とから構成され、前記タッ
プ制御回路は、適応動作開始から予め定められた回数カ
ウントした後に制御信号を出力するカウンタと、無効タ
ップ番号を記憶する記憶回路と、前記記憶回路出力を受
けて与えられた判定条件を満たすものを出力しそれ以外
を廃棄する判定回路と、該判定回路の出力を受けて前記
カウンタの制御信号に応じて前記記憶回路に選択的に帰
還する第１のスイッチと、前記適応フィルタの全タップ
番号から前記記憶回路群の保持するタップ番号を除いた
残りのタップ番号を算出し、前記経路スイッチに出力す
るタップ番号算出回路と、該タップ番号算出回路の出力
するタップ番号と前記複数の係数発生回路が出力する係
数値を受けて、絶対値最小の係数値に対応したタップ番
号を求めて前記記憶回路に供給する最小係数検出回路
と、該最小係数検出回路の出力するタップ番号に対応す
る係数発生回路に前記係数クリア信号を供給する係数ク
リア回路と、前記タップ番号算出回路が出力するタップ
番号と前記複数の係数発生回路が出力するタップ係数を
受けて、最大絶対係数値を有する有効タップ番号を出力
する最大係数検出回路と、該最大係数検出回路から受け
た有効タップ番号と予め定められた定数を用いて前記判
定条件としての制御タップ範囲を計算する制御タップ範
囲計算回路と、第１およびと第２のステップ・サイズを
受けて前記カウンタからの制御信号により第１のステッ
プ・サイズから第２のステップ・サイズに切替えて出力
する第２のスイッチとから構成されることを特徴とす
る。
【００２３】第６の発明の同定装置は、未知システムの
出力信号から適応フィルタが出力する同定信号を差引い
て得られる誤差信号を用いて係数を修正する適応フィル
タを用いて未知システム同定を行なう装置において、前
記未知システムの入力信号に対して遅延を与える縦続接
続された複数の遅延素子と、該遅延素子出力である遅延
信号の一部を選択して出力する経路スイッチと、該経路
スイッチの出力信号と前記誤差信号と係数クリア信号と
を受けて、タップ係数を発生する複数の係数発生回路
と、該係数発生回路が出力する各タップ係数と前記経路
スイッチの出力信号とをそれぞれ乗算する複数の乗算器
と、該乗算器出力を加算し前記同定信号を出力する加算
器と、前記未知システムの出力信号から前記同定信号を
減算して前記誤差信号を得る減算器と、前記係数発生回
路が出力するタップ係数を受けて、前記経路スイッチの
制御信号と前記係数クリア信号とを発生するタップ制御
回路とを具備し、前記係数発生回路は、前記遅延信号と
前記誤差信号とを乗算する第１の乗算器と、該第１の乗
算器の出力と予め定められた定数とを乗算する第２の乗
算器と、該第２の乗算器の出力信号と帰還信号とを加算
する加算器と、該加算器の出力信号を前記タップ係数と
して保持すると共に、前記加算器へ前記帰還信号として
帰還し、前記係数クリア信号によって零に再設定される
記憶回路とから構成され、前記タップ制御回路は、適応
動作開始から予め定められた回数カウントした後に制御
信号を出力するカウンタと、係数絶対値が最大であると
判定された有効タップ番号の近傍にある無効タップ番号
を記憶する第１の記憶回路と、前記近傍にない無効タッ
プ番号を記憶する第２の記憶回路と、前記第１と第２の
記憶回路出力を受けて与えられた判定条件を満たすもの
を出力しそれ以外を廃棄する判定回路と、前記適応フィ
ルタの全タップ番号から前記第１および第２の記憶回路
の保持するタップ番号を除いた残りのタップ番号を算出
し、前記経路スイッチに出力するタップ番号算出回路
と、該タップ番号算出回路が出力するタップ番号と前記
複数の係数発生回路が出力するタップ係数とを受けて絶
対値最小の係数値に対応したタップ番号を求める最小係
数検出回路と、前記判定回路の出力信号と前記最小係数
検出回路の出力信号とを合成する合成回路と、前記判定
回路の出力信号と前記カウンタからの制御信号とに応じ
て前記合成回路から供給されるタップ番号が前記近傍に
属するかどうかを評価する評価回路と、前記合成回路か
ら供給されるタップ番号を前記評価回路の評価結果に応
じて前記第１又は第２の記憶回路に分配する分配回路
と、前記最小係数検出回路の出力するタップ番号に対応
する係数発生回路に前記係数クリア信号を供給する係数
クリア回路と、前記タップ番号算出回路が出力するタッ
プ番号と前記係数発生回路が出力する前記タップ係数と
を受けて、最大絶対係数値を有する有効タップ番号を出
力する最大係数検出回路と、該最大係数検出回路から受
けた有効タップ番号と予め定められた定数とを用いて前
記近傍の範囲を具体的に計算する制御タップ範囲計算回
路と、第１および第２のステップ・サイズを受けて前記
カウンタからの制御信号により第１のステップ・サイズ
から第２のステップ・サイズに切替えて出力するスイッ
チとから構成されることを特徴とする。
出力信号から適応フィルタが出力する同定信号を差引い
て得られる誤差信号を用いて係数を修正する適応フィル
タを用いて未知システム同定を行なう装置において、前
記未知システムの入力信号に対して遅延を与える縦続接
続された複数の遅延素子と、該遅延素子出力である遅延
信号の一部を選択して出力する経路スイッチと、該経路
スイッチの出力信号と前記誤差信号と係数クリア信号と
を受けて、タップ係数を発生する複数の係数発生回路
と、該係数発生回路が出力する各タップ係数と前記経路
スイッチの出力信号とをそれぞれ乗算する複数の乗算器
と、該乗算器出力を加算し前記同定信号を出力する加算
器と、前記未知システムの出力信号から前記同定信号を
減算して前記誤差信号を得る減算器と、前記係数発生回
路が出力するタップ係数を受けて、前記経路スイッチの
制御信号と前記係数クリア信号とを発生するタップ制御
回路とを具備し、前記係数発生回路は、前記遅延信号と
前記誤差信号とを乗算する第１の乗算器と、該第１の乗
算器の出力と予め定められた定数とを乗算する第２の乗
算器と、該第２の乗算器の出力信号と帰還信号とを加算
する加算器と、該加算器の出力信号を前記タップ係数と
して保持すると共に、前記加算器へ前記帰還信号として
帰還し、前記係数クリア信号によって零に再設定される
記憶回路とから構成され、前記タップ制御回路は、適応
動作開始から予め定められた回数カウントした後に制御
信号を出力するカウンタと、係数絶対値が最大であると
判定された有効タップ番号の近傍にある無効タップ番号
を記憶する第１の記憶回路と、前記近傍にない無効タッ
プ番号を記憶する第２の記憶回路と、前記第１と第２の
記憶回路出力を受けて与えられた判定条件を満たすもの
を出力しそれ以外を廃棄する判定回路と、前記適応フィ
ルタの全タップ番号から前記第１および第２の記憶回路
の保持するタップ番号を除いた残りのタップ番号を算出
し、前記経路スイッチに出力するタップ番号算出回路
と、該タップ番号算出回路が出力するタップ番号と前記
複数の係数発生回路が出力するタップ係数とを受けて絶
対値最小の係数値に対応したタップ番号を求める最小係
数検出回路と、前記判定回路の出力信号と前記最小係数
検出回路の出力信号とを合成する合成回路と、前記判定
回路の出力信号と前記カウンタからの制御信号とに応じ
て前記合成回路から供給されるタップ番号が前記近傍に
属するかどうかを評価する評価回路と、前記合成回路か
ら供給されるタップ番号を前記評価回路の評価結果に応
じて前記第１又は第２の記憶回路に分配する分配回路
と、前記最小係数検出回路の出力するタップ番号に対応
する係数発生回路に前記係数クリア信号を供給する係数
クリア回路と、前記タップ番号算出回路が出力するタッ
プ番号と前記係数発生回路が出力する前記タップ係数と
を受けて、最大絶対係数値を有する有効タップ番号を出
力する最大係数検出回路と、該最大係数検出回路から受
けた有効タップ番号と予め定められた定数とを用いて前
記近傍の範囲を具体的に計算する制御タップ範囲計算回
路と、第１および第２のステップ・サイズを受けて前記
カウンタからの制御信号により第１のステップ・サイズ
から第２のステップ・サイズに切替えて出力するスイッ
チとから構成されることを特徴とする。
【００２４】第７の発明の同定装置は、未知システムの
出力信号から適応フィルタが出力する同定信号を差引い
て得られる誤差信号を用いて係数を修正する適応フィル
タを用いて未知システム同定を行なう装置において、前
記未知システムの入力信号に対して遅延を与える縦続接
続された複数の遅延素子と、該遅延素子出力である遅延
信号の一部を選択して出力する経路スイッチと、該経路
スイッチの出力信号と前記誤差信号と係数クリア信号と
を受けて、タップ係数を発生する複数の係数発生回路
と、該係数発生回路が出力する各タップ係数と前記経路
スイッチの出力信号とをそれぞれ乗算する複数の乗算器
と、該乗算器出力を加算し前記同定信号を出力する加算
器と、前記未知システムの出力信号から前記同定信号を
減算して前記誤差信号を得る減算器と、前記係数発生回
路が出力するタップ係数を受けて、前記経路スイッチの
制御信号と前記係数クリア信号を発生するタップ制御回
路とを具備し、前記係数発生回路は、前記遅延信号と前
記誤差信号とを乗算する第１の乗算器と、該第１の乗算
器の出力信号と予め定められた定数とを乗算する第２の
乗算器と、該第２の乗算器の出力信号と帰還信号とを加
算する加算器と、該加算器の出力信号を前記タップ係数
として保持すると共に、前記加算器へ前記帰還信号とし
て帰還し、前記係数クリア信号によって零に再設定され
る記憶回路とから構成され、前記タップ制御回路は、複
数の連続したタップ番号から構成されるタップ制御サブ
グループと一対一に対応する制御サブグループ番号を選
択順序に従って格納する第１の記憶回路と、複数の記憶
回路から構成される記憶回路群と、前記適応フィルタの
全タップ番号から前記記憶回路群の保持するタップ番号
を除いた残りのタップ番号を算出し、前記経路スイッチ
に出力するタップ番号算出回路と、該タップ番号算出回
路が出力するタップ番号と前記係数発生回路が出力する
タップ係数とを受けて、絶対値最小の係数値に対応した
タップ番号を求める最小係数検出回路と、該最小係数検
出回路から供給されるタップ番号に対応するタップ制御
サブグループを求める評価回路と、前記評価回路から供
給されるタップ制御サブグループに対応した前記記憶回
路群中の一つの回路に前記最小値検出回路から供給され
るタップ番号を伝達する分配回路と、前記最小係数検出
回路の出力するタップ番号に対応する係数発生回路に前
記係数クリア信号を供給する係数クリア回路と、前記記
憶回路群のうち前記第１の記憶回路が出力する制御サブ
グループ番号に対応する一つの回路からタップ番号を取
り出して廃棄する処理回路と、前記タップ番号算出回路
の出力するタップ番号と前記複数の係数発生回路が出力
する係数値とを受けて、各制御サブグループ毎の最大絶
対係数値の大きさの順序に並べた制御サブグループ番号
を出力する最大係数検出回路と、係数修正回数が定めら
れた回数に達する毎に前記第１の記憶回路に対して制御
サブグループ番号変更のための指示信号を供給する第１
のカウンタと、該第１のカウンタの指示信号が予め定め
られた回数出力される毎に制御サブグループ順序の変更
信号を出力する第２のカウンタと、該第２のカウンタの
出力する変更信号により前記最大係数検出回路が出力す
る制御サブグループ番号を前記第１の記憶回路に書込む
制御サブグループ更新回路とから構成されることを特徴
とする。
出力信号から適応フィルタが出力する同定信号を差引い
て得られる誤差信号を用いて係数を修正する適応フィル
タを用いて未知システム同定を行なう装置において、前
記未知システムの入力信号に対して遅延を与える縦続接
続された複数の遅延素子と、該遅延素子出力である遅延
信号の一部を選択して出力する経路スイッチと、該経路
スイッチの出力信号と前記誤差信号と係数クリア信号と
を受けて、タップ係数を発生する複数の係数発生回路
と、該係数発生回路が出力する各タップ係数と前記経路
スイッチの出力信号とをそれぞれ乗算する複数の乗算器
と、該乗算器出力を加算し前記同定信号を出力する加算
器と、前記未知システムの出力信号から前記同定信号を
減算して前記誤差信号を得る減算器と、前記係数発生回
路が出力するタップ係数を受けて、前記経路スイッチの
制御信号と前記係数クリア信号を発生するタップ制御回
路とを具備し、前記係数発生回路は、前記遅延信号と前
記誤差信号とを乗算する第１の乗算器と、該第１の乗算
器の出力信号と予め定められた定数とを乗算する第２の
乗算器と、該第２の乗算器の出力信号と帰還信号とを加
算する加算器と、該加算器の出力信号を前記タップ係数
として保持すると共に、前記加算器へ前記帰還信号とし
て帰還し、前記係数クリア信号によって零に再設定され
る記憶回路とから構成され、前記タップ制御回路は、複
数の連続したタップ番号から構成されるタップ制御サブ
グループと一対一に対応する制御サブグループ番号を選
択順序に従って格納する第１の記憶回路と、複数の記憶
回路から構成される記憶回路群と、前記適応フィルタの
全タップ番号から前記記憶回路群の保持するタップ番号
を除いた残りのタップ番号を算出し、前記経路スイッチ
に出力するタップ番号算出回路と、該タップ番号算出回
路が出力するタップ番号と前記係数発生回路が出力する
タップ係数とを受けて、絶対値最小の係数値に対応した
タップ番号を求める最小係数検出回路と、該最小係数検
出回路から供給されるタップ番号に対応するタップ制御
サブグループを求める評価回路と、前記評価回路から供
給されるタップ制御サブグループに対応した前記記憶回
路群中の一つの回路に前記最小値検出回路から供給され
るタップ番号を伝達する分配回路と、前記最小係数検出
回路の出力するタップ番号に対応する係数発生回路に前
記係数クリア信号を供給する係数クリア回路と、前記記
憶回路群のうち前記第１の記憶回路が出力する制御サブ
グループ番号に対応する一つの回路からタップ番号を取
り出して廃棄する処理回路と、前記タップ番号算出回路
の出力するタップ番号と前記複数の係数発生回路が出力
する係数値とを受けて、各制御サブグループ毎の最大絶
対係数値の大きさの順序に並べた制御サブグループ番号
を出力する最大係数検出回路と、係数修正回数が定めら
れた回数に達する毎に前記第１の記憶回路に対して制御
サブグループ番号変更のための指示信号を供給する第１
のカウンタと、該第１のカウンタの指示信号が予め定め
られた回数出力される毎に制御サブグループ順序の変更
信号を出力する第２のカウンタと、該第２のカウンタの
出力する変更信号により前記最大係数検出回路が出力す
る制御サブグループ番号を前記第１の記憶回路に書込む
制御サブグループ更新回路とから構成されることを特徴
とする。
【００２５】第８の発明の同定方法は、適応フィルタの
全タップのうちの一部分を積和演算に使用する有効タッ
プとしてその番号を記憶し、前記積和演算の係数乗算前
記を有効タップにだけ施し、前記積和演算に使用しない
タップの番号を無効タップ番号として待ち行列に記憶
し、前記有効タップの番号に対応する係数を予め定めら
れた回数だけ修正する度に、前記有効タップ番号のう
ち、対応する係数の絶対値が最小であるタップを無効タ
ップとして前記待ち行列の最後尾に格納し、前記待ち行
列の先頭にある無効タップ番号を取り出し、該無効タッ
プ番号が、係数絶対値が最大であると判定された有効タ
ップ番号の近傍にある場合には新たに有効タップ番号と
し、近傍にない場合には有効とせずに前記待ち行列の最
後尾に格納し、前記待ち行列の先頭から取り出した無効
タップ番号が新たに有効となるまで前記待ち行列の先頭
のタップ番号と最大絶対係数値に対応した有効タップ番
号との比較を反復するように動作してタップ位置を適応
制御する適応フィルタを用いて未知システムの同定を行
なう際に、前記適応フィルタの全タップをおのおの等し
い数の連続したタップからなる複数のタップ制御サブグ
ループに分割し、前記タップ制御サブグループの中で選
択された一つのタップ制御サブグループに属するタップ
の番号を前記近傍と定め、前記選択されたタップ制御サ
ブグループを定められた係数修正回数毎に選択順序に従
って変更し、その選択順序及び係数修正回数は各タップ
制御サブグループ内の有効タップ係数の情報を用いて決
定することによってタップ位置を適応制御することを特
徴とする。
全タップのうちの一部分を積和演算に使用する有効タッ
プとしてその番号を記憶し、前記積和演算の係数乗算前
記を有効タップにだけ施し、前記積和演算に使用しない
タップの番号を無効タップ番号として待ち行列に記憶
し、前記有効タップの番号に対応する係数を予め定めら
れた回数だけ修正する度に、前記有効タップ番号のう
ち、対応する係数の絶対値が最小であるタップを無効タ
ップとして前記待ち行列の最後尾に格納し、前記待ち行
列の先頭にある無効タップ番号を取り出し、該無効タッ
プ番号が、係数絶対値が最大であると判定された有効タ
ップ番号の近傍にある場合には新たに有効タップ番号と
し、近傍にない場合には有効とせずに前記待ち行列の最
後尾に格納し、前記待ち行列の先頭から取り出した無効
タップ番号が新たに有効となるまで前記待ち行列の先頭
のタップ番号と最大絶対係数値に対応した有効タップ番
号との比較を反復するように動作してタップ位置を適応
制御する適応フィルタを用いて未知システムの同定を行
なう際に、前記適応フィルタの全タップをおのおの等し
い数の連続したタップからなる複数のタップ制御サブグ
ループに分割し、前記タップ制御サブグループの中で選
択された一つのタップ制御サブグループに属するタップ
の番号を前記近傍と定め、前記選択されたタップ制御サ
ブグループを定められた係数修正回数毎に選択順序に従
って変更し、その選択順序及び係数修正回数は各タップ
制御サブグループ内の有効タップ係数の情報を用いて決
定することによってタップ位置を適応制御することを特
徴とする。
【００２６】第９の発明の同定装置は、未知システムの
出力信号から適応フィルタが出力する同定信号を差引い
て得られる誤差信号を用いて係数を修正する適応フィル
タを用いて未知システム同定を行なう装置において、前
記未知システムの入力信号に対して遅延を与える縦続接
続された複数の遅延素子と、該遅延素子出力である遅延
信号の一部を選択して出力する経路スイッチと、該経路
スイッチの出力信号と前記誤差信号と係数クリア信号と
を受けてタップ係数を発生する複数の係数発生回路と、
該係数発生回路が出力する各タップ係数と前記経路スイ
ッチの出力信号とをそれぞれ乗算する複数の乗算器と、
該乗算器出力を加算し前記同定信号を出力する加算器
と、前記未知システムの出力信号から前記同定信号を減
算して前記誤差信号を得る減算器と、前記係数発生回路
が出力するタップ係数を受けて、前記経路スイッチの制
御信号と前記係数クリア信号とを発生するタップ制御回
路とを具備し、前記係数発生回路は、前記遅延信号と前
記誤差信号とを乗算する第１の乗算器と、該第１の乗算
器の出力信号と予め定められた定数とを乗算する第２の
乗算器と、該第２の乗算器の出力信号と帰還信号とを加
算する加算器と、該加算器の出力信号を前記タップ係数
として保持すると共に、前記加算器へ前記帰還信号とし
て帰還し、前記係数クリア信号によって零に再設定され
る記憶回路とから構成され、前記タップ制御回路は、先
入れ先出し構造を有した第１の記憶回路と、前記適応フ
ィルタの全タップ番号から該第１の記憶回路の保持する
タップ番号を除いた残りのタップ番号を算出し、前記経
路スイッチに出力するタップ番号算出回路と、該タップ
番号算出回路の出力するタップ番号と前記係数発生回路
が出力するタップ係数を受けて、絶対値最小の係数値に
対応したタップ番号を前記第１の記憶回路に伝達する最
小係数検出回路と、該最小係数検出回路が出力するタッ
プ番号に対応する前記係数発生回路に前記係数クリア信
号を供給する係数クリア回路と、複数の連続したタップ
番号から構成されるタップ制御サブグループと一対一に
対応する制御サブグループ番号を選択順序に従って格納
する第２の記憶回路と、該第２の記憶回路が出力する制
御サブグループ番号を受けて、該制御サブグループ番号
に属するタップ番号の上限および下限を出力する制御タ
ップ範囲計算回路と、前記第１の記憶回路から取り出さ
れたタップ番号が前記上限および下限の範囲内にあるか
否かを判定し、範囲内にない場合にはそのタップ番号を
前記第１の記憶回路に帰還する判定回路と、前記タップ
番号算出回路が出力するタップ番号と前記係数発生回路
が出力するタップ係数とを受けて、各制御サブグループ
毎に絶対値最大の係数値を検出し、該最大絶対係数値の
大きさの順に並べた制御サブグループ番号と最大絶対係
数値とを出力する最大係数検出回路と、該最大係数検出
回路から前記最大絶対係数値を受けて係数修正回数が定
められた回数に達する毎に前記第２の記憶回路に対し制
御サブグループ番号変更のための指示信号を供給する第
１のカウンタと、該第１のカウンタからの指示信号が予
め定められた回数出力される毎に制御サブグループ順序
の変更信号を出力する第２のカウンタと、該第２のカウ
ンタが出力する変更信号により前記最大係数検出回路が
出力する制御サブグループ番号を前記第２の記憶回路に
書込む制御サブグループ更新回路とから構成され、前記
第１のカウンタは、前記最大係数検出回路から受けた各
制御サブグループ番号に対応する最大絶対係数値を用い
て前記指示信号を供給するためのカウント数を定めるこ
とを特徴とする。
出力信号から適応フィルタが出力する同定信号を差引い
て得られる誤差信号を用いて係数を修正する適応フィル
タを用いて未知システム同定を行なう装置において、前
記未知システムの入力信号に対して遅延を与える縦続接
続された複数の遅延素子と、該遅延素子出力である遅延
信号の一部を選択して出力する経路スイッチと、該経路
スイッチの出力信号と前記誤差信号と係数クリア信号と
を受けてタップ係数を発生する複数の係数発生回路と、
該係数発生回路が出力する各タップ係数と前記経路スイ
ッチの出力信号とをそれぞれ乗算する複数の乗算器と、
該乗算器出力を加算し前記同定信号を出力する加算器
と、前記未知システムの出力信号から前記同定信号を減
算して前記誤差信号を得る減算器と、前記係数発生回路
が出力するタップ係数を受けて、前記経路スイッチの制
御信号と前記係数クリア信号とを発生するタップ制御回
路とを具備し、前記係数発生回路は、前記遅延信号と前
記誤差信号とを乗算する第１の乗算器と、該第１の乗算
器の出力信号と予め定められた定数とを乗算する第２の
乗算器と、該第２の乗算器の出力信号と帰還信号とを加
算する加算器と、該加算器の出力信号を前記タップ係数
として保持すると共に、前記加算器へ前記帰還信号とし
て帰還し、前記係数クリア信号によって零に再設定され
る記憶回路とから構成され、前記タップ制御回路は、先
入れ先出し構造を有した第１の記憶回路と、前記適応フ
ィルタの全タップ番号から該第１の記憶回路の保持する
タップ番号を除いた残りのタップ番号を算出し、前記経
路スイッチに出力するタップ番号算出回路と、該タップ
番号算出回路の出力するタップ番号と前記係数発生回路
が出力するタップ係数を受けて、絶対値最小の係数値に
対応したタップ番号を前記第１の記憶回路に伝達する最
小係数検出回路と、該最小係数検出回路が出力するタッ
プ番号に対応する前記係数発生回路に前記係数クリア信
号を供給する係数クリア回路と、複数の連続したタップ
番号から構成されるタップ制御サブグループと一対一に
対応する制御サブグループ番号を選択順序に従って格納
する第２の記憶回路と、該第２の記憶回路が出力する制
御サブグループ番号を受けて、該制御サブグループ番号
に属するタップ番号の上限および下限を出力する制御タ
ップ範囲計算回路と、前記第１の記憶回路から取り出さ
れたタップ番号が前記上限および下限の範囲内にあるか
否かを判定し、範囲内にない場合にはそのタップ番号を
前記第１の記憶回路に帰還する判定回路と、前記タップ
番号算出回路が出力するタップ番号と前記係数発生回路
が出力するタップ係数とを受けて、各制御サブグループ
毎に絶対値最大の係数値を検出し、該最大絶対係数値の
大きさの順に並べた制御サブグループ番号と最大絶対係
数値とを出力する最大係数検出回路と、該最大係数検出
回路から前記最大絶対係数値を受けて係数修正回数が定
められた回数に達する毎に前記第２の記憶回路に対し制
御サブグループ番号変更のための指示信号を供給する第
１のカウンタと、該第１のカウンタからの指示信号が予
め定められた回数出力される毎に制御サブグループ順序
の変更信号を出力する第２のカウンタと、該第２のカウ
ンタが出力する変更信号により前記最大係数検出回路が
出力する制御サブグループ番号を前記第２の記憶回路に
書込む制御サブグループ更新回路とから構成され、前記
第１のカウンタは、前記最大係数検出回路から受けた各
制御サブグループ番号に対応する最大絶対係数値を用い
て前記指示信号を供給するためのカウント数を定めるこ
とを特徴とする。
【００２７】第１０の発明の同定装置は、未知システム
の出力信号から適応フィルタが出力する同定信号を差引
いて得られる誤差信号を用いて係数を修正する適応フィ
ルタを用いて未知システム同定を行なう装置において、
前記未知システムの入力信号に対して遅延を与える縦続
接続された複数の遅延素子と、該遅延素子出力である遅
延信号の一部を選択して出力する経路スイッチと、該経
路スイッチの出力信号と前記誤差信号と係数クリア信号
とを受けて、タップ係数を発生する複数の係数発生回路
と、該係数発生回路が出力する各タップ係数と前記経路
スイッチの出力信号とをそれぞれ乗算する複数の乗算器
と、該乗算器出力を加算し前記同定信号を出力する加算
器と、前記未知システムの出力から前記同定信号を減算
して前記誤差信号を得る減算器と、前記係数発生回路が
出力するタップ係数を受けて、前記経路スイッチの制御
信号と前記係数クリア信号とを発生するタップ制御回路
と具備し、前記係数発生回路は、前記遅延信号と前記誤
差信号とを乗算する第１の乗算器と、該第１の乗算器の
出力信号と予め定められた定数とを乗算する第２の乗算
器と、該第２の乗算器の出力信号と帰還信号とを加算す
る加算器と、該加算器の出力信号を前記タップ係数とし
て保持すると共に、前記加算器へ前記帰還信号として帰
還し、前記係数クリア信号によって零に再設定される記
憶回路とから構成され、前記タップ制御回路は、先入れ
先出し構造を有した第１の記憶回路と、前記適応フィル
タの全タップ番号から該第１の記憶回路の保持するタッ
プ番号を除いた残りのタップ番号を算出し、前記経路ス
イッチに出力するタップ番号算出回路と、該タップ番号
算出回路が出力するタップ番号と前記係数発生回路が出
力するタップ係数値を受けて、絶対値最小の係数値に対
応したタップ番号を前記第１の記憶回路に伝達する最小
係数検出回路と、該最小係数検出回路が出力するタップ
番号に対応する係数発生回路に前記係数クリア信号を供
給する係数クリア回路と、複数の連続したタップ番号か
ら構成されるタップ制御サブグループと一対一に対応す
る制御サブグループ番号を選択順序に従って格納する第
２の記憶回路と、該第２の記憶回路が出力する制御サブ
グループ番号を受けて、該制御サブグループ番号に属す
るタップ番号の上限および下限を出力する制御タップ範
囲計算回路と前記第１の記憶回路から取り出されたタッ
プ番号が前記上限および下限の範囲内にあるか否かを判
定し、範囲内にない場合には該取り出されたタップ番号
を前記第１の記憶回路に帰還する判定回路と、前記タッ
プ番号算出回路が出力するタップ番号と前記係数発生回
路が出力するタップ係数とを受けて、各制御サブグルー
プ毎に絶対値最大の係数値を検出し、該最大絶対係数値
の大きさの順に並べた制御サブグループ番号を出力する
最大係数検出回路と、前記タップ番号算出回路が出力す
るタップ番号と前記係数発生回路が出力するタップ係数
とを受けて各制御サブグループ毎の係数情報を出力する
制御サブグループ係数情報抽出回路と、該制御サブグル
ープ係数情報抽出回路から前記係数情報を受けて係数修
正回数が定められた回数に達する毎に前記第２の記憶回
路に対し制御サブグループ番号変更のための指示信号を
供給する第１のカウンタと、該第１のカウンタからの指
示信号が予め定められた回数出力される毎に制御サブグ
ループ順序の変更信号を出力する第２のカウンタと、該
第２のカウンタが出力する変更信号により前記最大係数
検出回路が出力する制御サブグループ番号を前記第２の
記憶回路に書込む制御サブグループ更新回路とから構成
され、前記第１のカウンタは、前記制御サブグループ係
数情報抽出回路から受けた各制御サブグループ番号に対
応する係数情報を用いて前記指示信号を供給するための
カウント数を定めることを特徴とする。
の出力信号から適応フィルタが出力する同定信号を差引
いて得られる誤差信号を用いて係数を修正する適応フィ
ルタを用いて未知システム同定を行なう装置において、
前記未知システムの入力信号に対して遅延を与える縦続
接続された複数の遅延素子と、該遅延素子出力である遅
延信号の一部を選択して出力する経路スイッチと、該経
路スイッチの出力信号と前記誤差信号と係数クリア信号
とを受けて、タップ係数を発生する複数の係数発生回路
と、該係数発生回路が出力する各タップ係数と前記経路
スイッチの出力信号とをそれぞれ乗算する複数の乗算器
と、該乗算器出力を加算し前記同定信号を出力する加算
器と、前記未知システムの出力から前記同定信号を減算
して前記誤差信号を得る減算器と、前記係数発生回路が
出力するタップ係数を受けて、前記経路スイッチの制御
信号と前記係数クリア信号とを発生するタップ制御回路
と具備し、前記係数発生回路は、前記遅延信号と前記誤
差信号とを乗算する第１の乗算器と、該第１の乗算器の
出力信号と予め定められた定数とを乗算する第２の乗算
器と、該第２の乗算器の出力信号と帰還信号とを加算す
る加算器と、該加算器の出力信号を前記タップ係数とし
て保持すると共に、前記加算器へ前記帰還信号として帰
還し、前記係数クリア信号によって零に再設定される記
憶回路とから構成され、前記タップ制御回路は、先入れ
先出し構造を有した第１の記憶回路と、前記適応フィル
タの全タップ番号から該第１の記憶回路の保持するタッ
プ番号を除いた残りのタップ番号を算出し、前記経路ス
イッチに出力するタップ番号算出回路と、該タップ番号
算出回路が出力するタップ番号と前記係数発生回路が出
力するタップ係数値を受けて、絶対値最小の係数値に対
応したタップ番号を前記第１の記憶回路に伝達する最小
係数検出回路と、該最小係数検出回路が出力するタップ
番号に対応する係数発生回路に前記係数クリア信号を供
給する係数クリア回路と、複数の連続したタップ番号か
ら構成されるタップ制御サブグループと一対一に対応す
る制御サブグループ番号を選択順序に従って格納する第
２の記憶回路と、該第２の記憶回路が出力する制御サブ
グループ番号を受けて、該制御サブグループ番号に属す
るタップ番号の上限および下限を出力する制御タップ範
囲計算回路と前記第１の記憶回路から取り出されたタッ
プ番号が前記上限および下限の範囲内にあるか否かを判
定し、範囲内にない場合には該取り出されたタップ番号
を前記第１の記憶回路に帰還する判定回路と、前記タッ
プ番号算出回路が出力するタップ番号と前記係数発生回
路が出力するタップ係数とを受けて、各制御サブグルー
プ毎に絶対値最大の係数値を検出し、該最大絶対係数値
の大きさの順に並べた制御サブグループ番号を出力する
最大係数検出回路と、前記タップ番号算出回路が出力す
るタップ番号と前記係数発生回路が出力するタップ係数
とを受けて各制御サブグループ毎の係数情報を出力する
制御サブグループ係数情報抽出回路と、該制御サブグル
ープ係数情報抽出回路から前記係数情報を受けて係数修
正回数が定められた回数に達する毎に前記第２の記憶回
路に対し制御サブグループ番号変更のための指示信号を
供給する第１のカウンタと、該第１のカウンタからの指
示信号が予め定められた回数出力される毎に制御サブグ
ループ順序の変更信号を出力する第２のカウンタと、該
第２のカウンタが出力する変更信号により前記最大係数
検出回路が出力する制御サブグループ番号を前記第２の
記憶回路に書込む制御サブグループ更新回路とから構成
され、前記第１のカウンタは、前記制御サブグループ係
数情報抽出回路から受けた各制御サブグループ番号に対
応する係数情報を用いて前記指示信号を供給するための
カウント数を定めることを特徴とする。
【００２８】第１１の発明の同定装置は、未知システム
の出力信号から適応フィルタが出力する同定信号を差引
いて得られる誤差信号を用いて係数を修正する適応フィ
ルタを用いて未知システム同定を行なう装置において、
前記未知システムの入力信号に対して遅延を与える縦続
接続された複数の遅延素子と、該遅延素子出力である遅
延信号の一部を選択して出力する経路スイッチと、該経
路スイッチの出力信号と前記誤差信号と係数クリア信号
とを受けて、タップ係数を発生する複数の係数発生回路
と、該係数発生回路が出力する各タップ係数と前記経路
スイッチの出力信号とをそれぞれ乗算する複数の乗算器
と、該乗算器出力を加算し前記同定信号を出力する加算
器と、前記未知システムの出力信号から前記同定信号を
減算して前記誤差信号を得る減算器と、前記係数発生回
路が出力するタップ係数値を受けて、前記経路スイッチ
の制御信号と前記係数クリア信号とを発生するタップ制
御回路とを具備し、前記係数発生回路は、前記遅延信号
と前記誤差信号とを乗算する第１の乗算器と、該第１の
乗算器の出力信号と予め定められた定数とを乗算する第
２の乗算器と、該第２の乗算器の出力信号と帰還信号と
を加算する加算器と、該加算器の出力信号を前記タップ
係数として保持すると共に、前記加算器へ前記帰還信号
として帰還し、前記係数クリア信号によって零に再設定
される記憶回路とから構成され、前記タップ制御回路
は、先入れ先出し構造を有した第１の記憶回路と、前記
適応フィルタの全タップ番号から該第１の記憶回路の保
持するタップ番号を除いた残りのタップ番号を算出し、
前記経路スイッチに出力するタップ番号算出回路と、該
タップ番号算出回路の出力するタップ番号と前記係数発
生回路が出力するタップ係数を受けて、絶対値最小の係
数値に対応したタップ番号を前記第１の記憶回路に伝達
する最小係数検出回路と、該最小係数検出回路が出力す
るタップ番号に対応する係数発生回路に前記係数クリア
信号を供給する係数クリア回路と、複数の連続したタッ
プ番号から構成されるタップ制御サブグループと一対一
に対応する制御サブグループ番号を選択順序に従って格
納する第２の記憶回路と、該第２の記憶回路が出力する
制御サブグループ番号を受けて、該制御サブグループ番
号に属するタップ番号の上限および下限を出力する制御
タップ範囲計算回路と、前記第１の記憶回路から取り出
されたタップ番号が前記上限および下限の範囲内にある
かを判定し、範囲内にない場合には該取り出されたタッ
プ番号を前記第１の記憶回路に帰還する判定回路と、前
記タップ番号算出回路が出力するタップ番号と前記複数
の係数発生回路が出力するタップ係数とを受けて、各制
御サブグループ毎の係数情報で定められる順序で制御サ
ブグループ番号を出力する制御サブグループ係数情報抽
出回路と、前記タップ番号算出回路の出力するタップ番
号と前記係数発生回路が出力するタップ係数とを受け
て、各制御サブグループ毎に絶対値最大の係数値を検出
し、その最大絶対係数値および制御サブグループ番号を
出力する最大係数検出回路と、該最大係数検出回路から
前記最大係数絶対値および制御サブグループ番号を受け
て係数修正回数が定められた回数に達する毎に前記第２
の記憶回路に対し制御サブグループ番号変更のための指
示信号を供給する第１のカウンタと、該第１のカウンタ
の指示信号が予め定められた回数出力される毎に、制御
サブグループ順序の変更信号を出力する第２のカウンタ
と、該第２のカウンタの出力する変更信号により前記制
御サブグループ係数情報抽出回路の出力する制御サブグ
ループ番号を前記第２の記憶回路に書込む制御サブグル
ープ更新回路とから構成され、前記第１のカウンタは、
前記最大係数検出回路から受けた各制御サブグループ番
号に対応する最大係数絶対値を用いて前記指示信号を供
給するためのカウント数を定めることを特徴とする。
の出力信号から適応フィルタが出力する同定信号を差引
いて得られる誤差信号を用いて係数を修正する適応フィ
ルタを用いて未知システム同定を行なう装置において、
前記未知システムの入力信号に対して遅延を与える縦続
接続された複数の遅延素子と、該遅延素子出力である遅
延信号の一部を選択して出力する経路スイッチと、該経
路スイッチの出力信号と前記誤差信号と係数クリア信号
とを受けて、タップ係数を発生する複数の係数発生回路
と、該係数発生回路が出力する各タップ係数と前記経路
スイッチの出力信号とをそれぞれ乗算する複数の乗算器
と、該乗算器出力を加算し前記同定信号を出力する加算
器と、前記未知システムの出力信号から前記同定信号を
減算して前記誤差信号を得る減算器と、前記係数発生回
路が出力するタップ係数値を受けて、前記経路スイッチ
の制御信号と前記係数クリア信号とを発生するタップ制
御回路とを具備し、前記係数発生回路は、前記遅延信号
と前記誤差信号とを乗算する第１の乗算器と、該第１の
乗算器の出力信号と予め定められた定数とを乗算する第
２の乗算器と、該第２の乗算器の出力信号と帰還信号と
を加算する加算器と、該加算器の出力信号を前記タップ
係数として保持すると共に、前記加算器へ前記帰還信号
として帰還し、前記係数クリア信号によって零に再設定
される記憶回路とから構成され、前記タップ制御回路
は、先入れ先出し構造を有した第１の記憶回路と、前記
適応フィルタの全タップ番号から該第１の記憶回路の保
持するタップ番号を除いた残りのタップ番号を算出し、
前記経路スイッチに出力するタップ番号算出回路と、該
タップ番号算出回路の出力するタップ番号と前記係数発
生回路が出力するタップ係数を受けて、絶対値最小の係
数値に対応したタップ番号を前記第１の記憶回路に伝達
する最小係数検出回路と、該最小係数検出回路が出力す
るタップ番号に対応する係数発生回路に前記係数クリア
信号を供給する係数クリア回路と、複数の連続したタッ
プ番号から構成されるタップ制御サブグループと一対一
に対応する制御サブグループ番号を選択順序に従って格
納する第２の記憶回路と、該第２の記憶回路が出力する
制御サブグループ番号を受けて、該制御サブグループ番
号に属するタップ番号の上限および下限を出力する制御
タップ範囲計算回路と、前記第１の記憶回路から取り出
されたタップ番号が前記上限および下限の範囲内にある
かを判定し、範囲内にない場合には該取り出されたタッ
プ番号を前記第１の記憶回路に帰還する判定回路と、前
記タップ番号算出回路が出力するタップ番号と前記複数
の係数発生回路が出力するタップ係数とを受けて、各制
御サブグループ毎の係数情報で定められる順序で制御サ
ブグループ番号を出力する制御サブグループ係数情報抽
出回路と、前記タップ番号算出回路の出力するタップ番
号と前記係数発生回路が出力するタップ係数とを受け
て、各制御サブグループ毎に絶対値最大の係数値を検出
し、その最大絶対係数値および制御サブグループ番号を
出力する最大係数検出回路と、該最大係数検出回路から
前記最大係数絶対値および制御サブグループ番号を受け
て係数修正回数が定められた回数に達する毎に前記第２
の記憶回路に対し制御サブグループ番号変更のための指
示信号を供給する第１のカウンタと、該第１のカウンタ
の指示信号が予め定められた回数出力される毎に、制御
サブグループ順序の変更信号を出力する第２のカウンタ
と、該第２のカウンタの出力する変更信号により前記制
御サブグループ係数情報抽出回路の出力する制御サブグ
ループ番号を前記第２の記憶回路に書込む制御サブグル
ープ更新回路とから構成され、前記第１のカウンタは、
前記最大係数検出回路から受けた各制御サブグループ番
号に対応する最大係数絶対値を用いて前記指示信号を供
給するためのカウント数を定めることを特徴とする。
【００２９】
【実施例】次に図面を参照して、本発明について詳細に
説明する。
説明する。
【００３０】図１は本発明の第１および第２の発明の一
実施例を示すブロック図である。同図において、Ｋ個の
適応フィルタ（ＡＤＦ1 、ＡＤＦ2 ．．．．．、ＡＤＦ
K ）９００1 、９００2 、．．．．．、９００K は全て
並列接続されており、各出力信号は加算器４００に供給
される。加算器４００は、適応フィルタ９００1 、９０
０2 、．．．．．、９００K 出力を全て加算して、減算
器５にエコー・レプリカとして供給する。入力端子４を
経て減算器５に供給されるエコーは、減算器５にてエコ
ー・レプリカを減算される。その減算結果として得られ
た誤差信号は、適応フィルタ９００1 、９００
2 、．．．．．、９００K に帰還される。なお適応フィ
ルタ９００1 、９００2 、．．．．．、９００K の入力
信号は、入力端子１を経て供給される。
実施例を示すブロック図である。同図において、Ｋ個の
適応フィルタ（ＡＤＦ1 、ＡＤＦ2 ．．．．．、ＡＤＦ
K ）９００1 、９００2 、．．．．．、９００K は全て
並列接続されており、各出力信号は加算器４００に供給
される。加算器４００は、適応フィルタ９００1 、９０
０2 、．．．．．、９００K 出力を全て加算して、減算
器５にエコー・レプリカとして供給する。入力端子４を
経て減算器５に供給されるエコーは、減算器５にてエコ
ー・レプリカを減算される。その減算結果として得られ
た誤差信号は、適応フィルタ９００1 、９００
2 、．．．．．、９００K に帰還される。なお適応フィ
ルタ９００1 、９００2 、．．．．．、９００K の入力
信号は、入力端子１を経て供給される。
【００３１】図２は、２つの応答波形部をもつマルチエ
コーを例示するインパルス応答の信号波形である。これ
はＡ、Ｂ、２つの応答波形部を有する場合を示し、これ
らを図１にてＫ＝２として２個の適応フィルタ９００1
および９００2 を用いて同定する場合の例を説明する。
すなわち適応フィルタ９００1 および９００2 は、それ
ぞれ応答波形部ＡおよびＢに対応したエコー・レプリカ
を発生するよう制御される。まず適応フィルタ９００1
が応答波形部Ａに対応した固定遅延Ｔ1 を、続いて適応
フィルタ９００2 が応答波形部Ｂに対応した固定遅延Ｔ
2 を、それぞれ推定するのに用いられるが、このとき、
固定遅延Ｔ1 およびＴ2 を推定するための情報は実際は
それぞれの応答波形部ＡおよびＢの範囲内にある係数絶
対値最大のタップ番号であるＩmax1およびＩmax2で表わ
され、適応フィルタ９００1 から適応フィルタ９００2
にタップ番号Ｉmax1が伝達される。適応フィルタ９００
2は、適応フィルタ９００1 から供給されたＩmax1をＩ
max2と比較し、常にＩmax1＜Ｉmax2が満たされるよう
に、後述する方法でＩmax2を決定する。適応フィルタが
９００1 、９００2 、．．．．．、９００K と２つ以上
ある場合にも同様の方法を用いるが、ｊ番目の適応フィ
ルタ９００j に対応したＩmax(j)とＩmax(j+1)の間で、
Ｉmax(j)＜Ｉmax(j+1)の関係が成立するようにＩ
max(j+1)を制御する。また、適応フィルタ９００1 がＩ
max1を検出したときに、適応フィルタ９００1から適応
フィルタ９００2 に制御信号が伝達される。適応フィル
タ９００1 および９００2 の構成例を、図３に示す。
コーを例示するインパルス応答の信号波形である。これ
はＡ、Ｂ、２つの応答波形部を有する場合を示し、これ
らを図１にてＫ＝２として２個の適応フィルタ９００1
および９００2 を用いて同定する場合の例を説明する。
すなわち適応フィルタ９００1 および９００2 は、それ
ぞれ応答波形部ＡおよびＢに対応したエコー・レプリカ
を発生するよう制御される。まず適応フィルタ９００1
が応答波形部Ａに対応した固定遅延Ｔ1 を、続いて適応
フィルタ９００2 が応答波形部Ｂに対応した固定遅延Ｔ
2 を、それぞれ推定するのに用いられるが、このとき、
固定遅延Ｔ1 およびＴ2 を推定するための情報は実際は
それぞれの応答波形部ＡおよびＢの範囲内にある係数絶
対値最大のタップ番号であるＩmax1およびＩmax2で表わ
され、適応フィルタ９００1 から適応フィルタ９００2
にタップ番号Ｉmax1が伝達される。適応フィルタ９００
2は、適応フィルタ９００1 から供給されたＩmax1をＩ
max2と比較し、常にＩmax1＜Ｉmax2が満たされるよう
に、後述する方法でＩmax2を決定する。適応フィルタが
９００1 、９００2 、．．．．．、９００K と２つ以上
ある場合にも同様の方法を用いるが、ｊ番目の適応フィ
ルタ９００j に対応したＩmax(j)とＩmax(j+1)の間で、
Ｉmax(j)＜Ｉmax(j+1)の関係が成立するようにＩ
max(j+1)を制御する。また、適応フィルタ９００1 がＩ
max1を検出したときに、適応フィルタ９００1から適応
フィルタ９００2 に制御信号が伝達される。適応フィル
タ９００1 および９００2 の構成例を、図３に示す。
【００３２】図３の適応フィルタは、入力端子１００か
ら入力された送信信号を順次に遅延させる（Ｎ−１）個
の遅延素子２０1 ないし２０N-1 を有し、遅延が零のタ
ップも含めてＮ個のタップをもつ適応フィルタを構成し
ている。一方、この適応フィルタのタップ係数を発生す
るために、Ｌ個の係数発生回路３０1 ないし３０L が設
けられている。各タップ出力と係数発生回路３０1 ない
し３０L との間の接続は経路スイッチ７で切替可能であ
り、この経路スイッチ７の接続切替え制御のためのタッ
プ制御回路９を有している。経路スイッチ７の各出力で
ある遅延信号は、対応する係数発生回路３０1 ないし３
０L と乗算器４０1 ないし４０L とに供給される。乗算
器４０1 ないし４０L は、係数発生回路３０1 ないし３
０L が出力するタップ係数と経路スイッチ７が出力する
遅延信号とをそれぞれ乗算し、結果を加算回路８に供給
する。加算回路８は、乗算器４０1 ないし４０L の乗算
結果を全て加算してエコー・レプリカとして出力端子２
００に出力する。また、入力端子６００から供給された
誤差信号は、係数修正のために係数発生回路４０1ない
し４０L に供給される。
ら入力された送信信号を順次に遅延させる（Ｎ−１）個
の遅延素子２０1 ないし２０N-1 を有し、遅延が零のタ
ップも含めてＮ個のタップをもつ適応フィルタを構成し
ている。一方、この適応フィルタのタップ係数を発生す
るために、Ｌ個の係数発生回路３０1 ないし３０L が設
けられている。各タップ出力と係数発生回路３０1 ない
し３０L との間の接続は経路スイッチ７で切替可能であ
り、この経路スイッチ７の接続切替え制御のためのタッ
プ制御回路９を有している。経路スイッチ７の各出力で
ある遅延信号は、対応する係数発生回路３０1 ないし３
０L と乗算器４０1 ないし４０L とに供給される。乗算
器４０1 ないし４０L は、係数発生回路３０1 ないし３
０L が出力するタップ係数と経路スイッチ７が出力する
遅延信号とをそれぞれ乗算し、結果を加算回路８に供給
する。加算回路８は、乗算器４０1 ないし４０L の乗算
結果を全て加算してエコー・レプリカとして出力端子２
００に出力する。また、入力端子６００から供給された
誤差信号は、係数修正のために係数発生回路４０1ない
し４０L に供給される。
【００３３】図４は、本実施例の係数発生回路３０i
（ｉ＝１，２，．．．．．，Ｌ）の構成を示すブロック
図である。この係数発生回路と図１６に示した従来の係
数発生回路との違いは、スイッチ７８から乗算器３２に
供給されるステップ・サイズを表わす信号である。すな
わち、図４の回路では、ステップ・サイズを外部から変
更できる。
（ｉ＝１，２，．．．．．，Ｌ）の構成を示すブロック
図である。この係数発生回路と図１６に示した従来の係
数発生回路との違いは、スイッチ７８から乗算器３２に
供給されるステップ・サイズを表わす信号である。すな
わち、図４の回路では、ステップ・サイズを外部から変
更できる。
【００３４】図３の適応フィルタでは、「第１の状態」
および「第２の状態」の２つの状態が存在する。カウン
タ８６は、適応フィルタが適応動作を開始してからの係
数修正回数に基づいて動作状態を判定し、その結果をス
イッチ７８および評価回路８０に供給する。カウンタ８
６の判定結果はまた、出力端子７１０を経て隣接する適
応フィルタへも伝達される。適応動作の開始は、入力端
子７００を経て供給されるカウンタ制御信号によって認
識される。いま、「第１の状態」が初期状態であり、そ
のときのカウンタ８６の出力が”０”であるとする。評
価回路８０は、最小係数検出回路７１から合成回路１８
７を経て供給される、最小絶対係数値の対応するタップ
番号が制御タップ範囲計算回路８４から供給される制御
タップ範囲、すなわちＩmax ±Ｌに含まれるか否かを評
価して、分配回路７９の制御信号を発生する。ただし、
カウンタ８６から供給される制御信号が”０”のときに
は、評価回路８０は分配回路７９が無条件に記憶回路７
０1 を選択するような制御信号を発生し、分配回路７９
へ伝達する。また、スイッチ７８は「第１の状態」でス
テップ・サイズμ1 を選択し、「第２の状態」でステッ
プ・サイズμ2 を選択するように構成される。μ1 、μ
2 はμ1 ＜μ2 を満足する正定数である。従って、初期
状態で係数発生回路３０i に供給されるステップ・サイ
ズはμ1 となる。「第１の状態」を設ける理由は、有効
タップの初期成長段階において、小さなステップ・サイ
ズを用いた係数修正を連続して行ない、絶対値が最大で
ある係数に対応するタップ位置を正確に検出して、実質
的な応答波形部分の位置を推定するためである。
および「第２の状態」の２つの状態が存在する。カウン
タ８６は、適応フィルタが適応動作を開始してからの係
数修正回数に基づいて動作状態を判定し、その結果をス
イッチ７８および評価回路８０に供給する。カウンタ８
６の判定結果はまた、出力端子７１０を経て隣接する適
応フィルタへも伝達される。適応動作の開始は、入力端
子７００を経て供給されるカウンタ制御信号によって認
識される。いま、「第１の状態」が初期状態であり、そ
のときのカウンタ８６の出力が”０”であるとする。評
価回路８０は、最小係数検出回路７１から合成回路１８
７を経て供給される、最小絶対係数値の対応するタップ
番号が制御タップ範囲計算回路８４から供給される制御
タップ範囲、すなわちＩmax ±Ｌに含まれるか否かを評
価して、分配回路７９の制御信号を発生する。ただし、
カウンタ８６から供給される制御信号が”０”のときに
は、評価回路８０は分配回路７９が無条件に記憶回路７
０1 を選択するような制御信号を発生し、分配回路７９
へ伝達する。また、スイッチ７８は「第１の状態」でス
テップ・サイズμ1 を選択し、「第２の状態」でステッ
プ・サイズμ2 を選択するように構成される。μ1 、μ
2 はμ1 ＜μ2 を満足する正定数である。従って、初期
状態で係数発生回路３０i に供給されるステップ・サイ
ズはμ1 となる。「第１の状態」を設ける理由は、有効
タップの初期成長段階において、小さなステップ・サイ
ズを用いた係数修正を連続して行ない、絶対値が最大で
ある係数に対応するタップ位置を正確に検出して、実質
的な応答波形部分の位置を推定するためである。
【００３５】有効タップ位置の更新は、Ｑ回（Ｑは正定
数）の係数修正毎に以下の手順で実行される。最小係数
検出回路７１は、タップ算出回路７６が出力する有効タ
ップ番号と各係数発生回路が出力するタップ係数おを受
けて、絶対値が最小である係数に対応した有効タップ番
号を合成回路１８７を経由して分配回路７９、評価回路
８０に、さらに係数クリア回路７７に供給する。係数ク
リア回路７７は、入力されたタップ番号に対応する係数
発生回路に対して係数クリア用の制御信号を出力するこ
とによって、該当する絶対値が最小であるタップ係数を
零に設定する。分配回路７９は、評価回路８０からの制
御信号に応じて、記憶回路７０1 または７０2 の一方を
選択する。合成回路１８７から供給されたタップ番号が
制御タップ範囲に含まれるときには記憶回路７０1 を選
択し、含まれないときには７０2を選択し、それぞれ選
択した記憶回路にタップ番号を伝達する。記憶回路７０
1および７０2 はいずれもＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ
−Ｆｉｒｓｔ−Ｏｕｔ）方式であり、これらのうち分配
回路７９で選択された方が、分配回路７９から供給され
た無効タップ番号を記憶する。また、タップ算出回路７
６は、全タップ番号から記憶回路７０1 および７０2 の
保持する無効タップ番号を除いたタップ番号、すなわち
有効タップ番号を算出し、算出されたタップ番号をタッ
プ切替用の制御信号として経路スイッチ７に供給する。
経路スイッチ７は、これに応じてＬ個の有効タップ番号
に対応するタップ出力を選択して、係数発生回路３０1
ないし３０L に伝達するように接続切替え動作する。初
期状態、すなわち「第１の状態」においては、記憶回路
７０1 が使用されるので、無効タップ番号、すなわち記
憶回路７０1 の初期設定値は、図６に説明した従来技術
の記憶回路７２と同様に、有効タップ番号が中で等間隔
になるように選択される。初期状態設定後、経路スイッ
チ７によって選択されたタップ（＝有効タップ）の係数
更新が行なわれる。判定回路１８２は、制御タップ範囲
計算回路８４から供給される制御信号に応じて、記憶回
路７０1 を選択して取り出したタップ番号を廃棄する
か、または７０1 および７０2 のいづれか一方を選択し
て取り出したタップ番号を合成回路８７へ供給するかと
いう二種類の状態を切替える。最大係数検出回路８１
は、係数修正毎に係数発生回路３０1 ないし３０L がお
のおの出力するタップ係数とタップ算出回路７６が出力
する有効タップ番号とを受けて、絶対値が最大である係
数に対応した有効タップ番号Ｉmax を制御タップ範囲計
算回路８４に供給する。最大係数検出回路８１にはま
た、入力端子８１０を経て隣接する適応フィルタのＩ
max ±Ｌも供給されており、制御タップ範囲計算回路８
４に供給するＩmax ±Ｌを計算するにあたって、入力端
子８１０を経て供給されたＩmax ±Ｌを越えることのな
いように制御される。制御タップ範囲計算回路８４は、
最大係数検出回路８１から供給されるＩmaxを用いてＩ
max ±Ｌを計算し、評価回路８０へ供給する。計算され
たＩmax ±Ｌはまた、出力端子８００を経て隣接する適
応フィルタへも伝達される。制御タップ範囲計算回路８
４は、判定回路１８２に対する制御信号も発生する。Ｉ
max が予め定められたしきい値を越えて変動したとき
は、判定回路１８２が記憶回路７０1 および７０2 を交
互に選択して取り出したタップ番号を合成回路８７へ帰
還するような制御信号を一定期間にわたり発生する。Ｉ
max の変動が検出されないときには、判定回路１８２
が、記憶回路７０1 を選択して取り出したタップ番号を
廃棄するような制御信号を発生する。Ｉmax の変動は、
例えば、Ｉmax が連続して予め定めた回数よりも多くそ
れまでのＩmax とは異なる値になることを検出すること
によって、評価することができる。判定回路１８２から
合成回路１８７に供給されたタップ番号は、分配回路７
９で制御タップ範囲計算回路８４が定めるＩmax に応じ
て記憶回路７０1 もしくは７０2 に帰還される。以上の
手続きによって、Ｉmax が変動したときに、記憶回路７
９1 および７０2 の一方に記憶された無効タップ番号
を、相互に他方の記憶回路へ移動させることができる。
数）の係数修正毎に以下の手順で実行される。最小係数
検出回路７１は、タップ算出回路７６が出力する有効タ
ップ番号と各係数発生回路が出力するタップ係数おを受
けて、絶対値が最小である係数に対応した有効タップ番
号を合成回路１８７を経由して分配回路７９、評価回路
８０に、さらに係数クリア回路７７に供給する。係数ク
リア回路７７は、入力されたタップ番号に対応する係数
発生回路に対して係数クリア用の制御信号を出力するこ
とによって、該当する絶対値が最小であるタップ係数を
零に設定する。分配回路７９は、評価回路８０からの制
御信号に応じて、記憶回路７０1 または７０2 の一方を
選択する。合成回路１８７から供給されたタップ番号が
制御タップ範囲に含まれるときには記憶回路７０1 を選
択し、含まれないときには７０2を選択し、それぞれ選
択した記憶回路にタップ番号を伝達する。記憶回路７０
1および７０2 はいずれもＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ
−Ｆｉｒｓｔ−Ｏｕｔ）方式であり、これらのうち分配
回路７９で選択された方が、分配回路７９から供給され
た無効タップ番号を記憶する。また、タップ算出回路７
６は、全タップ番号から記憶回路７０1 および７０2 の
保持する無効タップ番号を除いたタップ番号、すなわち
有効タップ番号を算出し、算出されたタップ番号をタッ
プ切替用の制御信号として経路スイッチ７に供給する。
経路スイッチ７は、これに応じてＬ個の有効タップ番号
に対応するタップ出力を選択して、係数発生回路３０1
ないし３０L に伝達するように接続切替え動作する。初
期状態、すなわち「第１の状態」においては、記憶回路
７０1 が使用されるので、無効タップ番号、すなわち記
憶回路７０1 の初期設定値は、図６に説明した従来技術
の記憶回路７２と同様に、有効タップ番号が中で等間隔
になるように選択される。初期状態設定後、経路スイッ
チ７によって選択されたタップ（＝有効タップ）の係数
更新が行なわれる。判定回路１８２は、制御タップ範囲
計算回路８４から供給される制御信号に応じて、記憶回
路７０1 を選択して取り出したタップ番号を廃棄する
か、または７０1 および７０2 のいづれか一方を選択し
て取り出したタップ番号を合成回路８７へ供給するかと
いう二種類の状態を切替える。最大係数検出回路８１
は、係数修正毎に係数発生回路３０1 ないし３０L がお
のおの出力するタップ係数とタップ算出回路７６が出力
する有効タップ番号とを受けて、絶対値が最大である係
数に対応した有効タップ番号Ｉmax を制御タップ範囲計
算回路８４に供給する。最大係数検出回路８１にはま
た、入力端子８１０を経て隣接する適応フィルタのＩ
max ±Ｌも供給されており、制御タップ範囲計算回路８
４に供給するＩmax ±Ｌを計算するにあたって、入力端
子８１０を経て供給されたＩmax ±Ｌを越えることのな
いように制御される。制御タップ範囲計算回路８４は、
最大係数検出回路８１から供給されるＩmaxを用いてＩ
max ±Ｌを計算し、評価回路８０へ供給する。計算され
たＩmax ±Ｌはまた、出力端子８００を経て隣接する適
応フィルタへも伝達される。制御タップ範囲計算回路８
４は、判定回路１８２に対する制御信号も発生する。Ｉ
max が予め定められたしきい値を越えて変動したとき
は、判定回路１８２が記憶回路７０1 および７０2 を交
互に選択して取り出したタップ番号を合成回路８７へ帰
還するような制御信号を一定期間にわたり発生する。Ｉ
max の変動が検出されないときには、判定回路１８２
が、記憶回路７０1 を選択して取り出したタップ番号を
廃棄するような制御信号を発生する。Ｉmax の変動は、
例えば、Ｉmax が連続して予め定めた回数よりも多くそ
れまでのＩmax とは異なる値になることを検出すること
によって、評価することができる。判定回路１８２から
合成回路１８７に供給されたタップ番号は、分配回路７
９で制御タップ範囲計算回路８４が定めるＩmax に応じ
て記憶回路７０1 もしくは７０2 に帰還される。以上の
手続きによって、Ｉmax が変動したときに、記憶回路７
９1 および７０2 の一方に記憶された無効タップ番号
を、相互に他方の記憶回路へ移動させることができる。
【００３６】以上の動作により、最初に適応フィルタ９
００1 が応答波形部Ａに対応した固定遅延Ｔ1 を、続い
て適応フィルタ９００2 が応答波形部Ｂに対応した固定
遅延Ｔ2 を推定することがでいる。このとき、固定遅延
Ｔ1 に関する情報は、Ｉmax1±Ｌとして適応フィルタ９
００1 の出力端子８００から出力され、フィルタ９００
2 の入力端子８１０に伝達される。また、固定遅延Ｔ
1 、すなわちＩmax1の同定が完了したときに、適応フィ
ルタ９００1 のカウンタ８６の出力信号が出力端子７１
０を経て出力され、適応フィルタ９００2 の入力端子７
００を経て伝達される。適応フィルタが９００1 、９０
０2 、．．．．．、９００K と３つ以上ある場合にも、
ｊ番目の適応フィルタ９００j とｊ＋１番目の適応フィ
ルタ９００j+1 の間で同様の伝達が行われる。
００1 が応答波形部Ａに対応した固定遅延Ｔ1 を、続い
て適応フィルタ９００2 が応答波形部Ｂに対応した固定
遅延Ｔ2 を推定することがでいる。このとき、固定遅延
Ｔ1 に関する情報は、Ｉmax1±Ｌとして適応フィルタ９
００1 の出力端子８００から出力され、フィルタ９００
2 の入力端子８１０に伝達される。また、固定遅延Ｔ
1 、すなわちＩmax1の同定が完了したときに、適応フィ
ルタ９００1 のカウンタ８６の出力信号が出力端子７１
０を経て出力され、適応フィルタ９００2 の入力端子７
００を経て伝達される。適応フィルタが９００1 、９０
０2 、．．．．．、９００K と３つ以上ある場合にも、
ｊ番目の適応フィルタ９００j とｊ＋１番目の適応フィ
ルタ９００j+1 の間で同様の伝達が行われる。
【００３７】本実施例では、マルチエコーの複数の応答
波形部を複数の適応フィルタに振分けて同定させること
により、それに要する収束時間を従来よりもかなり短縮
できる。
波形部を複数の適応フィルタに振分けて同定させること
により、それに要する収束時間を従来よりもかなり短縮
できる。
【００３８】図５は本実施例における適応フィルタの他
の第２の構成例を示すブロック図である。図３の構成例
との相違点は、図３のカウンタ８６の代りにＥＲＬＥ評
価回路１８８にを使用していることである。ＥＲＬＥ評
価回路１８８は、入力端子３００から供給されるエコー
と入力端子６００を経て得られる誤差信号とを用い、前
者を後者で除して得られるエコー抑圧量（ＥＲＬＥ）を
計算する。その結果として得られたＥＲＬＥと予め定め
られたしきい値との大小比較により、カウンタ８６の場
合と同様の制御信号を発生する。ただし、ＥＲＬＥは増
加していくので、カウンタ８６から供給される制御信号
が係数修正を開始してから予め定められた回数の係数修
正を完了していないことを示すことの代りに、ＥＲＬＥ
が予め定められた値より小さい場合に対応させて制御信
号を発生する。
の第２の構成例を示すブロック図である。図３の構成例
との相違点は、図３のカウンタ８６の代りにＥＲＬＥ評
価回路１８８にを使用していることである。ＥＲＬＥ評
価回路１８８は、入力端子３００から供給されるエコー
と入力端子６００を経て得られる誤差信号とを用い、前
者を後者で除して得られるエコー抑圧量（ＥＲＬＥ）を
計算する。その結果として得られたＥＲＬＥと予め定め
られたしきい値との大小比較により、カウンタ８６の場
合と同様の制御信号を発生する。ただし、ＥＲＬＥは増
加していくので、カウンタ８６から供給される制御信号
が係数修正を開始してから予め定められた回数の係数修
正を完了していないことを示すことの代りに、ＥＲＬＥ
が予め定められた値より小さい場合に対応させて制御信
号を発生する。
【００３９】以上、図３（あるいは図５）について、図
１のごとく適応フィルタが複数個（例えば２個）ある場
合を説明したが、１個のみを使用する場合には、図３
（あるいは図５）の構成中の入力端子７００および８１
０、ならびに出力端子７１０および８００が不要にな
り、図６（あるいは図７）に示す第４および第６の発明
の実施例のように構成すれば良い。
１のごとく適応フィルタが複数個（例えば２個）ある場
合を説明したが、１個のみを使用する場合には、図３
（あるいは図５）の構成中の入力端子７００および８１
０、ならびに出力端子７１０および８００が不要にな
り、図６（あるいは図７）に示す第４および第６の発明
の実施例のように構成すれば良い。
【００４０】図８は、本発明の第３および第５の発明の
一実施例のブロック図である。この実施例は、「文献
３」にて提案されたエコー・キャンセラの適応フィルタ
部がもつ問題点、すなわち有効タップの範囲（Ｉmax ±
Ｌ）の算定の際、過大な演算能力を要求されることが多
く、使用可能な演算能力の制約で、タップ入替えの実行
不可能な命令サイクルが発生する可能性が高く、収束時
間が増大するという欠点を解消するための構成を例示す
る。図８において、係数修正を開始してから予め定めら
れた回数だけの係数修正を完了すると、カウンタ８６が
制御信号をスイッチ７８及びスイッチ１９０に供給す
る。スイッチ７８は、ステップ・サイズとしてμ1 を選
択して係数発生回路３０1 、３０2 、．．．．．３０L
に供給しているが、カウンタ８６からの制御信号を受け
た後は、ステップ・サイズμ2 を選択する。ここに、μ
1 ＜μ2 とする。同様にスイッチ１９０は、カウンタ８
６からの制御信号により回路を開いた状態から閉じた状
態に変更し、判定回路７３からの信号を記憶回路７２へ
帰還する。記憶回路７２から判定回路７３とスイッチ１
９０を経て記憶回路７２に帰還されるタップ番号は、記
憶回路７２に無効タップとして再度記憶される。判定回
路７３ではＩmax ±Ｌの判定条件を満たさない無効タッ
プがスイッチ１９０に供給されるので、Ｉmax ±Ｌを満
たすタップ番号だけが記憶回路７２から廃棄され、従っ
て、有効タップとなることを意味する。すなわち、係数
修正を開始してから予め定められた回数係数修正を完了
するまでの間、すべての無効タップが順に有効化され、
完了後はＩmax ±Ｌを満たすタップ番号だけが選択的に
有効タップとされる。また、係数修正を開始してから予
め定められた回数だけの係数修正を完了するまでの間で
は、小さなステップ・サイズμ1 で係数の安定成長を実
現し、完了した時点で得られた正確な係数値の大小関係
によって最大係数検出回路８１がＩmax を決定する。そ
れ以降は通常のステップ・サイズを用いて高速収束を達
成する。
一実施例のブロック図である。この実施例は、「文献
３」にて提案されたエコー・キャンセラの適応フィルタ
部がもつ問題点、すなわち有効タップの範囲（Ｉmax ±
Ｌ）の算定の際、過大な演算能力を要求されることが多
く、使用可能な演算能力の制約で、タップ入替えの実行
不可能な命令サイクルが発生する可能性が高く、収束時
間が増大するという欠点を解消するための構成を例示す
る。図８において、係数修正を開始してから予め定めら
れた回数だけの係数修正を完了すると、カウンタ８６が
制御信号をスイッチ７８及びスイッチ１９０に供給す
る。スイッチ７８は、ステップ・サイズとしてμ1 を選
択して係数発生回路３０1 、３０2 、．．．．．３０L
に供給しているが、カウンタ８６からの制御信号を受け
た後は、ステップ・サイズμ2 を選択する。ここに、μ
1 ＜μ2 とする。同様にスイッチ１９０は、カウンタ８
６からの制御信号により回路を開いた状態から閉じた状
態に変更し、判定回路７３からの信号を記憶回路７２へ
帰還する。記憶回路７２から判定回路７３とスイッチ１
９０を経て記憶回路７２に帰還されるタップ番号は、記
憶回路７２に無効タップとして再度記憶される。判定回
路７３ではＩmax ±Ｌの判定条件を満たさない無効タッ
プがスイッチ１９０に供給されるので、Ｉmax ±Ｌを満
たすタップ番号だけが記憶回路７２から廃棄され、従っ
て、有効タップとなることを意味する。すなわち、係数
修正を開始してから予め定められた回数係数修正を完了
するまでの間、すべての無効タップが順に有効化され、
完了後はＩmax ±Ｌを満たすタップ番号だけが選択的に
有効タップとされる。また、係数修正を開始してから予
め定められた回数だけの係数修正を完了するまでの間で
は、小さなステップ・サイズμ1 で係数の安定成長を実
現し、完了した時点で得られた正確な係数値の大小関係
によって最大係数検出回路８１がＩmax を決定する。そ
れ以降は通常のステップ・サイズを用いて高速収束を達
成する。
【００４１】図９は本発明の第７の発明の第１の実施例
を示すブロック図である。図１５の従来技術の構成と
は、評価回路８０、分配回路７４、記憶回路７０1 、７
０2 、．．．．．７０M 及び処理回路７５を設けたこと
以外は同一であるので、それらの付加部分を中心に動作
を説明する。評価回路８０は、最小係数検出回路７１か
ら供給される、最小絶対係数値のタップ番号が属する制
御サブグループ番号を算定し、分配回路７４に供給す
る。分配回路７４は、記憶回路７０1 ないし７０Mのう
ち、評価回路７８から供給された制御サブグループ番号
に対応する１つを選択して最小係数検出回路７１から供
給されるタップ番号を伝達する。記憶回路７０1 ないし
７０M はＦＩＦＯ方式になっており、分配回路７４から
供給されるタップ番号を記憶する。処理回路７５は、制
御サブグループ記憶回路８３から供給される、現在選択
されている制御サブグループ番号に応じて記憶回路７０
1 ないし７０M のうち、１つを選択し、その先頭に格納
されているタップ番号を取り出して廃棄する。また、タ
ップ番号算出回路７６は、全タップ番号から無効タップ
を記憶している記憶回路群７０1 ないし７０M の全ての
保持する無効タップ番号を除いたタップ番号、すなわち
有効タップ番号を算出し、算出されたタップ番号をタッ
プ切替用の制御信号として経路スイッチ７に供給する。
を示すブロック図である。図１５の従来技術の構成と
は、評価回路８０、分配回路７４、記憶回路７０1 、７
０2 、．．．．．７０M 及び処理回路７５を設けたこと
以外は同一であるので、それらの付加部分を中心に動作
を説明する。評価回路８０は、最小係数検出回路７１か
ら供給される、最小絶対係数値のタップ番号が属する制
御サブグループ番号を算定し、分配回路７４に供給す
る。分配回路７４は、記憶回路７０1 ないし７０Mのう
ち、評価回路７８から供給された制御サブグループ番号
に対応する１つを選択して最小係数検出回路７１から供
給されるタップ番号を伝達する。記憶回路７０1 ないし
７０M はＦＩＦＯ方式になっており、分配回路７４から
供給されるタップ番号を記憶する。処理回路７５は、制
御サブグループ記憶回路８３から供給される、現在選択
されている制御サブグループ番号に応じて記憶回路７０
1 ないし７０M のうち、１つを選択し、その先頭に格納
されているタップ番号を取り出して廃棄する。また、タ
ップ番号算出回路７６は、全タップ番号から無効タップ
を記憶している記憶回路群７０1 ないし７０M の全ての
保持する無効タップ番号を除いたタップ番号、すなわち
有効タップ番号を算出し、算出されたタップ番号をタッ
プ切替用の制御信号として経路スイッチ７に供給する。
【００４２】図１５に示す従来の構成では、無効タップ
記憶回路７２から取り出されたタップ番号が判定回路７
３で評価され、ある確率をもって無効タップ記憶回路７
２に帰還されるが、これは、取り出されたタップ番号の
全てが無効タップから有効タップに変るわけではないこ
とを意味する。これに対して、本実施例では、記憶回路
群７０1 ないし７０M のうちのひとつから取り出された
タップ番号は１００％有効タップになり、従来のような
無駄がない。
記憶回路７２から取り出されたタップ番号が判定回路７
３で評価され、ある確率をもって無効タップ記憶回路７
２に帰還されるが、これは、取り出されたタップ番号の
全てが無効タップから有効タップに変るわけではないこ
とを意味する。これに対して、本実施例では、記憶回路
群７０1 ないし７０M のうちのひとつから取り出された
タップ番号は１００％有効タップになり、従来のような
無駄がない。
【００４３】図１０は本発明の第７の発明の第２の実施
例を示すブロック図である。図９の実施例との相違点
は、図９中の最大係数検出回路８１の代りに係数絶対値
計算回路１８４を使用していることである。最大係数検
出回路８１は、各タップ制御サブグループ内の最大絶対
係数値に応じて、出力するタップ制御サブグループ番号
の順序を決定するが、係数絶対値計算回路１８４は各タ
ップ制御サブグループ内の絶対係数値総和を用いて、出
力するタップ制御サブグループ番号の順序を決定する。
係数絶対値計算回路１８４は、各タップ係数値とタップ
番号算出回路７６が出力する有効タップ番号を受けて、
各タップ制御サブグループ内の絶対係数値総和を計算
し、その総和が大きい順にタップ制御サブグループ番号
を出力する。
例を示すブロック図である。図９の実施例との相違点
は、図９中の最大係数検出回路８１の代りに係数絶対値
計算回路１８４を使用していることである。最大係数検
出回路８１は、各タップ制御サブグループ内の最大絶対
係数値に応じて、出力するタップ制御サブグループ番号
の順序を決定するが、係数絶対値計算回路１８４は各タ
ップ制御サブグループ内の絶対係数値総和を用いて、出
力するタップ制御サブグループ番号の順序を決定する。
係数絶対値計算回路１８４は、各タップ係数値とタップ
番号算出回路７６が出力する有効タップ番号を受けて、
各タップ制御サブグループ内の絶対係数値総和を計算
し、その総和が大きい順にタップ制御サブグループ番号
を出力する。
【００４４】図１１は本発明の第７の発明の第３の実施
例を示すブロック図である。図９の実施例との相違点
は、最大係数検出回路８１の代りに係数二乗値計算回路
８５を使用していることである。係数二乗値計算回路８
５は、各タップ制御サブグループ内の二乗係数値総和を
用いて出力するタップ制御サブグループ番号の順序を決
定する。係数二乗値計算回路８５は、各タップ係数値と
タップ番号算出回路７６が出力する有効タップ番号とを
受けて、各タップ制御サブグループ内の絶対二乗値総和
を計算し、その総和が大きい順にタップ制御サブグルー
プ番号を出力する。
例を示すブロック図である。図９の実施例との相違点
は、最大係数検出回路８１の代りに係数二乗値計算回路
８５を使用していることである。係数二乗値計算回路８
５は、各タップ制御サブグループ内の二乗係数値総和を
用いて出力するタップ制御サブグループ番号の順序を決
定する。係数二乗値計算回路８５は、各タップ係数値と
タップ番号算出回路７６が出力する有効タップ番号とを
受けて、各タップ制御サブグループ内の絶対二乗値総和
を計算し、その総和が大きい順にタップ制御サブグルー
プ番号を出力する。
【００４５】以上説明した図９ないし図１１の実施例で
は、制御サブグループ係数情報として、各タップ制御サ
ブグループ毎の最大絶対係数値、各タップ制御サブグル
ープ毎の係数絶対値総和もしくは各タップ制御サブグル
ープ毎の係数二乗値総和を用いているが、これら以外の
係数情報も用いることができる。また、実施例では１回
のタップ制御で再配置を行なう係数の個数を１と仮定し
たが、２以上とすることもできる。
は、制御サブグループ係数情報として、各タップ制御サ
ブグループ毎の最大絶対係数値、各タップ制御サブグル
ープ毎の係数絶対値総和もしくは各タップ制御サブグル
ープ毎の係数二乗値総和を用いているが、これら以外の
係数情報も用いることができる。また、実施例では１回
のタップ制御で再配置を行なう係数の個数を１と仮定し
たが、２以上とすることもできる。
【００４６】図１２は本発明の第８および第９の発明の
一実施例を示すブロック図である。図１５の従来構成と
の相違点は、最大係数検出回路８９及びカウンタ８８の
動作だけなので、以下、最大係数検出回路８９およびカ
ウンタ８８の動作を中心に説明する。最大係数検出回路
８９は、各タップ係数値とタップ番号算出回路７６が出
力する有効タップ番号とを受けて、絶対値が最大である
タップ係数値を各タップ制御サブグループ毎に検出し、
その最大絶対係数値をカウンタ８８へ、対応する最大絶
対係数値の大きさの順に並べ変えたタップ制御サブグル
ープ番号を制御サブグループ更新回路８２へそれぞれ出
力する。カウンタ８８は、タップ係数修正回数を数える
カウンタであり、その回数が最大係数検出回路８９から
供給された各最大絶対係数値で定められる回数に達する
毎に、制御グループ変更用の制御信号を制御サブグルー
プ記憶回路８３及びカウンタ８６に供給する。すなわ
ち、最大絶対係数値が大きい制御サブグループほど、カ
ウンタ８８が制御グループ変更信号を出す時間間隔が長
くなる。
一実施例を示すブロック図である。図１５の従来構成と
の相違点は、最大係数検出回路８９及びカウンタ８８の
動作だけなので、以下、最大係数検出回路８９およびカ
ウンタ８８の動作を中心に説明する。最大係数検出回路
８９は、各タップ係数値とタップ番号算出回路７６が出
力する有効タップ番号とを受けて、絶対値が最大である
タップ係数値を各タップ制御サブグループ毎に検出し、
その最大絶対係数値をカウンタ８８へ、対応する最大絶
対係数値の大きさの順に並べ変えたタップ制御サブグル
ープ番号を制御サブグループ更新回路８２へそれぞれ出
力する。カウンタ８８は、タップ係数修正回数を数える
カウンタであり、その回数が最大係数検出回路８９から
供給された各最大絶対係数値で定められる回数に達する
毎に、制御グループ変更用の制御信号を制御サブグルー
プ記憶回路８３及びカウンタ８６に供給する。すなわ
ち、最大絶対係数値が大きい制御サブグループほど、カ
ウンタ８８が制御グループ変更信号を出す時間間隔が長
くなる。
【００４７】図１３は本発明の第８および第１０の発明
の一実施例を示すブロック図である。図１５の従来構成
との相違点は、制御サブグループ係数情報抽出回路９０
およびカウンタ８８を除いて同一であるので、以下、両
者の動作を中心に説明する。制御サブグループ係数情報
抽出回路９０は、各タップ係数値とタップ番号算出回路
７６が出力する有効タップ番号とを受けて、各タップ制
御サブグループ毎の係数絶対値総和を求め、対応するタ
ップ制御サブグループ番号と共にカウンタ８８へ供給す
る。カウンタ８８は、タップ係数修正回数を数えるカウ
ンタであり、その回数が制御サブグループ係数情報抽出
回路９０から供給された各タップ制御サブグループ毎の
係数絶対値総和で定められる回数に達する毎に、制御グ
ループ変更用の制御信号を制御サブグループ記憶回路８
３及びカウンタ８６に供給する。すなわち、係数絶対値
総和が大きい制御サブグループほど、カウンタ８８が制
御グループ変更信号を出す時間間隔が長い。
の一実施例を示すブロック図である。図１５の従来構成
との相違点は、制御サブグループ係数情報抽出回路９０
およびカウンタ８８を除いて同一であるので、以下、両
者の動作を中心に説明する。制御サブグループ係数情報
抽出回路９０は、各タップ係数値とタップ番号算出回路
７６が出力する有効タップ番号とを受けて、各タップ制
御サブグループ毎の係数絶対値総和を求め、対応するタ
ップ制御サブグループ番号と共にカウンタ８８へ供給す
る。カウンタ８８は、タップ係数修正回数を数えるカウ
ンタであり、その回数が制御サブグループ係数情報抽出
回路９０から供給された各タップ制御サブグループ毎の
係数絶対値総和で定められる回数に達する毎に、制御グ
ループ変更用の制御信号を制御サブグループ記憶回路８
３及びカウンタ８６に供給する。すなわち、係数絶対値
総和が大きい制御サブグループほど、カウンタ８８が制
御グループ変更信号を出す時間間隔が長い。
【００４８】図１４は本発明の第８および第１１の発明
の一実施例を示すブロック図である。図１３の実施例と
の相違点は、最大係数検出回路８９及び制御サブグルー
プ係数情報抽出回路９０の動作だけなので、以下その両
者の動作を中心に説明する。制御サブグループ係数情報
抽出回路９０は、各タップ係数値とタップ番号算出回路
７６が出力する有効タップ番号とを受けて、各タップ制
御サブグループ毎の係数絶対値総和を求め、これらの係
数絶対値総和の大きさの順に並べ変えられたタップ制御
サブグループ番号を制御サブグループ更新回路８２へ出
力する。最大係数検出回路８９は、絶対値が最大である
タップ係数値を各タップ制御サブグループ毎に検出し、
その最大絶対係数値と対応するタップ制御サブグループ
番号とをカウンタ８８へ供給する。カウンタ８８は、タ
ップ係数修正回数を数えるカウンタであり、係数修正回
数が最大係数検出回路８９から供給された各最大絶対係
数値で定められる回数に達する毎に、制御グループ変更
用の制御信号を制御サブグループ記憶回路８３及びカウ
ンタ８６に供給する。すなわち、最大絶対係数値が大き
い制御サブグループほど、カウンタ８８が制御グループ
変更信号を出す時間間隔が長くなる。
の一実施例を示すブロック図である。図１３の実施例と
の相違点は、最大係数検出回路８９及び制御サブグルー
プ係数情報抽出回路９０の動作だけなので、以下その両
者の動作を中心に説明する。制御サブグループ係数情報
抽出回路９０は、各タップ係数値とタップ番号算出回路
７６が出力する有効タップ番号とを受けて、各タップ制
御サブグループ毎の係数絶対値総和を求め、これらの係
数絶対値総和の大きさの順に並べ変えられたタップ制御
サブグループ番号を制御サブグループ更新回路８２へ出
力する。最大係数検出回路８９は、絶対値が最大である
タップ係数値を各タップ制御サブグループ毎に検出し、
その最大絶対係数値と対応するタップ制御サブグループ
番号とをカウンタ８８へ供給する。カウンタ８８は、タ
ップ係数修正回数を数えるカウンタであり、係数修正回
数が最大係数検出回路８９から供給された各最大絶対係
数値で定められる回数に達する毎に、制御グループ変更
用の制御信号を制御サブグループ記憶回路８３及びカウ
ンタ８６に供給する。すなわち、最大絶対係数値が大き
い制御サブグループほど、カウンタ８８が制御グループ
変更信号を出す時間間隔が長くなる。
【００４９】以上説明した図１２ないし図１４の実施例
ではいずれも、ひとつのサブグループから次のサブグル
ープへ限定サブグループを変更するまでの時間を、各サ
ブグループの重要度に応じて決定するタップ位置制御に
よって、重要な制御サブグループほど長時間にわたって
限定サブグループになる。従って、インパルス応答の応
答波形部分に対し、優先してタップ係数が配置され、高
速収束が達成される。
ではいずれも、ひとつのサブグループから次のサブグル
ープへ限定サブグループを変更するまでの時間を、各サ
ブグループの重要度に応じて決定するタップ位置制御に
よって、重要な制御サブグループほど長時間にわたって
限定サブグループになる。従って、インパルス応答の応
答波形部分に対し、優先してタップ係数が配置され、高
速収束が達成される。
【００５０】また図１３および図１４の実施例では、制
御サブグループ係数情報として、各タップ制御サブグル
ープ毎の係数絶対値総和及び各タップ制御サブグループ
毎の係数二乗値総和を用いたが、これら以外の係数情報
も用いることができる。また、各実施例では１回のタッ
プ制御で再配置を行なう係数の数を１と仮定したが、２
以上とすることもできる。以上、エコー・キャンセラの
例について本発明の実施例を詳細に説明してきたが、同
様の原理により、本発明を、ノイズ・キャンセラ、ハウ
リング・キャンセラ、適応等化器等にも適用できる。さ
らに、タップ係数修正アルゴリズムに関しても、例とし
て用いたＬＭＳアルゴリズム以外ののアルゴリズムを適
用できる。
御サブグループ係数情報として、各タップ制御サブグル
ープ毎の係数絶対値総和及び各タップ制御サブグループ
毎の係数二乗値総和を用いたが、これら以外の係数情報
も用いることができる。また、各実施例では１回のタッ
プ制御で再配置を行なう係数の数を１と仮定したが、２
以上とすることもできる。以上、エコー・キャンセラの
例について本発明の実施例を詳細に説明してきたが、同
様の原理により、本発明を、ノイズ・キャンセラ、ハウ
リング・キャンセラ、適応等化器等にも適用できる。さ
らに、タップ係数修正アルゴリズムに関しても、例とし
て用いたＬＭＳアルゴリズム以外ののアルゴリズムを適
用できる。
【００５１】
【発明の効果】以上説明したように本発明によれば、固
定遅延をもつ、あるいは複数の応答波形部をもつ未知シ
ステムの同定に際して要する収束時間を従来よりもかな
り短縮できる。
定遅延をもつ、あるいは複数の応答波形部をもつ未知シ
ステムの同定に際して要する収束時間を従来よりもかな
り短縮できる。
【図１】本発明の第１および第２の実施例を示すブロッ
ク図。
ク図。
【図２】図１の実施例にて同定すべき応答波形部を例示
する信号タイミング図。
する信号タイミング図。
【図３】図１の実施例の適応フィルタの構成例を示すブ
ロック図。
ロック図。
【図４】図１の実施例の係数発生回路の構成例を示すブ
ロック図。
ロック図。
【図５】本発明の第１および第２の発明の他の実施例を
示すブロック図。
示すブロック図。
【図６】本発明の第４および第６の発明の一実施例を示
すブロック図。
すブロック図。
【図７】本発明の第４および第６の発明の他の実施例を
示すブロック図。
示すブロック図。
【図８】本発明の第３および第５の発明の一実施例を示
すブロック図。
すブロック図。
【図９】本発明の第７の発明の第１の実施例を示すブロ
ック図。
ック図。
【図１０】本発明の第７の発明の第２の実施例を示すブ
ロック図。
ロック図。
【図１１】本発明の第７の発明の第３の実施例を示すブ
ロック図。
ロック図。
【図１２】本発明の第８および第９の発明の一実施例を
示すブロック図。
示すブロック図。
【図１３】本発明の第８および第１０の発明の一実施例
を示すブロック図。
を示すブロック図。
【図１４】本発明の第８および第１１の発明一実施例を
示すブロック図。
示すブロック図。
【図１５】従来装置の構成例を示すブロック図。
【図１６】図１５の係数発生回路の構成例を示すブロッ
ク図。
ク図。
１，４ 入力端子 ２，６ 出力端子 ３ ２線／４線変換回路 ５ 減算器 ７ 経路スイッチ ８，３３，４００ 加算器 ９，９３，９５，９６，９７，９８，９９，９１０，９
１１，９１２，９１３，９１４ タップ制御回路 ２０1 〜２０N-1 遅延素子 ３０1 〜３０L ，５０1 〜５０L 係数発生回路 ３１，３２，４０1 〜４０L 乗算器 ３４，７２，７０1 〜７０M 記憶回路 ７１ 最小係数検出回路 ７３，１８２ 判定回路 ７５ 処理回路 ７６ タップ番号算出回路 ７７ 係数クリア回路 ７８，１９０ スイッチ ７４，７９ 分配回路 ８０ 評価回路 ８１，８９ 最大係数検出回路 ８２ 制御サブグループ更新回路 ８３ 制御サブグループ記憶回路 ８４ 制御タップ範囲計算回路 ８５ 係数二乗値計算回路 ６６，６７，８６，８７，８８ カウンタ ９０ 制御サブグループ係数情報抽出回路 １８４ 係数絶対値計算回路 １８７ 合成回路 １８８ ＥＲＬＥ評価回路 ９００1 〜９００K 適応フィルタ
１１，９１２，９１３，９１４ タップ制御回路 ２０1 〜２０N-1 遅延素子 ３０1 〜３０L ，５０1 〜５０L 係数発生回路 ３１，３２，４０1 〜４０L 乗算器 ３４，７２，７０1 〜７０M 記憶回路 ７１ 最小係数検出回路 ７３，１８２ 判定回路 ７５ 処理回路 ７６ タップ番号算出回路 ７７ 係数クリア回路 ７８，１９０ スイッチ ７４，７９ 分配回路 ８０ 評価回路 ８１，８９ 最大係数検出回路 ８２ 制御サブグループ更新回路 ８３ 制御サブグループ記憶回路 ８４ 制御タップ範囲計算回路 ８５ 係数二乗値計算回路 ６６，６７，８６，８７，８８ カウンタ ９０ 制御サブグループ係数情報抽出回路 １８４ 係数絶対値計算回路 １８７ 合成回路 １８８ ＥＲＬＥ評価回路 ９００1 〜９００K 適応フィルタ
Claims (23)
- 【請求項１】 適応フィルタの全タップのうちの一部分
を積和演算に使用する有効タップとしてその番号を記憶
し、前記積和演算の係数乗算を前記有効タップにだけ施
し、前記積和演算に使用しないタップを無効タップとし
てその番号を待ち行列に記憶し、前記有効タップの番号
に対応する係数を予め定められた回数だけ修正する度
に、その有効タップのうち、対応する係数の絶対値が最
小であるタップを無効タップとしてその番号を前記待ち
行列の最後尾に記憶させ、前記待ち行列の先頭にある無
効のタップ番号を取り出して新たに有効タップの番号と
するようにしてタップ位置を適応制御する適応フィルタ
を複数個用い、各前記適応フィルタに少くとも一つ又の
応答波形部を同定させることにより複数の応答波形部と
固定遅延とから成るインパルス応答を有する未知システ
ムを同定することを特徴とする適応フィルタによる未知
システム同定の方法。 - 【請求項２】 前記適応フィルタは、適応動作開始から
予め定められた係数修正回数までは第１のステップ・サ
イズを用いて係数修正を行ない、それ以降では第２のス
テップ・サイズを用いて係数修正を行ない、前記待ち行
列の先頭にある無効タップ番号が最大の係数絶対値であ
ると判定された有効タップ番号の近傍にある場合には新
たに有効タップ番号とし、近傍にない場合には有効とせ
ずに前記待ち行列の最後尾に格納し、前記待ち行列の先
頭から取り出した無効タップ番号が新たに有効となるま
で前記待ち行列の先頭のタップ番号と最大係数絶対値に
対応した有効タップ番号との比較を反復するようにして
タップ位置の適応制御を行なう請求項１に記載の適応フ
ィルタによる未知システム同定の方法。 - 【請求項３】 前記適応フィルタは、適応動作開始から
予め定められた係数修正回数までは第１のステップ・サ
イズを用いて係数修正を行ない、それ以降では第２のス
テップ・サイズを用い、さらに前記待ち行列を第１およ
び第２の２つの待ち行列から構成し、前記係数の絶対値
が最小である有効タップ番号が最大の係数絶対値である
と判定された有効タップ番号の近傍にある場合には前記
第１の待ち行列の最後尾に格納し、近傍にない場合には
前記第２の待ち行列の最後尾に格納し、前記第１の待ち
行列の先頭にある無効タップ番号を取り出して新たに有
効タップ番号とすることによってタップ位置の適応制御
を行なう請求項１に記載の適応フィルタによる未知シス
テム同定の方法。 - 【請求項４】 適応動作開始から予め定められたエコー
抑圧量に達するまでは前記第１のステップ・サイズを用
いて係数修正を行ない、それ以後では前記第２のステッ
プ・サイズを用いて係数修正を行なうことを特徴とする
請求項２又は３に記載の適応フィルタによる未知システ
ム同定の方法。 - 【請求項５】 未知システムの出力信号から適応フィル
タが出力する同定信号を差引いて得られる誤差信号に応
じて係数およびタップ位置を修正および更新する適応フ
ィルタを用いて複数の応答波形部と固定遅延とから成る
インパルス応答を有する未知システム同定を行なうため
の適応フィルタによる未知システム同定の装置におい
て、前記未知システムへの入力信号の供給を受けて少く
とも一つの前記応答波形部を同定する複数の適応フィル
タと、その適応フィルタの各出力を加算して前記同定信
号を出力する加算器と、前記未知システムの出力信号か
ら前記同定信号を減算して前記誤差信号を得る減算器と
を具備し、前記適応フィルタはおのおの自己が同定する
前記固定遅延の次に小さい固定遅延を有する応答波形部
を同定する他の前記適応フィルタにて同定された前記固
定遅延に関する情報と同定完了の情報とを受け、自己が
同定する前記固定遅延の次に大きい固定遅延を有する応
答波形部を同定する他の前記適応フィルタへ同定された
前記固定遅延に関する情報と同定完了の情報とを供給す
ることを特徴とする適応フィルタによる未知システム同
定の装置。 - 【請求項６】 前記適応フィルタは、未知システムの入
力信号に対して遅延を与える縦続接続された複数の遅延
素子と、その遅延素子が出力する複数の遅延信号の一部
を選択して出力する経路スイッチと、該経路スイッチの
出力信号と前記誤差信号と係数クリア信号とを受けて、
タップ係数を発生する複数の係数発生回路と、該係数発
生回路が出力する各タップ係数と前記経路スイッチの出
力信号トをそれぞれ乗算する複数の乗算器と、その乗算
器の出力信号を加算し前記同定信号として出力する加算
器と、前記未知システムの出力信号から前記同定信号を
減算して前記誤差信号を得る減算器と、前記係数発生回
路が出力する前記タップ係数を受けて、前記経路スイッ
チの制御信号と前記係数クリア信号とを発生するタップ
制御回路とを具備し、 前記係数発生回路は、前記遅延信号と前記誤差信号とを
乗算する第１の乗算器と、該第１の乗算器の出力信号と
予め定められた定数とを乗算する第２の乗算器と、該第
２の乗算器の出力信号と帰還信号とを加算する加算器
と、該加算器の出力信号を前記タップ係数として保持す
ると共に、前記加算器へ前記帰還信号として帰還し、前
記係数クリア信号によって零に再設定される記憶回路と
から構成され、 前記タップ制御回路は、適応動作開始から予め定められ
た回数カウントした後に制御信号を出力するカウンタ
と、無効タップ番号を記憶する記憶回路と、前記記憶回
路出力を受けて与えられた判定条件を満たすものを出力
しそれ以外を廃棄する判定回路と、該判定回路の出力信
号を受けて前記カウンタからの制御信号に応じて前記記
憶回路に選択的に帰還する第１のスイッチと、前記適応
フィルタの全タップ番号から前記記憶回路の保持するタ
ップ番号を除いた残りのタップ番号を算出し、前記経路
スイッチに出力するタップ番号算出回路と、該タップ番
号算出回路の出力するタップ番号と前記係数発生回路が
出力するタップ係数とを受けて、絶対値最小の係数値に
対応したタップ番号を求めて前記記憶回路に供給する最
小係数検出回路と、該最小係数検出回路の出力するタッ
プ番号に対応する前記係数発生回路に前記係数クリア信
号を供給する係数クリア回路と、前記タップ番号算出回
路が出力するタップ番号と前記係数発生回路が出力する
タップ係数とを受けて、最大絶対係数値を有する有効タ
ップ番号を出力する最大係数検出回路と、該最大係数検
出回路から受けた有効タップ番号と予め定められた定数
とを用いて前記判定条件としての制御タップ範囲を計算
する制御タップ範囲計算回路と、第１および第２のステ
ップ・サイズを受けて前記カウンタからの制御信号に応
じて第１のステップ・サイズから第２のステップ・サイ
ズに切替えて出力する第２のスイッチとから構成されて
いる請求項５に記載の適応フィルタによる未知システム
同定の装置。 - 【請求項７】 前記適応フィルタは、未知システムの入
力信号に対して遅延を与える縦続接続された複数の遅延
素子と、該複数の遅延素子出力である遅延信号の一部を
選択して出力する経路スイッチと、該経路スイッチの出
力信号と前記誤差信号と係数クリア信号とを受けて、タ
ップ係数を発生する複数の係数発生回路と、該係数発生
回路が出力する各タップ係数と前記経路スイッチの出力
信号とをそれぞれ乗算する複数の乗算器と、その乗算器
の出力信号を加算し前記同定信号として出力する加算器
と、前記未知システムの出力信号から前記同定信号を減
算して前記誤差信号を得る減算器と、前記係数発生回路
が出力する前記タップ係数を受けて、前記経路スイッチ
の制御信号と前記係数クリア信号とを発生するタップ制
御回路とを具備し、 前記係数発生回路は前記遅延信号と前記誤差信号とを乗
算する第１の乗算器と、該第１の乗算器の出力信号と予
め定められた定数とを乗算する第２の乗算器と、該第２
の乗算器の出力信号を前記タップ係数として保持すると
共に、前記加算器へ前記帰還信号として帰還し、前記係
数クリア信号によって零に再設定される記憶回路とから
構成され、 前記タップ制御回路は、適応動作開始から予め定められ
た回数カウントした後に制御信号を出力するカウンタ
と、係数絶対値が最大であると判定された有効タップ番
号の近傍にある無効タップ番号を記憶する第１の記憶回
路と、その近傍にない無効タップ番号を記憶する第２の
記憶回路と、前記第１および第２の記憶回路の出力信号
を受けて与えられた判定条件を満たすものを出力しそれ
以外を廃棄する判定回路と、前記適応フィルタの全タッ
プ番号から前記第１および第２の記憶回路の保持するタ
ップ番号を除いた残りのタップ番号を算出し、前記経路
スイッチに出力するタップ番号算出回路と、該タップ番
号算出回路の出力するタップ番号と前記係数発生回路が
出力するタップ係数とを受けて、絶対値最小の係数値に
対応したタップ番号を求める最小係数検出回路と、前記
判定回路の出力信号と前記最小係数検出回路の出力信号
を合成する合成回路と、前記判定条件と前記カウンタか
らの制御信号とに応じて前記合成回路から供給されるタ
ップ番号が前記近傍に属するかどうかを評価する評価回
路と、前記合成回路から供給されるタップ番号を前記評
価回路の評価結果に応じて前記最小係数検出回路の出力
するタップ番号に対応する係数発生回路に前記係数クリ
ア信号を供給する係数クリア回路と、前記タップ番号算
出回路が出力するタップ番号と前記係数発生回路が出力
するタップ係数値とを受けて、最大絶対係数を有する有
効タップ番号を出力する最大係数検出回路と、該最大係
数検出回路から受けた有効タップ番号と予め定められた
定数とを用いて前記近傍を具体的に計算する制御タップ
範囲計算回路と、第１および第２のステップ・サイズを
受けて前記カウンタからの制御信号に応じて第１のステ
ップ・サイズから第２のステップ・サイズに切替えて出
力するスイッチとから構成されている請求項５に記載の
適応フィルタによる未知システム同定の装置。 - 【請求項８】 前記カウンタの代りにＥＲＬＥ（エコー
抑圧量）評価回路を具備し、該ＥＲＬＥ評価回路は前記
未知システムの出力信号と前記誤差信号とを受けてエコ
ー抑圧量を計算して該エコー抑圧量が予め定められたし
きい値に達したときに制御信号を発生する請求項６又は
７に記載の適応フィルタによる未知システム同定の装
置。 - 【請求項９】 適応フィルタの全タップのうちの一部分
を積和演算に使用する有効タップとしてその番号を記憶
し、前記積和演算の係数乗算を前記有効タップにだけ施
し、前記積和演算に使用しないタップを無効タップとし
てその番号を待ち行列に記憶し、前記有効タップの番号
に対応する係数を予め定められた回数だけ修正する度
に、その有効タップのうち、対応する係数の絶対値が最
小であるタップを無効タップとして前記待チ行列の最後
尾に格納し、前記待ち行列の先頭にある無効タップ番号
を取り出して新たに有効タップ番号とするようにしてタ
ップ位置を適応制御する一つの適応フィルタを用いて未
知システムの同定を行なう際に、適応動作開始から予め
定められた係数修正回数までは第１のステップ・サイズ
を用いて係数修正を行ない、それ以降では第２のステッ
プ・サイズを用いて係数修正を行ない、前記待ち行列の
先頭にある無効タップ番号が係数絶対値が最大であると
判定された有効タップ番号の近傍にある場合には新たに
有効タップ番号とし、近傍にない場合には有効とせずに
前記待ち行列の最後尾に格納し、前記待ち行列の先頭か
ら取り出した無効タップ番号が新たに有効となるまで前
記待ち行列の先頭のタップ番号と最大絶対係数値に対応
した有効タップ番号との比較を反復するように動作して
タップ位置の適応制御を行なうことを特徴とする適応フ
ィルタによる未知システム同定の方法。 - 【請求項１０】 適応フィルタの全タップのうちの一部
分を積和演算に使用する有効タップとしてその番号を記
憶し、前記積和演算の係数乗算を前記有効タップにだけ
施し、前記積和演算に使用しないタップを無効タップと
してその番号を待ち行列に記憶し、前記有効タップ番号
に対応する係数を予め定められた回数修正する度に、前
記有効タップ番号のうち、対応する係数の絶対値が最小
であるタップを無効タップとして前記待ち行列の最後尾
に格納し、前記待ち行列の先頭にある無効タップ番号を
取り出して新たに有効タップ番号とするように動作して
タップ位置を適応制御する一つの適応フィルタを用いて
未知システムの同定を行なう際に、適応動作開始から予
め定められた係数修正回数までは第１のステップ・サイ
ズを用いて係数修正を行ない、それ以降では第２のステ
ップ・サイズを用い、さらに前記待ち行列を第１および
第２の２つの待ち行列から構成し、前記係数の絶対値が
最小である有効タップ番号が係数絶対値が最大であると
判定された有効タップ番号の近傍にある場合には前記第
１の待ち行列の最後尾に格納し、近傍にない場合には前
記第２の待ち行列の最後尾に格納し、前記第１の待ち行
列の先頭にある無効タップ番号を取り出して新たに有効
タップ番号とすることによってタップ位置の適応制御を
行なうことを特徴とする適応フィルタによる未知システ
ム同定の方法。 - 【請求項１１】 適応動作開始から予め定められたエコ
ー抑圧量に達するまでは前記第１のステップ・サイズを
用いて係数修正を行ない、それ以後では前記第２のステ
ップ・サイズを用いて係数修正を行なう請求項９又は１
０に記載の適応フィルタによる未知システム同定の方
法。 - 【請求項１２】 未知システムの出力信号から適応フィ
ルタが出力する同定信号を差引いて得られる誤差信号を
用いてタップ係数を修正する適応フィルタを用いて未知
システム同定を行なう装置において、前記未知システム
の入力信号に対して遅延を与える縦続接続された複数の
遅延素子と、該の遅延素子出力である遅延信号の一部を
選択して出力する経路スイッチと、該経路スイッチの出
力信号と前記誤差信号と係数クリア信号とを受けて、タ
ップ係数を発生する複数の係数発生回路と、該係数発生
回路が出力する各タップ係数と前記経路スイッチの出力
信号とをそれぞれ乗算する複数の乗算器と、該複数の乗
算器出力を加算し前記同定信号を出力する加算器と、前
記未知システムの出力信号から前記同定信号を減算して
前記誤差信号を得る減算器と、前記係数発生回路が出力
するタップ係数を受けて、前記経路スイッチの制御信号
と前記係数クリア信号トを発生するタップ制御回路とを
具備し、 前記係数発生回路は、前記遅延信号と前記誤差信号とを
乗算する第１の乗算器と、該第１の乗算器の出力信号と
予め定められた定数とを乗算する第２の乗算器と、該第
２の乗算器の出力信号と帰還信号とを加算する加算器
と、該加算器の出力信号を前記タップ係数として保持す
ると共に、前記加算器へ前記帰還信号として帰還し、前
記係数クリア信号によって零に再設定される記憶回路と
から構成され、 前記タップ制御回路は、適応動作開始から予め定められ
た回数カウントした後に制御信号を出力するカウンタ
と、無効タップ番号を記憶する記憶回路と、前記記憶回
路出力を受けて与えられた判定条件を満たすものを出力
しそれ以外を廃棄する判定回路と、該判定回路の出力を
受けて前記カウンタの制御信号に応じて前記記憶回路に
選択的に帰還する第１のスイッチと、前記適応フィルタ
の全タップ番号から前記記憶回路群の保持するタップ番
号を除いた残りのタップ番号を算出し、前記経路スイッ
チに出力するタップ番号算出回路と、該タップ番号算出
回路の出力するタップ番号と前記複数の係数発生回路が
出力する係数値を受けて、絶対値最小の係数値に対応し
たタップ番号を求めて前記記憶回路に供給する最小係数
検出回路と、該最小係数検出回路の出力するタップ番号
に対応する係数発生回路に前記係数クリア信号を供給す
る係数クリア回路と、前記タップ番号算出回路が出力す
るタップ番号と前記複数の係数発生回路が出力するタッ
プ係数を受けて、最大絶対係数値を有する有効タップ番
号を出力する最大係数検出回路と、該最大係数検出回路
から受けた有効タップ番号と予め定められた定数を用い
て前記判定条件としての制御タップ範囲を計算する制御
タップ範囲計算回路と、第１およびと第２のステップ・
サイズを受けて前記カウンタからの制御信号により第１
のステップ・サイズから第２のステップ・サイズに切替
えて出力する第２のスイッチとから構成されることを特
徴とする適応フィルタによる未知システム同定の装置。 - 【請求項１３】 未知システムの出力信号から適応フィ
ルタが出力する同定信号を差引いて得られる誤差信号を
用いて係数を修正する適応フィルタを用いて未知システ
ム同定を行なう装置において、前記未知システムの入力
信号に対して遅延を与える縦続接続された複数の遅延素
子と、該遅延素子出力である遅延信号の一部を選択して
出力する経路スイッチと、該経路スイッチの出力信号と
前記誤差信号と係数クリア信号とを受けて、タップ係数
を発生する複数の係数発生回路と、該係数発生回路が出
力する各タップ係数と前記経路スイッチの出力信号とを
それぞれ乗算する複数の乗算器と、該乗算器出力を加算
し前記同定信号を出力する加算器と、前記未知システム
の出力信号から前記同定信号を減算して前記誤差信号を
得る減算器と、前記係数発生回路が出力するタップ係数
を受けて、前記経路スイッチの制御信号と前記係数クリ
ア信号とを発生するタップ制御回路とを具備し、 前記係数発生回路は、前記遅延信号と前記誤差信号とを
乗算する第１の乗算器と、該第１の乗算器の出力と予め
定められた定数とを乗算する第２の乗算器と、該第２の
乗算器の出力信号と帰還信号とを加算する加算器と、該
加算器の出力信号を前記タップ係数として保持すると共
に、前記加算器へ前記帰還信号として帰還し、前記係数
クリア信号によって零に再設定される記憶回路とから構
成され、 前記タップ制御回路は、適応動作開始から予め定められ
た回数カウントした後に制御信号を出力するカウンタ
と、係数絶対値が最大であると判定された有効タップ番
号の近傍にある無効タップ番号を記憶する第１の記憶回
路と、前記近傍にない無効タップ番号を記憶する第２の
記憶回路と、前記第１と第２の記憶回路出力を受けて与
えられた判定条件を満たすものを出力しそれ以外を廃棄
する判定回路と、前記適応フィルタの全タップ番号から
前記第１および第２の記憶回路の保持するタップ番号を
除いた残りのタップ番号を算出し、前記経路スイッチに
出力するタップ番号算出回路と、該タップ番号算出回路
が出力するタップ番号と前記複数の係数発生回路が出力
するタップ係数とを受けて絶対値最小の係数値に対応し
たタップ番号を求める最小係数検出回路と、前記判定回
路の出力信号と前記最小係数検出回路の出力信号とを合
成する合成回路と、前記判定回路の出力信号と前記カウ
ンタからの制御信号とに応じて前記合成回路から供給さ
れるタップ番号が前記近傍に属するかどうかを評価する
評価回路と、前記合成回路から供給されるタップ番号を
前記評価回路の評価結果に応じて前記第１又は第２の記
憶回路に分配する分配回路と、前記最小係数検出回路の
出力するタップ番号に対応する係数発生回路に前記係数
クリア信号を供給する係数クリア回路と、前記タップ番
号算出回路が出力するタップ番号と前記係数発生回路が
出力する前記タップ係数とを受けて、最大絶対係数値を
有する有効タップ番号を出力する最大係数検出回路と、
該最大係数検出回路から受けた有効タップ番号と予め定
められた定数とを用いて前記近傍の範囲を具体的に計算
する制御タップ範囲計算回路と、第１および第２のステ
ップ・サイズを受けて前記カウンタからの制御信号によ
り第１のステップ・サイズから第２のステップ・サイズ
に切替えて出力するスイッチとから構成されることを特
徴とする適応フィルタによる未知システム同定の装置。 - 【請求項１４】 前記カウンタの代りにＥＲＬＥ評価回
路を具備し、該ＥＲＬＥ評価回路は前記未知システムの
出力信号と前記誤差信号とを受けてエコー抑圧量を計算
して該エコー抑圧量が予め定められたしきい値に達した
ときに制御信号を発生する請求項１２又は１３に記載の
適応フィルタによる未知システム同定の装置。 - 【請求項１５】 未知システムの出力信号から適応フィ
ルタが出力する同定信号を差引いて得られる誤差信号を
用いて係数を修正する適応フィルタを用いて未知システ
ム同定を行なう装置において、前記未知システムの入力
信号に対して遅延を与える縦続接続された複数の遅延素
子と、該遅延素子出力である遅延信号の一部を選択して
出力する経路スイッチと、該経路スイッチの出力信号と
前記誤差信号と係数クリア信号とを受けて、タップ係数
を発生する複数の係数発生回路と、該係数発生回路が出
力する各タップ係数と前記経路スイッチの出力信号とを
それぞれ乗算する複数の乗算器と、該乗算器出力を加算
し前記同定信号を出力する加算器と、前記未知システム
の出力信号から前記同定信号を減算して前記誤差信号を
得る減算器と、前記係数発生回路が出力するタップ係数
を受けて、前記経路スイッチの制御信号と前記係数クリ
ア信号を発生するタップ制御回路とを具備し、前記係数
発生回路は、前記遅延信号と前記誤差信号とを乗算する
第１の乗算器と、該第１の乗算器の出力信号と予め定め
られた定数とを乗算する第２の乗算器と、該第２の乗算
器の出力信号と帰還信号とを加算する加算器と、該加算
器の出力信号を前記タップ係数として保持すると共に、
前記加算器へ前記帰還信号として帰還し、前記係数クリ
ア信号によって零に再設定される記憶回路とから構成さ
れ、 前記タップ制御回路は、複数の連続したタップ番号から
構成されるタップ制御サブグループと一対一に対応する
制御サブグループ番号を選択順序に従って格納する第１
の記憶回路と、複数の記憶回路から構成される記憶回路
群と、前記適応フィルタの全タップ番号から前記記憶回
路群の保持するタップ番号を除いた残りのタップ番号を
算出し、前記経路スイッチに出力するタップ番号算出回
路と、該タップ番号算出回路が出力するタップ番号と前
記係数発生回路が出力するタップ係数とを受けて、絶対
値最小の係数値に対応したタップ番号を求める最小係数
検出回路と、該最小係数検出回路から供給されるタップ
番号に対応するタップ制御サブグループを求める評価回
路と、前記評価回路から供給されるタップ制御サブグル
ープに対応した前記記憶回路群中の一つの回路に前記最
小値検出回路から供給されるタップ番号を伝達する分配
回路と、前記最小係数検出回路の出力するタップ番号に
対応する係数発生回路に前記係数クリア信号を供給する
係数クリア回路と、前記記憶回路群のうち前記第１の記
憶回路が出力する制御サブグループ番号に対応する一つ
の回路からタップ番号を取り出して廃棄する処理回路
と、前記タップ番号算出回路の出力するタップ番号と前
記複数の係数発生回路が出力する係数値とを受けて、各
制御サブグループ毎の最大絶対係数値の大きさの順序に
並べた制御サブグループ番号を出力する最大係数検出回
路と、係数修正回数が定められた回数に達する毎に前記
第１の記憶回路に対して制御サブグループ番号変更のた
めの指示信号を供給する第１のカウンタと、該第１のカ
ウンタの指示信号が予め定められた回数出力される毎に
制御サブグループ順序の変更信号を出力する第２のカウ
ンタと、該第２のカウンタの出力する変更信号により前
記最大係数検出回路が出力する制御サブグループ番号を
前記第１の記憶回路に書込む制御サブグループ更新回路
とから構成されることを特徴とする適応フィルタによる
未知システム同定の装置。 - 【請求項１６】 前記最大係数検出回路の代りに、各前
記制御サブグループ毎の係数絶対値の総和を計算し該総
和の大きさの順序に並べた制御サブグループ番号を出力
する係数絶対値計算回路を具備する請求項１５に記載の
適応フィルタによる未知システム同定の装置。 - 【請求項１７】 前記最大係数検出回路の代りに、各前
記制御サブグループ毎の係数二乗値の総和を計算し該総
和の大きさの順序に並べた制御サブグループ番号を出力
する係数二乗値計算回路を具備する請求項１５に記載の
適応フィルタによる未知システム同定の装置。 - 【請求項１８】 適応フィルタの全タップのうちの一部
分を積和演算に使用する有効タップとしてその番号を記
憶し、前記積和演算の係数乗算前記を有効タップにだけ
施し、前記積和演算に使用しないタップの番号を無効タ
ップ番号として待ち行列に記憶し、前記有効タップの番
号に対応する係数を予め定められた回数だけ修正する度
に、前記有効タップ番号のうち、対応する係数の絶対値
が最小であるタップを無効タップとして前記待ち行列の
最後尾に格納し、前記待ち行列の先頭にある無効タップ
番号を取り出し、該無効タップ番号が、係数絶対値が最
大であると判定された有効タップ番号の近傍にある場合
には新たに有効タップ番号とし、近傍にない場合には有
効とせずに前記待ち行列の最後尾に格納し、前記待ち行
列の先頭から取り出した無効タップ番号が新たに有効と
なるまで前記待ち行列の先頭のタップ番号と最大絶対係
数値に対応した有効タップ番号との比較を反復するよう
に動作してタップ位置を適応制御する適応フィルタを用
いて未知システムの同定を行なう際に、前記適応フィル
タの全タップをおのおの等しい数の連続したタップから
なる複数のタップ制御サブグループに分割し、前記タッ
プ制御サブグループの中で選択された一つのタップ制御
サブグループに属するタップの番号を前記近傍と定め、
前記選択されたタップ制御サブグループを定められた係
数修正回数毎に選択順序に従って変更し、その選択順序
及び係数修正回数は各タップ制御サブグループ内の有効
タップ係数の情報を用いて決定することによってタップ
位置を適応制御することを特徴とする適応フィルタによ
る未知システム同定の方法。 - 【請求項１９】 未知システムの出力信号から適応フィ
ルタが出力する同定信号を差引いて得られる誤差信号を
用いて係数を修正する適応フィルタを用いて未知システ
ム同定を行なう装置において、前記未知システムの入力
信号に対して遅延を与える縦続接続された複数の遅延素
子と、該遅延素子出力である遅延信号の一部を選択して
出力する経路スイッチと、該経路スイッチの出力信号と
前記誤差信号と係数クリア信号とを受けてタップ係数を
発生する複数の係数発生回路と、該係数発生回路が出力
する各タップ係数と前記経路スイッチの出力信号とをそ
れぞれ乗算する複数の乗算器と、該乗算器出力を加算し
前記同定信号を出力する加算器と、前記未知システムの
出力信号から前記同定信号を減算して前記誤差信号を得
る減算器と、前記係数発生回路が出力するタップ係数を
受けて、前記経路スイッチの制御信号と前記係数クリア
信号とを発生するタップ制御回路とを具備し、 前記係数発生回路は、前記遅延信号と前記誤差信号とを
乗算する第１の乗算器と、該第１の乗算器の出力信号と
予め定められた定数とを乗算する第２の乗算器と、該第
２の乗算器の出力信号と帰還信号とを加算する加算器
と、該加算器の出力信号を前記タップ係数として保持す
ると共に、前記加算器へ前記帰還信号として帰還し、前
記係数クリア信号によって零に再設定される記憶回路と
から構成され、 前記タップ制御回路は、先入れ先出し構造を有した第１
の記憶回路と、前記適応フィルタの全タップ番号から該
第１の記憶回路の保持するタップ番号を除いた残りのタ
ップ番号を算出し、前記経路スイッチに出力するタップ
番号算出回路と、該タップ番号算出回路の出力するタッ
プ番号と前記係数発生回路が出力するタップ係数を受け
て、絶対値最小の係数値に対応したタップ番号を前記第
１の記憶回路に伝達する最小係数検出回路と、該最小係
数検出回路が出力するタップ番号に対応する前記係数発
生回路に前記係数クリア信号を供給する係数クリア回路
と、複数の連続したタップ番号から構成されるタップ制
御サブグループと一対一に対応する制御サブグループ番
号を選択順序に従って格納する第２の記憶回路と、該第
２の記憶回路が出力する制御サブグループ番号を受け
て、該制御サブグループ番号に属するタップ番号の上限
および下限を出力する制御タップ範囲計算回路と、前記
第１の記憶回路から取り出されたタップ番号が前記上限
および下限の範囲内にあるか否かを判定し、範囲内にな
い場合にはそのタップ番号を前記第１の記憶回路に帰還
する判定回路と、前記タップ番号算出回路が出力するタ
ップ番号と前記係数発生回路が出力するタップ係数とを
受けて、各制御サブグループ毎に絶対値最大の係数値を
検出し、該最大絶対係数値の大きさの順に並べた制御サ
ブグループ番号と最大絶対係数値とを出力する最大係数
検出回路と、該最大係数検出回路から前記最大絶対係数
値を受けて係数修正回数が定められた回数に達する毎に
前記第２の記憶回路に対し制御サブグループ番号変更の
ための指示信号を供給する第１のカウンタと、該第１の
カウンタからの指示信号が予め定められた回数出力され
る毎に制御サブグループ順序の変更信号を出力する第２
のカウンタと、該第２のカウンタが出力する変更信号に
より前記最大係数検出回路が出力する制御サブグループ
番号を前記第２の記憶回路に書込む制御サブグループ更
新回路とから構成され、 前記第１のカウンタは、前記最大係数検出回路から受け
た各制御サブグループ番号に対応する最大絶対係数値を
用いて前記指示信号を供給するためのカウント数を定め
ることを特徴とする適応フィルタによる未知システム同
定の装置。 - 【請求項２０】 未知システムの出力信号から適応フィ
ルタが出力する同定信号を差引いて得られる誤差信号を
用いて係数を修正する適応フィルタを用いて未知システ
ム同定を行なう装置において、前記未知システムの入力
信号に対して遅延を与える縦続接続された複数の遅延素
子と、該遅延素子出力である遅延信号の一部を選択して
出力する経路スイッチと、該経路スイッチの出力信号と
前記誤差信号と係数クリア信号とを受けて、タップ係数
を発生する複数の係数発生回路と、該係数発生回路が出
力する各タップ係数と前記経路スイッチの出力信号とを
それぞれ乗算する複数の乗算器と、該乗算器出力を加算
し前記同定信号を出力する加算器と、前記未知システム
の出力から前記同定信号を減算して前記誤差信号を得る
減算器と、前記係数発生回路が出力するタップ係数を受
けて、前記経路スイッチの制御信号と前記係数クリア信
号とを発生するタップ制御回路と具備し、 前記係数発生回路は、前記遅延信号と前記誤差信号とを
乗算する第１の乗算器と、該第１の乗算器の出力信号と
予め定められた定数とを乗算する第２の乗算器と、該第
２の乗算器の出力信号と帰還信号とを加算する加算器
と、該加算器の出力信号を前記タップ係数として保持す
ると共に、前記加算器へ前記帰還信号として帰還し、前
記係数クリア信号によって零に再設定される記憶回路と
から構成され、 前記タップ制御回路は、先入れ先出し構造を有した第１
の記憶回路と、前記適応フィルタの全タップ番号から該
第１の記憶回路の保持するタップ番号を除いた残りのタ
ップ番号を算出し、前記経路スイッチに出力するタップ
番号算出回路と、該タップ番号算出回路が出力するタッ
プ番号と前記係数発生回路が出力するタップ係数値を受
けて、絶対値最小の係数値に対応したタップ番号を前記
第１の記憶回路に伝達する最小係数検出回路と、該最小
係数検出回路が出力するタップ番号に対応する係数発生
回路に前記係数クリア信号を供給する係数クリア回路
と、複数の連続したタップ番号から構成されるタップ制
御サブグループと一対一に対応する制御サブグループ番
号を選択順序に従って格納する第２の記憶回路と、該第
２の記憶回路が出力する制御サブグループ番号を受け
て、該制御サブグループ番号に属するタップ番号の上限
および下限を出力する制御タップ範囲計算回路と前記第
１の記憶回路から取り出されたタップ番号が前記上限お
よび下限の範囲内にあるか否かを判定し、範囲内にない
場合には該取り出されたタップ番号を前記第１の記憶回
路に帰還する判定回路と、前記タップ番号算出回路が出
力するタップ番号と前記係数発生回路が出力するタップ
係数とを受けて、各制御サブグループ毎に絶対値最大の
係数値を検出し、該最大絶対係数値の大きさの順に並べ
た制御サブグループ番号を出力する最大係数検出回路
と、前記タップ番号算出回路が出力するタップ番号と前
記係数発生回路が出力するタップ係数とを受けて各制御
サブグループ毎の係数情報を出力する制御サブグループ
係数情報抽出回路と、該制御サブグループ係数情報抽出
回路から前記係数情報を受けて係数修正回数が定められ
た回数に達する毎に前記第２の記憶回路に対し制御サブ
グループ番号変更のための指示信号を供給する第１のカ
ウンタと、該第１のカウンタからの指示信号が予め定め
られた回数出力される毎に制御サブグループ順序の変更
信号を出力する第２のカウンタと、該第２のカウンタが
出力する変更信号により前記最大係数検出回路が出力す
る制御サブグループ番号を前記第２の記憶回路に書込む
制御サブグループ更新回路とから構成され、 前記第１のカウンタは、前記制御サブグループ係数情報
抽出回路から受けた各制御サブグループ番号に対応する
係数情報を用いて前記指示信号を供給するためのカウン
ト数を定めることを特徴とする適応フィルタによる未知
システム同定の装置。 - 【請求項２１】 未知システムの出力信号から適応フィ
ルタが出力する同定信号を差引いて得られる誤差信号を
用いて係数を修正する適応フィルタを用いて未知システ
ム同定を行なう装置において、前記未知システムの入力
信号に対して遅延を与える縦続接続された複数の遅延素
子と、該遅延素子出力である遅延信号の一部を選択して
出力する経路スイッチと、該経路スイッチの出力信号と
前記誤差信号と係数クリア信号とを受けて、タップ係数
を発生する複数の係数発生回路と、該係数発生回路が出
力する各タップ係数と前記経路スイッチの出力信号とを
それぞれ乗算する複数の乗算器と、該乗算器出力を加算
し前記同定信号を出力する加算器と、前記未知システム
の出力信号から前記同定信号を減算して前記誤差信号を
得る減算器と、前記係数発生回路が出力するタップ係数
値を受けて、前記経路スイッチの制御信号と前記係数ク
リア信号とを発生するタップ制御回路とを具備し、 前記係数発生回路は、前記遅延信号と前記誤差信号とを
乗算する第１の乗算器と、該第１の乗算器の出力信号と
予め定められた定数とを乗算する第２の乗算器と、該第
２の乗算器の出力信号と帰還信号とを加算する加算器
と、該加算器の出力信号を前記タップ係数として保持す
ると共に、前記加算器へ前記帰還信号として帰還し、前
記係数クリア信号によって零に再設定される記憶回路と
から構成され、 前記タップ制御回路は、先入れ先出し構造を有した第１
の記憶回路と、前記適応フィルタの全タップ番号から該
第１の記憶回路の保持するタップ番号を除いた残りのタ
ップ番号を算出し、前記経路スイッチに出力するタップ
番号算出回路と、該タップ番号算出回路の出力するタッ
プ番号と前記係数発生回路が出力するタップ係数を受け
て、絶対値最小の係数値に対応したタップ番号を前記第
１の記憶回路に伝達する最小係数検出回路と、該最小係
数検出回路が出力するタップ番号に対応する係数発生回
路に前記係数クリア信号を供給する係数クリア回路と、
複数の連続したタップ番号から構成されるタップ制御サ
ブグループと一対一に対応する制御サブグループ番号を
選択順序に従って格納する第２の記憶回路と、該第２の
記憶回路が出力する制御サブグループ番号を受けて、該
制御サブグループ番号に属するタップ番号の上限および
下限を出力する制御タップ範囲計算回路と、前記第１の
記憶回路から取り出されたタップ番号が前記上限および
下限の範囲内にあるかを判定し、範囲内にない場合には
該取り出されたタップ番号を前記第１の記憶回路に帰還
する判定回路と、前記タップ番号算出回路が出力するタ
ップ番号と前記複数の係数発生回路が出力するタップ係
数とを受けて、各制御サブグループ毎の係数情報で定め
られる順序で制御サブグループ番号を出力する制御サブ
グループ係数情報抽出回路と、前記タップ番号算出回路
の出力するタップ番号と前記係数発生回路が出力するタ
ップ係数とを受けて、各制御サブグループ毎に絶対値最
大の係数値を検出し、その最大絶対係数値および制御サ
ブグループ番号を出力する最大係数検出回路と、該最大
係数検出回路から前記最大係数絶対値および制御サブグ
ループ番号を受けて係数修正回数が定められた回数に達
する毎に前記第２の記憶回路に対し制御サブグループ番
号変更のための指示信号を供給する第１のカウンタと、
該第１のカウンタの指示信号が予め定められた回数出力
される毎に、制御サブグループ順序の変更信号を出力す
る第２のカウンタと、該第２のカウンタの出力する変更
信号により前記制御サブグループ係数情報抽出回路の出
力する制御サブグループ番号を前記第２の記憶回路に書
込む制御サブグループ更新回路とから構成され、 前記第１のカウンタは、前記最大係数検出回路から受け
た各制御サブグループ番号に対応する最大係数絶対値を
用いて前記指示信号を供給するためのカウント数を定め
ることを特徴とする適応フィルタによる未知システム同
定の装置。 - 【請求項２２】 前記係数情報として、係数絶対値総和
を用いる請求項２０または２１に記載の適応フィルタに
よる未知システム同定の装置。 - 【請求項２３】 前記係数情報として、係数二乗値総和
を用いることを請求項２０または２１に記載の適応フィ
ルタによる未知システム同定の装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5045145A JP2669291B2 (ja) | 1993-03-05 | 1993-03-05 | 適応フィルタによる未知システム同定の方法及び装置 |
| CA002117035A CA2117035C (en) | 1993-03-05 | 1994-03-04 | Method and apparatus for rapid identification of an unknown system based on an echo signal having a plurality of dispersive portions |
| US08/206,657 US5455819A (en) | 1993-03-05 | 1994-03-07 | Method and apparatus capable of quickly identifying an unknown system even on occurrence of a plurality of dispersive portions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5045145A JP2669291B2 (ja) | 1993-03-05 | 1993-03-05 | 適応フィルタによる未知システム同定の方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06260971A true JPH06260971A (ja) | 1994-09-16 |
| JP2669291B2 JP2669291B2 (ja) | 1997-10-27 |
Family
ID=12711117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5045145A Expired - Fee Related JP2669291B2 (ja) | 1993-03-05 | 1993-03-05 | 適応フィルタによる未知システム同定の方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2669291B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58501104A (ja) * | 1981-07-13 | 1983-07-07 | ウエスタ−ン エレクトリツク カムパニ−，インコ−ポレ−テツド | エコ−キヤンセラ |
| JPS6373724A (ja) * | 1986-09-16 | 1988-04-04 | Nec Corp | エコ−キヤンセラ方式モデム |
| JPH04234212A (ja) * | 1990-12-28 | 1992-08-21 | Nec Corp | アダプティブ・フィルタ |
-
1993
- 1993-03-05 JP JP5045145A patent/JP2669291B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58501104A (ja) * | 1981-07-13 | 1983-07-07 | ウエスタ−ン エレクトリツク カムパニ−，インコ−ポレ−テツド | エコ−キヤンセラ |
| JPS6373724A (ja) * | 1986-09-16 | 1988-04-04 | Nec Corp | エコ−キヤンセラ方式モデム |
| JPH04234212A (ja) * | 1990-12-28 | 1992-08-21 | Nec Corp | アダプティブ・フィルタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2669291B2 (ja) | 1997-10-27 |
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