JPH06260904A

JPH06260904A - クロック発振器と動作方法

Info

Publication number: JPH06260904A
Application number: JP5342727A
Authority: JP
Inventors: Robert Randberg James; ジェームス・ロバート・ランドバーグ; Edward Nuzcols Charles; チャールス・エドワード・ヌッコルス; Michel Peters Tourei; トゥレイ・マイケル・ピータース
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1992-12-21
Filing date: 1993-12-16
Publication date: 1994-09-16

Abstract

(57)【要約】【目的】クロック発振器および動作方法が提供され
る。【構成】クロック発振器はイネーブル回路１６，バー
スト・カウンタ回路１４と発振回路１２を有する。この
イネーブル回路は、入力状態に応答して所定の第１信号
を生成する。バースト・カウンタ回路はクロッキング信
号を受信し、クロッキング信号の所定数の発振に応答
し、所定の第２信号を生成する。前記発振回路は、イネ
ーブル回路とバースト・カウンタ回路に結合される。発
振回路は、所定の第１信号に応答して、出力としてクロ
ック信号を生成し、所定の第２信号に応答して、出力と
して定論理状態を生成する。クロック発振器は、低基準
クロック周波数が予想される場合、または基準クロック
周波数の頻繁な変化により結果的に大きな信号捕捉ペナ
ルティが生じる場合に、システムで使用するのに適す
る。本発明のクロック発振器は、フェーズ・ロックを入
力基準クロック信号の周波数変化と一致させるように保
持できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般にデジタル・コンピ
ューティング・システムに関し、具体的にはにクロック
発振に関する。

【０００２】

【従来の技術】多くのデータ処理用途では、電力消費を
減らすことがきわめて重要になってきている。一般に電
力消費は、熱の発生を削減するため、システム可搬性を
増すため、またはその両方のための設計上の制約であ
る。電力消費の増加は熱の発生を増加させ、ひいてはシ
ステムの冷却必要条件を増大させる。同様に電力消費の
増加は、電源が電池の場合、電池寿命を短くする。デー
タ処理装置において電力消費を全体的に減らすには、デ
ータ処理装置のクロック・スピードを減速すればよい。
通常、クロック・スピードは、他の性能基準を劣化させ
ずにその用途において許される範囲まで減速される。ク
ロック・スピードは、一定期間の間、クロックを実際に
停止させるポイントまで減速できる。たとえばワード・
プロセッサのアプリケーションでは、データ処理装置は
キーストロークとキーストロークの間で定期的に停止で
きる。

【０００３】

【発明が解決しようとする課題】現代のデータ処理装置
は通常、１個の基準クロックからマルチフェーズ・クロ
ックまたは多重クロックを生成する。これらの多重クロ
ックはタイミング目的のためにデータ処理装置が内部的
に使用する。たとえばデータ処理装置は入力クロッキン
グ信号を受信できるが、入力信号の周波数の４倍の内部
タイミング信号を生成して実際に使用できる。既知のデ
ータ処理装置はフェーズ・ロック・ループ（以下「ＰＬ
Ｌ」と略記）を使用して、入力クロック信号の一定の倍
数である周波数を有するクロック信号を生成する。ＰＬ
Ｌは、低電力動作でよく使用される低周波数領域で動作
する場合、いくつか不利な点を有する。ＰＬＬは低周波
数では不安定になる。ＰＬＬは、新しいクロック信号を
捕捉して、多重クロック信号の正確な生成を開始するの
に、ある期間を要する。後者の制約は、データ処理装置
が停止する場合、または基準クロック信号が周波数を変
化させる場合に、タイム・ペナルティを課す。このペナ
ルティは、データ処理装置が停止する場合、または頻繁
に周波数を変化させる場合には、大きなものとなる。ま
た通常のＰＬＬは、安定性を保持するために、定周波
数，または細心に制御されたランピング周波数(ramping
frequency) を有する基準クロックを必要とする。

【０００４】

【課題を解決するための手段】本発明に基づくクロック
発振器は、イネ−ブル回路，バースト・カウンタ回路(b
urst counter circuitry) および発振回路を有する。イ
ネーブル回路(enablecircuitry)は、入力状態に応答し
て所定の第１信号を生成する。バースト・カウンタ回路
はクロッキング信号を受信し、所定数の発振のクロッキ
ング信号に応答して、所定の第２信号を生成する。発振
回路はイネーブル回路およびバースト・カウンタ回路に
結合される。発振回路は、所定の第１信号に応答して出
力としてクロッキング信号を生成し、所定の第２信号に
応答して出力として定論理状態を生成する。

【０００５】またクロッキング信号を生成する方法は、
所定の第１信号を生成する段階，クロッキング信号を生
成する発振回路をイネーブルにする段階，および所定の
第２信号を生成して発振回路をディスエーブルする段階
を有する。所定の第１信号は、入力状態に応答して生成
される。所定の第２信号は、所定数の発振のクロッキン
グ信号に応答して生成される。発振回路は、所定の第１
信号に応答して出力としてクロッキング信号を生成し、
所定の第２信号に応答してディスエーブルされる。

【０００６】

【実施例】図１は、開示された本発明に基づき作られた
クロック発振器１０を、一部ブロック図，一部論理図，
一部回路図として表している。クロック発振器１０は基
準クロック信号「ＲＥＦＣＬＫ」を受信し、入力ＥＮＡ
ＢＬＥがアサートされている間に、多重バースト・クロ
ック出力「ＯＵＴ」、および４つのマルチフェーズ・フ
ェーズ・ロック信号Ｔ₁ 〜Ｔ₄ を生成する。入力ＥＮＡ
ＢＬＥは、クロック発振器１０を、たとえばデータ処理
装置環境においてＰＬＬ（図示せず）と交互に使用し
て、マルチフェーズ・クロック信号を生成できるように
する。入力ＥＮＡＢＬＥは、ＲＥＦＣＬＫが低周波数信
号であるときには本発明のクロック発振器を、ＲＥＦＣ
ＬＫが高周波数信号のときにはＰＬＬを、選択的にイネ
ーブルにできる。図に示す環境では、ＯＵＴは、以下の
図２に示すように、ＲＥＦＣＬＫと比較して４バースト
多重クロック信号となる。本発明は、ＲＥＦＣＬＫと比
較して４以外の反復率を有する多重クロック信号を生成
するように変更できる。本発明は、ＲＥＦＣＬＫが低動
作周波数であって、新しいＲＥＦＣＬＫ周波数を捕捉す
るのに時間を要さない場合はノイズが回避される。その
ため本発明は、可変、低周波数の基準クロックを有する
環境に特に適している。

【０００７】図２は、図１に示すクロック発振器１０の
タイミング図１１を表す。タイミング図１１は、出力信
号ＯＵＴおよびＴ₁ 〜Ｔ₄ に関連づけて入力信号ＲＥＦ
ＣＬＫを示している。動作において、第３信号ＥＮＡＢ
ＬＥ（図示せず）は最初低であって、ＯＵＴを同様に最
初低にする。結果的に、ＥＮＡＢＬＥはアサートされ、
ＲＥＦＣＬＫは低論理状態から高論理状態へと２度遷移
する。ＲＥＦＣＬＫが２度目に低論理状態へと遷移した
後、信号ＯＵＴは、ＲＥＦＣＬＫが次に低から高へと遷
移する間に多重バースト・サイクルを開始する。図に示
す実施例では、クロック発振器１０は４つのバーストを
生成する。出力Ｔ₁ 〜Ｔ₄ のｎ番目の出力は、ｎ番目の
バーストの間に論理低状態から論理高状態に遷移する。
ここでｎは整数である。逆にｎ番目の出力は、（ｎ＋
１）のバーストの始めに低論理状態に遷移する。

【０００８】信号ＯＵＴのバースト周波数は固定される
が、以下に説明する場合を除き、ＲＥＦＣＬＫの周波数
には関係していない。そのため信号ＯＵＴの最終のバー
ストの終了は、必ずしも信号ＲＥＦＣＬＫの終わりまた
は他の部分に対応していない。図に示す例では、ＯＵＴ
の周波数はＲＥＦＣＬＫの周波数のほぼ７倍である。す
なわち、ＲＥＦＣＬＫの１／２クロック・サイクルの間
に約３．５バーストが発生する。最後の出力信号（Ｔ
₄ ）を除いて、すべてが（１／ｆ_b ）に等しい期間、論
理高状態にあり、ここでｆ_b はバースト周波数である。
最後の出力信号Ｔ₄ は（１／ｆ_r −（Ｎ−１）＊（１／
ｆ_b ）に等しい期間にわたり高である。ここでｆ_r は入
力ＲＥＦＣＬＫの周波数であり、Ｎは出力バーストの数
である。クロック発振器１０は、クロック発振器１０が
所定数のバーストを生成した後、ＲＥＦＣＬＫが再び高
論理状態に遷移するまで、定信号（論理低状態）を生成
する。論理信号Ｔ₁ の立上がり区間および論理信号Ｔ₄
の立下がり区間は、ＲＥＦＣＬＫの立上がり区間と関連
づけてフェーズ・ロックされる。

【０００９】図１に戻ると、クロック発振器１０は発振
回路１２，バースト・カウンティング回路１４，同期回
路１６，状態回路１７，および以下に示す各種の他のゲ
ートおよびトランジスタを有する。発振回路１２は図２
に示すバースト信号ＯＵＴを生成する。発振回路１２は
バースト・カウンタ回路１４および同期回路１６によっ
て制御される。同期回路１６は、入力ＥＮＡＢＬＥにお
ける高論理状態によってイネーブルされるとき、および
ＲＥＦＣＬＫが高に遷移するときに発振回路１２をオン
にする。バースト・カウンタ回路１４は、発振回路１２
が所定数の出力サイクルである「バースト」を生成した
後に、発振回路１２をオフにする。同期回路１６は、発
振回路１２の出力の第１立上がり区間が一時的に、ＲＥ
ＦＣＬＫの立上がり区間に位置合わせされるように確保
する。同期回路１６は、ＥＮＡＢＬＥのアサーションを
ＲＥＦＣＬＫと関連づけて同期する。この同期は、不安
定状態が回路に伝搬するのを防ぐ。同期回路１６の一部
は、ＲＥＦＣＬＫとＥＮＡＢＬＥとが互いに非同期であ
るときにしか必要ない。ある種の実施例では、同期回路
１６のこれらの部分を省略して、結果的に面積および電
力を節減することも可能である。状態回路１７はクロッ
ク信号ＯＵＴを受信して、マルチフェーズ・フェーズ・
ロックド信号Ｔ₁ 〜Ｔ₄ を生成する。

【００１０】図に示す実施例では、発振回路１２は偶数
ステージ遅延回路１８およびＮＡＮＤゲート２０を有す
る。偶数ステージ遅延回路１８は従来のリング発振器か
ら反転段階を一つ引いたものである。偶数ステージ遅延
回路１８は小さな遅延により入力を論理的に伝搬する。
一般にリング発振器は、直列接続された奇数の反転段階
を有して、発振ループを形成する。奇数から１を引くと
偶数になるため、「偶数」と称される。当業者には周知
のように、適切な偶数ステージ遅延回路を選択すれば、
所望の出力パルス周波数を調節できる。偶数ステージ遅
延回路１８の出力（「ＯＵＴ」と称される）は、ＮＡＮ
Ｄゲート２０の第１入力に接続される。ＮＡＮＤゲート
２０の第２入力はノード２２に接続される。ＮＡＮＤゲ
ート２０の出力は、偶数ステージ遅延回路１８の入力
（「ＩＮ」と称される）に接続される。ＮＡＮＤゲート
２０の出力はインバータ２４の入力にも接続される。イ
ンバータ２４の出力は信号ＯＵＴを生成する。ノード２
２はトランジスタ２６のドレインに接続される。トラン
ジスタ２６はｎ形トランジスタである。トランジスタ２
６のソースは第１電圧源Ｖ_SSに接続される。ノード２２
はまたインバータ２８の出力およびインバータ３０の入
力にも接続される。インバータ３０の出力はインバータ
２８の入力に接続される。

【００１１】動作において、ノード２２の電圧は、発振
回路１２がゼロ，１もしくは複数の出力パルスを生成す
るかどうかを制御する。ノード２２の電圧が低論理状態
にあるとき、ＮＡＮＤゲート２０の出力は、偶数ステー
ジ遅延回路１８の出力とは無関係に高論理状態にある。
そのため発振回路１２は発振しない。発振回路１２は定
論理状態の出力を生成する。トランジスタ２６が導通状
態にあるとき、ノード２２の電圧は低論理状態にある。
ノード２２の電圧が高論理状態のときには、ＮＡＮＤゲ
ート２０の出力は、偶数ステージ遅延回路１８の出力Ｏ
ＵＴの状態に依存する。偶数ステージ遅延回路１８（Ｎ
ＡＮＤゲート２０の極性と同じ）の出力は最初、高論理
状態であって、ＮＡＮＤゲート２０の出力を低論理状態
に切り換える。この遷移によって、偶数ステージ遅延回
路１８の出力は低論理状態に切り替わり、発振回路１２
の発振を開始する。発振回路１２は、ノード２２の電圧
が低論理状態に再び降下するまで、発振を続ける。同期
回路１６はノード２２の電圧を、以下に説明するように
高論理状態に引き上げる。

【００１２】図に示す実施例では、バースト・カウンテ
ィング回路１４は、カスケード式で接続された４個のＤ
フリップ・フロップ３１〜３４を有する。一般に、Ｎパ
ルス・クロック発振器はＮ個のＤフリップ・フロップを
有し、ここでＮは整数である。「カスケード式」とは、
ｉ番目のフリップ・フロップのデータ出力が（ｉ＋１）
番目のフリップ・フロップのデータ入力に接続されるこ
とを意味し、ここでｉは整数指数である。具体的には、
フリップ・フロップ３１のデータ出力（「Ｑ」）はフリ
ップ・フロップ３２のデータ入力（「Ｄ」）に接続され
る。フリップ・フロップ３２のデータ出力はフリップ・
フロップ３３のデータ入力に接続される。フリップ・フ
ロップ３３のデータ出力はフリップ・フロップ３４のデ
ータ入力に接続される。フリップ・フロップ３４のデー
タ出力はトランジスタ２６のゲートに接続される。フリ
ップ・フロップ３１のデータ入力は第２電圧源Ｖ_DDに接
続される。Ｄフリップ・フロップ３１〜３４のそれぞれ
に対するクロック入力（「ｖ」）はインバータ３５の出
力に接続される。インバータ３５の入力はＮＡＮＤゲー
ト２０の出力に接続される。フリップ・フロップ３１〜
３４に対するリセット入力（「Ｒ」）はそれぞれ４個の
トランジスタ３６〜３９のドレインに接続される。トラ
ンジスタ３６〜３９はｎ形トランジスタである。トラン
ジスタ３６〜３９のそれぞれのソースは第１電圧源Ｖ_SS
に接続される。トランジスタ３６〜３９のそれぞれのゲ
ートはＮＡＮＤゲート４０の出力に接続される。ＮＡＮ
Ｄゲート４０の第１入力はインバータ４２の出力に接続
される。インバータ４２の入力は同期回路１６の出力Ｏ
ＵＴ₁ に接続される。ＥＮＡＢＬＥがアサートされる
間、同期回路１６の出力ＯＵＴ₁ は能動的な低信号であ
る。ＮＡＮＤゲート４０の第２入力はインバータ４４の
出力に接続される。インバータ４４の入力はインバータ
４６の出力に接続される。インバータ４６の入力はイン
バータ４８の出力に接続される。インバータ４８の入力
はＤフリップ・フロップ３４のデータ出力に接続され
る。

【００１３】動作において、同期回路１６の出力ＯＵＴ
₁ は、入力ＥＮＡＢＬＥによってイネーブルにされると
き、インバータ４２によってアサートされて反転され
る。インバータ４２の高論理状態の出力によって、ＮＡ
ＮＤゲート４０はＤフリップ・フロップ３１〜３４のリ
セットを停止する。以下に説明するように、ノード２２
の電圧が高論理状態になり、発振回路１２が発振を開始
する。発振回路１２が発振するたびに、さらなるＤフリ
ップ・フロップを介して高論理状態がクロックされる。
発振回路１２の４回の発振の後、高論理状態は、４個の
Ｄフリップ・フロップを介してクロックされ、Ｄフリッ
プ・フロップ３４は高論理状態を出力する。Ｄフリップ
・フロップ３４のデータ出力からの高論理状態はトラン
ジスタ２６を導通状態に置く。ついでトランジスタ２６
はノード２２の電圧をＶ_SSに降下させ、発振回路１２を
オフにする。Ｄフリップ・フロップ３４の同じ出力がＮ
ＡＮＤゲート４０を介して、Ｄフリップ・フロップ３１
〜３４をリセットする。

【００１４】図に示す実施例では、同期回路１６はそれ
ぞれ２個のＤフリップ・フロップ５０，５２を有する。
入力信号ＥＮＡＢＬＥはＤフリップ・フロップ５０のデ
ータ入力に接続される。Ｄフリップ・フロップ５０のデ
ータ出力はＤフリップ・フロップ５２のデータ入力に接
続される。Ｄフリップ・フロップ５２の反転データ出力
（「反転Ｑ」）は同期回路１６の出力ＯＵＴ₁ を生成す
る。この出力はインバータ４２の入力に接続される。Ｄ
フリップ・フロップ５０，５２に対するクロック入力は
それぞれ、インバータ５４の出力に接続される。インバ
ータ５４の入力はインバータ５６の出力に接続される。
インバータ５６の入力はインバータ５８の出力に接続さ
れる。インバータ５８の入力は入力基準クロック信号
「ＲＥＦＣＬＫ」に接続される。

【００１５】Ｄフリップ・フロップ５２のデータ出力は
インバータ６０の入力に接続される。インバータ６０の
出力はトランジスタ６２，６４のゲートに接続される。
トランジスタ６２のソースは第２電圧状態Ｖ_DDに接続さ
れる。トランジスタ６２のドレインはトランジスタ６６
のソースに接続される。トランジスタ６６のゲートはイ
ンバータ７０の出力に接続される。インバータ７０の入
力はインバータ７２の出力に接続される。インバータ７
２の入力はインバータ７４の出力に接続される。インバ
ータ７４の入力はインバータ７６の出力に接続される。
インバータ７６の入力はインバータ７８の出力に接続さ
れる。インバータ７８の入力はインバータ８０の出力に
接続される。インバータ８０の入力はインバータ８２の
出力に接続される。インバータ８２の入力はインバータ
５８の出力に接続される。トランジスタ６６のドレイン
はトランジスタ６８のソースに接続される。トランジス
タ６８のゲートはインバータ５８の出力に接続される。
トランジスタ６８のドレインは出力ＯＵＴ₂ を生成し、
ノード２２に接続される。トランジスタ６４のドレイン
もノード２２に接続される。トランジスタ６４のソース
は第１電圧源Ｖ_SSに接続される。トランジスタ６２，６
６，６８はｐ形トランジスタであり、４番目のトランジ
スタ６４はｎ形トランジスタである。

【００１６】動作において、入力ＥＮＡＢＬＥが入力Ｒ
ＥＦＣＬＫの２サイクルの間、アサートされた後、同期
回路１６はノード２２を高論理状態にする。このような
制約によって、発振回路１２の出力が、入力ＲＥＦＣＬ
Ｋの立上がり区間と同時に開始されるように確保され
る。

【００１７】最初、Ｄフリップ・フロップ５２のデータ
出力は、入力ＥＮＡＢＬＥの低論理状態によって、低論
理状態に強制される。Ｄフリップ・フロップ５２のデー
タ出力からの低論理状態によって、インバータ６０は高
論理状態を生成させる。インバータ６０の出力が高論理
状態にあるとき、トランジスタ６４は導通状態である。
そのため、トランジスタ６４はノード２２の電圧を低論
理状態に降下させる。前述のように、ノード２２の電圧
が低論理状態のときには、発振回路１２は発振しない。

【００１８】結果的に、入力ＥＮＡＢＬＥがアサートさ
れ、ＲＥＦＣＬＫサイクルが２サイクルして、Ｄフリッ
プ・フロップ５０，５２を介して、高論理状態をクロッ
クさせる。Ｄフリップ・フロップ５２のデータ出力にお
ける高論理状態によって、トランジスタ６４は、非導通
状態に切り替わり、トランジスタ６２は、（ＥＮＡＢＬ
Ｅのアサーションと比較して）入力ＲＥＦＣＬＫの第２
の立下がり区間と同時に導通状態に切り替わる。同時
に、Ｄフリップ・フロップ５２の反転データ出力の低論
理状態によって、ＮＡＮＤゲート４０はアサーティング
・リセット(asserting reset) を停止する。この停止に
よって、Ｄフリップ・フロップ３１〜３４は、所定数の
出力パルスをカウントできる。トランジスタ６８は、入
力ＲＥＦＣＬＫの高論理状態によって、定期的に導通状
態に置かれる。前記の状態すべてが発生したとき、ノー
ド２２は、それぞれトランジスタ６２，６６，６８を介
して第２電圧源Ｖ_DDに対して電気的に短絡される。その
後ノード２２は高論理状態にとどまって、発振回路１２
を発振させる。

【００１９】インバータ７０〜８２およびトランジスタ
６６は、ノード２２が高に駆動された後、ノード２２か
らＶ_DDにいたる回路経路を電気的に遮断する働きをす
る。この遮断は、ＲＥＦＣＬＫの立上がり区間から短い
遅延の後で発生する。インバータ２８，３０は、トラン
ジスタ２６が非導通状態にあるとき、およびトランジス
タ６６または６８が非導通状態にあるとき、ノード２２
の電圧を弱く保持する。

【００２０】状態回路１７は、Ｎステート状態装置８４
およびＮクロックド・ラッチ(clocked latch) ８６〜９
２を有する。図に示す実施例では、Ｎは４に等しい。ク
ロックド・ラッチはそれぞれ、Ｎステート状態装置８４
の一つの出力ＯＵＴ_A 〜ＯＵＴ_D に接続される。

【００２１】動作において、Ｎステート状態装置８４は
信号ＯＵＴを受信して、そのＮ個の出力ＯＵＴ_A 〜ＯＵ
Ｔ_D の一つのみにおいて論理高論理状態を出力する。最
初、Ｎステート状態装置８４は出力ＯＵＴ_A において高
論理状態を生成する。信号ＯＵＴからのさらなる立下が
り区間のたびに、Ｎステート状態装置８４は連続する別
の出力において高論理状態を出力する。各出力が一巡し
て高論理状態になった後、Ｎステート状態装置８４はそ
の出力パターンを再開する。具体的には、ＯＵＴ_A は出
力の第１パルスの間、高論理状態であり、ＯＵＴ_B はＯ
ＵＴの第２パルスの間、高論理状態であり、ＯＵＴ_C は
ＯＵＴの第３パルスの間、高論理状態、ＯＵＴ_D はＯＵ
Ｔの第４パルスの間、高論理状態である。その後はＯＵ
Ｔ_A が高論理状態を有する次の出力になる。クロックド
・ラッチ８６〜９２はそれぞれ、信号ＯＵＴの１パルス
の間、Ｎステート状態装置８４の出力の一つをラッチす
る。クロックド・ラッチ８６〜９２は信号ＯＵＴの立上
がり区間によってトリガされる。各パルスの後、クロッ
クド・ラッチ８６〜９２は、それらの接続先であるＮス
テート状態装置８４の出力の連続した次の値をラッチす
る。

【００２２】出力バーストの周波数，バーストの最大数
および予想される最大ＲＥＦＣＬＫ周波数は相互依存関
係にある。

【００２３】ｆ_b ＞ｆ_max ＊Ｎここでｆ_b は所望のバースト周波数、ｆ_max は予想され
る最大ＲＥＦＣＬＫ周波数、Ｎはバースト数である。当
業者は、特定の用途に適合させるためにこれらのパラメ
ータを調節できる。

【００２４】本発明は先行技術に対して多くの技術的利
点を提供する。一般に本発明は、低い動作周波数に適す
るクロックを生成する。本発明のクロック発振器はノイ
ズを回避でき、イネーブルされると直ちに所望のクロッ
ク周波数を生成し、異なる出力バースト数または異なる
バースト周波数を必要とする用途に簡単に対応できる。
本発明のクロック発振器は、周波数を即時変更できる基
準クロック信号を用いる用途に適している。実施例は、
マルチフェーズ・フェーズ・ロックド・クロック発振器
を提供する非同期動作環境での使用を対象とする回路を
提供する形で開示されている。

【００２５】本発明が教示する装置および方法を以下に
示す。

【００２６】（１）クロック発振器であって：入力状
態に応答して所定の第１信号を生成するイネーブル回路
（１６）；クロッキング信号を受信するためのバースト
・カウンタ回路（１４）であって、前記クロッキング信
号の所定数の発振に応答して、所定の第２信号を生成す
るバースト・カウンタ回路（１４）；および、前記イネ
ーブル回路および前記バースト・カウンタ回路に結合さ
れた発振回路（１２）であって、前記所定の第１信号に
応答して出力信号として第１クロッキング信号を生成
し、前記所定の第２信号に応答して出力として定論理状
態を生成する発振回路（１２）；によって構成されるこ
とを特徴とするクロック発振器。（２）マルチフェーズ・クロック発振器であって：入
力状態に応答して所定の第１信号を生成するイネーブル
回路（１６）であって、第１および第２入力信号を受信
するための同期回路によって構成され、前記同期回路
は、前記第１入力信号が所定の第３値に論理状態が対応
する場合、および前記第２入力信号が所定の第４値と第
５値の間で遷移する場合に、前記所定の第１信号を生成
する、イネーブル回路（１６）；クロッキング信号を受
信するためのバースト・カウンタ回路（１４）であっ
て、前記クロッキング信号の所定数の発振に応答して、
所定の第２信号を生成するバースト・カウンタ回路（１
４）；前記イネーブル回路および前記バースト・カウン
タ回路に結合された発振回路（１２）であって、前記所
定の第２信号に応答して出力として定論理状態を生成す
る発振回路（１２）；および、前記発振回路に結合され
た第４回路（１７）であって、出力として複数の論理信
号を生成し、前記論理信号はそれぞれ、前記第１クロッ
キング信号の、第８から第９論理状態への所定の遷移と
一致して、第６から第７論理状態に遷移する、第４回路
（１７）；によって構成されることを特徴とするマルチ
フェーズ・クロック発振器。（３）クロッキング信号を生成する方法であって：入
力状態に応答して所定の第１信号を生成する段階；前記
所定の第１信号に応答して発振回路をイネーブルする段
階であって、前記発振回路は、出力としてクロッキング
信号を生成する段階；前記クロッキング信号の所定数の
発振に応答して所定の第２信号を生成する段階；およ
び、前記所定の第２信号に応答して前記発振回路をディ
スエーブルする段階；によって構成されることを特徴と
する、クロック信号を生成する方法。Ａ発信回路がリング発振器によって構成されることを
特徴とする、前記（１）記載のクロック発振器。Ｂバ−スト・カウンタ回路が、複数のカスケ−ド式(c
ascaded)ラッチング回路によって構成されることを特徴
とする前記Ａ記載のクロック発振器。Ｃイネ−ブル回路が、第１および第２入力信号を受信
するための同期回路によって構成され、前記同期回路
は、前記第１入力信号が所定の第３値に論理状態が対応
する場合、および前記第２入力信号が所定の第４値と所
定の第５値との間を遷移する場合に、前記所定の第１信
号を生成することを特徴とする、前記Ｂ記載のクロック
発振器。Ｄバ−スト・カウンタ回路が、複数のカスケ−ド式ラ
ッチング回路によって構成されることを特徴とする前記
Ａ記載のクロック発振器。Ｅイネ−ブル回路が、第１および第２入力信号を受信
するための同期回路によって構成され、前記同期回路
は、前記第１入力信号が所定の第３値に論理状態が対応
する場合、および前記第２入力信号が所定の第４値と所
定の第５値との間を遷移する場合に、前記所定の第１信
号を生成することを特徴とする、前記Ｄ記載のクロック
発振器。Ｆイネ−ブル回路が、第１および第２入力信号を受信
するための同期回路によって構成され、前記同期回路
は、前記第１入力信号が所定の第３値に論理状態が対応
する場合、および前記第２入力信号が所定の第４値と所
定の第５値との間を遷移する場合に、前記所定の第１信
号を生成することを特徴とする、前記（１）記載のクロ
ック発振器。Ｇ発振回路がリング発振器によって構成されることを
特徴とする、前記（２）記載のマルチフェ−ズ・クロッ
ク発振器。Ｈバ−スト・カウンタ回路が、複数のカスケ−ド式ラ
ッチング回路によって構成されることを特徴とする、前
記Ｇ記載のマルチフェ−ズ・クロック発振器。Ｉ第４回路が：前記第１クロック信号に結合された状
態装置であって、複数の論理出力を生成し、前記複数の
論理出力はそれぞれ、所定の期間にわたり所定の論理状
態に対応する状態装置；および複数のクロックド・ラッ
チであって、それぞれが前記第１クロッキング信号およ
び前記複数の論理出力の選択された一つに結合され、前
記複数のラッチはそれぞれ、第８から第９論理状態への
第１クロッキング信号の連続的する遷移と遷位の間、結
合された１つの出力をラッチする、複数のクロックド・
ラッチ；によって構成されることを特徴とする、前記Ｈ
記載のマルチフェ−ズ・クロック発振器。Ｊバースト・カウンタ回路が複数のカスケード式ラッ
チング回路によって構成されることを特徴とする前記
（２）記載のマルチフェーズ・クロック発振器。Ｋ第４回路が：前記第１クロック信号に結合された状
態装置であって、複数の論理出力を生成し、前記複数の
論理出力はそれぞれ、所定の期間にわたり所定の論理状
態に対応する、状態装置；および、複数のクロックド・
ラッチであって、それぞれが前記第１クロッキング信号
および前記複数の論理出力の選択された一つに結合さ
れ、前記複数のラッチはそれぞれ、第８から第９論理状
態への前記第１クロッキング信号の連続する遷移と遷移
の間、結合された一つの出力をラッチする、複数のクロ
ックド・ラッチ；によって構成されることを特徴とす
る、前記Ｊ記載のマルチフェーズ・クロック発振器。Ｌ第４回路が：前記第１クロック信号に結合された状
態装置であって、複数の論理出力を生成し、前記複数の
論理出力のそれぞれ一つは、所定の期間にわたり所定の
論理状態に対応する状態装置；および、複数のクロック
ド・ラッチであって、それぞれが前記第１クロッキング
信号および前記複数の論理出力の選択された一つに結合
され、前記複数のラッチはそれぞれ、第８から第９論理
状態への前記第１クロッキング信号の連続する遷移と遷
移の間、結合された一つの出力をラッチする、複数のク
ロックド・ラッチ；によって構成されることを特徴とす
る、前記（２）記載のマルチフェーズ・クロック発振
器。Ｍ前記第１信号を生成する段階が：第１および第２入
力信号を受信する段階；および、前記第１入力信号が所
定の第３値に論理状態が対応する場合、および前記第２
入力信号が所定の第４値と第５値の間で遷移する場合
に、前記所定の第１信号を生成する段階；によって構成
されることを特徴とする、前記（３）記載の方法。Ｎ複数の論理出力を生成する段階であって、前記複数
の論理出力のそれぞれ一つが所定期間にわたり所定の論
理状態に対応する段階；および、所定の第６から第７論
理状態への前記第１クロッキング信号の連続する遷移と
遷移の間、複数の論理出力をラッチする段階；によって
構成されることを特徴とする前記Ｍ記載の方法。Ｏ発振回路をイネーブルにする段階が、リング発振器
をイネーブルにする段階によって構成されることを特徴
とする、前記Ｎ記載の方法。Ｐ発振回路をイネーブルにする段階が、リング発振器
をイネーブルにする段階によって構成されることを特徴
とする、前記Ｍ記載の方法。Ｑ発振回路をイネーブルにする段階が、リング発振器
をイネーブルにする段階によって構成されることを特徴
とする、前記（３）記載の方法。

【００２７】本発明は具体的な実施例を参照して説明し
てきたが、当業者にはさらなる変形および改良が考えら
れよう。たとえば図に示す同期回路は、他の入力状態が
発生次第、発振回路をイネーブルにできる。機能を発振
回路，バースト・カウンティング回路および同期回路に
分割したのは、厳密に言えば図示する便宜上のためであ
る。当業者は、特定の用途にどのような機能が必要であ
れ、本発明を、結合して共に機能する任意の数の種々の
サブ・ブロックに分割してもよい。また図に示す実施例
は複数のＤフリップ・フロップを示している。当業者は
これと同等の各種のラッチング回路を代わりに使用して
もよい。したがって請求の範囲は特定の種類のラッチの
代わりにラッチング回路を言及するものとする。よって
本発明は、添付請求の範囲に定義される本発明の意図お
よび範囲から逸脱しない変更をすべて包含するものと理
解されたい。

【図面の簡単な説明】

本発明の特徴および利点は、添付図面とともに以下の詳
細な説明から明確に把握されよう。添付図面では類似の
部分および対応する部分には同じ参照番号が付けられて
いる。

【図１】開示された本発明に基づき作られたクロック発
振器を、一部ブロック図，一部論理図，一部回路図とし
て表す。

【図２】図１に示すクロック発振器のタイミング図を表
す。

【符号の説明】

１０クロック発振器１１タイミング図１２発振回路１４バースト・カウンタ回路１４１６同期回路１７状態回路１８偶数ステージ遅延回路２０ＮＡＮＤゲート２２ノード２４インバータ２６トランジスタ２８，３０，３５インバータ３１，３２，３３，３４Ｄフリップ・フロップ３６，３７，３８，３９トランジスタ４０ＮＡＮＤゲート４２，４４，４６，４８インバータ５０，５２Ｄフリップ・フロップ５４，５６，５８，６０インバータ６２，６４，６６，６８トランジスタ７０，７２，７４，７６，７８，８０，８２インバー
タ８４Ｎステート状態装置８６，８８，９０，９２クロックド・ラッチ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０３Ｌ 7/16 Ｚ 9182−5Ｊ (72)発明者トゥレイ・マイケル・ピータースアメリカ合衆国テキサス州オースチン、オープン・レンジ・トゥレイル6012

Claims

【特許請求の範囲】

【請求項１】クロック発振器であって：入力状態に応答
して所定の第１信号を生成するイネーブル回路（１
６）；クロッキング信号を受信するためのバースト・カ
ウンタ回路（１４）であって、前記クロッキング信号の
所定数の発振に応答して、所定の第２信号を生成するバ
ースト・カウンタ回路（１４）；および、前記イネーブル回路および前記バースト・カウンタ回路
に結合された発振回路（１２）であって、前記所定の第
１信号に応答して出力信号として第１クロッキング信号
を生成し、前記所定の第２信号に応答して出力として定
論理状態を生成する発振回路（１２）；によって構成さ
れることを特徴とするクロック発振器。
【請求項２】マルチフェーズ・クロック発振器であっ
て：入力状態に応答して所定の第１信号を生成するイネ
ーブル回路（１６）であって、第１および第２入力信号
を受信するための同期回路によって構成され、前記同期
回路は、前記第１入力信号が所定の第３値に論理状態が
対応する場合、および前記第２入力信号が所定の第４値
と第５値の間で遷移する場合に、前記所定の第１信号を
生成する、イネーブル回路（１６）；クロッキング信号
を受信するためのバースト・カウンタ回路（１４）であ
って、前記クロッキング信号の所定数の発振に応答し
て、所定の第２信号を生成するバースト・カウンタ回路
（１４）；前記イネーブル回路および前記バースト・カ
ウンタ回路に結合された発振回路（１２）であって、前
記所定の第２信号に応答して出力として定論理状態を生
成する発振回路（１２）；および、前記発振回路に結合された第４回路（１７）であって、
出力として複数の論理信号を生成し、前記論理信号はそ
れぞれ、前記第１クロッキング信号の、第８から第９論
理状態への所定の遷移と一致して、第６から第７論理状
態に遷移する、第４回路（１７）；によって構成される
ことを特徴とするマルチフェーズ・クロック発振器。
【請求項３】クロッキング信号を生成する方法であっ
て：入力状態に応答して所定の第１信号を生成する段
階；前記所定の第１信号に応答して発振回路をイネーブ
ルする段階であって、前記発振回路は、出力としてクロ
ッキング信号を生成する段階；前記クロッキング信号の
所定数の発振に応答して所定の第２信号を生成する段
階；および、前記所定の第２信号に応答して前記発振回路をディスエ
ーブルする段階；によって構成されることを特徴とす
る、クロック信号を生成する方法。