JPH06252398A - 薄膜集積回路およびその製造方法 - Google Patents
薄膜集積回路およびその製造方法Info
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- JPH06252398A JPH06252398A JP5035934A JP3593493A JPH06252398A JP H06252398 A JPH06252398 A JP H06252398A JP 5035934 A JP5035934 A JP 5035934A JP 3593493 A JP3593493 A JP 3593493A JP H06252398 A JPH06252398 A JP H06252398A
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Abstract
(57)【要約】
【目的】薄膜集積回路を構成するｐ−ｃｈ．ＴＦＴとｎ
−ｃｈ．ＴＦＴとをそれぞれ最適化して形成する。 【構成】ｐ−ｃｈ．ＴＦＴのチャネルとなる半導体薄膜
とｎ−ｃｈ．ＴＦＴのチャネルとなる半導体薄膜とを、
たがいに異なるレーザ強度によるレーザアニールにより
形成する。
−ｃｈ．ＴＦＴとをそれぞれ最適化して形成する。 【構成】ｐ−ｃｈ．ＴＦＴのチャネルとなる半導体薄膜
とｎ−ｃｈ．ＴＦＴのチャネルとなる半導体薄膜とを、
たがいに異なるレーザ強度によるレーザアニールにより
形成する。
Description
【０００１】
【産業上の利用分野】本発明は薄膜集積回路およびその
製造方法に係わり、特に液晶ディスプレイ、イメージセ
ンサ等に応用可能な薄膜トランジスタ（以下、ＴＦＴと
称す）を用いた薄膜集積回路に関する。
製造方法に係わり、特に液晶ディスプレイ、イメージセ
ンサ等に応用可能な薄膜トランジスタ（以下、ＴＦＴと
称す）を用いた薄膜集積回路に関する。
【０００２】
【従来の技術】液晶ディスプレイ用周辺駆動回路などの
高速動作を必要とする薄膜集積回路への応用を目的とし
て、多結晶シリコンＴＦＴの開発が進められている。な
かでもエキシマレーザなどの紫外パルスレーザによるレ
ーザアニール工程を経て形成されるＴＦＴは、ソーダガ
ラスなどの低コスト、低軟化点ガラス基板上に集積回路
を作成する上での主要素子となっている。
高速動作を必要とする薄膜集積回路への応用を目的とし
て、多結晶シリコンＴＦＴの開発が進められている。な
かでもエキシマレーザなどの紫外パルスレーザによるレ
ーザアニール工程を経て形成されるＴＦＴは、ソーダガ
ラスなどの低コスト、低軟化点ガラス基板上に集積回路
を作成する上での主要素子となっている。
【０００３】このようなレーザアニールによるＴＦＴに
より形成される薄膜集積回路は、図５に示すような液晶
ディスプレイ用ＴＦＴ基板を例にとると、ガラス基板３
１上の画素用アクティブマトリックスＴＦＴアレイ領域
３２と、駆動回路領域３５、３６とを具備する。
より形成される薄膜集積回路は、図５に示すような液晶
ディスプレイ用ＴＦＴ基板を例にとると、ガラス基板３
１上の画素用アクティブマトリックスＴＦＴアレイ領域
３２と、駆動回路領域３５、３６とを具備する。
【０００４】レーザアニール工程はＴＦＴのチャネルを
形成すべくＣＶＤ法等で堆積されたシリコン薄膜にエキ
シマレーザ３４を照射することにより行われる。この
時、図５に示すようなパルスレーザの順次操作３３によ
り、基板全面が同一レーザ照射強度でアニールされる。
レーザ照射強度のばらつきは各ＴＦＴのチャネル領域の
多結晶構造のばらつきを有機するため、３％程度の均一
性を有するビームが用いられている。また、より大面積
なビームを用いることにより生産性の向上が図られてい
る。したがって、基板全面に一様にキャリア移動度の高
い多結晶Ｓｉ薄膜を得ることが必要である。
形成すべくＣＶＤ法等で堆積されたシリコン薄膜にエキ
シマレーザ３４を照射することにより行われる。この
時、図５に示すようなパルスレーザの順次操作３３によ
り、基板全面が同一レーザ照射強度でアニールされる。
レーザ照射強度のばらつきは各ＴＦＴのチャネル領域の
多結晶構造のばらつきを有機するため、３％程度の均一
性を有するビームが用いられている。また、より大面積
なビームを用いることにより生産性の向上が図られてい
る。したがって、基板全面に一様にキャリア移動度の高
い多結晶Ｓｉ薄膜を得ることが必要である。
【０００５】一方で、上記駆動回路をｎチャネル型ＴＦ
Ｔ（以下、ｎ−ｃｈ．ＴＦＴと称す）もしくはｐチャネ
ル型ＴＦＴ（以下、ｐ−ｃｈ．ＴＦＴと称す）の単チャ
ネル構成とする場合、消費電力、及びそれに伴う発熱量
が大きくなる。発熱は駆動回路の安定した動作を妨げる
ため、それらの低減あるいは冷却装置の付加が必要とな
る。したがって、消費電力、発熱量の低減手段の１つと
して駆動回路のＣＭＯＳ化が進められている。
Ｔ（以下、ｎ−ｃｈ．ＴＦＴと称す）もしくはｐチャネ
ル型ＴＦＴ（以下、ｐ−ｃｈ．ＴＦＴと称す）の単チャ
ネル構成とする場合、消費電力、及びそれに伴う発熱量
が大きくなる。発熱は駆動回路の安定した動作を妨げる
ため、それらの低減あるいは冷却装置の付加が必要とな
る。したがって、消費電力、発熱量の低減手段の１つと
して駆動回路のＣＭＯＳ化が進められている。
【０００６】
【発明が解決しようとする課題】ところが、上記のよう
な薄膜集積回路ではチャネルを形成する半導体薄膜とガ
ラス基板との熱膨張率が異なるため、従来の結晶Ｓｉか
らなるＭＯＳトランジスタに比べ、製造プロセス中の熱
サイクルにより半導体薄膜中に応力が発生し易い。多結
晶ＳｉのＳｉ微構造ばかりでなく、応力の発生はキャリ
アの走行性に大きく影響を及ぼし、電子移動度を向上さ
せる反面正孔移動度を低下させるという現象を生じる。
な薄膜集積回路ではチャネルを形成する半導体薄膜とガ
ラス基板との熱膨張率が異なるため、従来の結晶Ｓｉか
らなるＭＯＳトランジスタに比べ、製造プロセス中の熱
サイクルにより半導体薄膜中に応力が発生し易い。多結
晶ＳｉのＳｉ微構造ばかりでなく、応力の発生はキャリ
アの走行性に大きく影響を及ぼし、電子移動度を向上さ
せる反面正孔移動度を低下させるという現象を生じる。
【０００７】その結果、良好な特性を有するｎ−ｃｈ．
ＴＦＴ、ｐ−ｃｈ．ＴＦＴを同時に得ることができず、
得られる駆動回路の動作速度の向上が困難であるという
問題があった。
ＴＦＴ、ｐ−ｃｈ．ＴＦＴを同時に得ることができず、
得られる駆動回路の動作速度の向上が困難であるという
問題があった。
【０００８】
【課題を解決するための手段】本発明の特徴は、基板上
にｎ−ｃｈ．ＴＦＴとｐ−ｃｈ．ＴＦＴとを有する薄膜
集積回路において、ｎ−ｃｈ．ＴＦＴのチャネルとなる
半導体薄膜とｐ−ｃｈ．ＴＦＴのチャネルとなる半導体
薄膜とはたがいに多結晶および非結晶による組成構造や
多結晶構造中の結晶粒径、結晶粒界が異なる薄膜集積回
路にある。
にｎ−ｃｈ．ＴＦＴとｐ−ｃｈ．ＴＦＴとを有する薄膜
集積回路において、ｎ−ｃｈ．ＴＦＴのチャネルとなる
半導体薄膜とｐ−ｃｈ．ＴＦＴのチャネルとなる半導体
薄膜とはたがいに多結晶および非結晶による組成構造や
多結晶構造中の結晶粒径、結晶粒界が異なる薄膜集積回
路にある。
【０００９】また本発明の他の特徴は、基板上にｎ−ｃ
ｈ．ＴＦＴとｐ−ｃｈ．ＴＦＴとを有する薄膜集積回路
の製造方法において、ｎ−ｃｈ．ＴＦＴのチャネルとな
る半導体薄膜とｐ−ｃｈ．ＴＦＴのチャネルとなる半導
体薄膜とはたがいに異なる強度のレーザ照射により形成
される薄膜集積回路の製造方法にある。
ｈ．ＴＦＴとｐ−ｃｈ．ＴＦＴとを有する薄膜集積回路
の製造方法において、ｎ−ｃｈ．ＴＦＴのチャネルとな
る半導体薄膜とｐ−ｃｈ．ＴＦＴのチャネルとなる半導
体薄膜とはたがいに異なる強度のレーザ照射により形成
される薄膜集積回路の製造方法にある。
【００１０】ここで上記薄膜集積回路もしくはその製造
方法において、基板の第１の領域に領域に複数のｐ−ｃ
ｈ．ＴＦＴの群を形成されることができる。
方法において、基板の第１の領域に領域に複数のｐ−ｃ
ｈ．ＴＦＴの群を形成されることができる。
【００１１】すなわち、図３に示すようなレーザ強度
と、トランジスタ特性から得られるキャリア移動度との
関係が実験から得られた。エネルギーを選択することに
よってｎ−ｃｈ．ＴＦＴと、ｐ−ｃｈ．ＴＦＴとの高移
動度化が可能である。レーザ強度の違いは形成されるＳ
ｉ微細構造変化させる。例えば、多結晶構造と非結晶構
造等の違いや、多結晶構造中の結晶粒径、結晶粒界の変
化などである。したがって微細構造によりキャリアの移
動度が変化するが、実験結果からキャリアとなる電子と
ホールの移動度に対する最適強度は異なっている。この
原因としてＳｉ中に生じる応力が考えられる。
と、トランジスタ特性から得られるキャリア移動度との
関係が実験から得られた。エネルギーを選択することに
よってｎ−ｃｈ．ＴＦＴと、ｐ−ｃｈ．ＴＦＴとの高移
動度化が可能である。レーザ強度の違いは形成されるＳ
ｉ微細構造変化させる。例えば、多結晶構造と非結晶構
造等の違いや、多結晶構造中の結晶粒径、結晶粒界の変
化などである。したがって微細構造によりキャリアの移
動度が変化するが、実験結果からキャリアとなる電子と
ホールの移動度に対する最適強度は異なっている。この
原因としてＳｉ中に生じる応力が考えられる。
【００１２】なお、実験に用いたＴＦＴは図４に示すよ
うな構造のものを用いた。石英基板上にソース・ドレイ
ン電極となるＭｏＳｉ／ｐｏｌｙ−Ｓｉ：Ｐ層を形成
し、その上部に堆積されたａ（アモルファス）−Ｓｉ層
を各エネルギーで１ケ所につき１０ショットずつレーザ
アニールすることによってチャネル層を形成した。チャ
ネル長６μｍ、チャネル幅６μｍであり、ゲート絶縁膜
としてＳｉＯ2 薄膜を減圧ＣＶＤ法により１５００ｎｍ
堆積し、ゲート電極、ソース、ドレイン端子はＡｌ（ア
ルミ）を用いた。またパターニングはフォトリソグラフ
ィとドライエッチング等により行った。
うな構造のものを用いた。石英基板上にソース・ドレイ
ン電極となるＭｏＳｉ／ｐｏｌｙ−Ｓｉ：Ｐ層を形成
し、その上部に堆積されたａ（アモルファス）−Ｓｉ層
を各エネルギーで１ケ所につき１０ショットずつレーザ
アニールすることによってチャネル層を形成した。チャ
ネル長６μｍ、チャネル幅６μｍであり、ゲート絶縁膜
としてＳｉＯ2 薄膜を減圧ＣＶＤ法により１５００ｎｍ
堆積し、ゲート電極、ソース、ドレイン端子はＡｌ（ア
ルミ）を用いた。またパターニングはフォトリソグラフ
ィとドライエッチング等により行った。
【００１３】このように本発明の特徴によれば、ｎ−ｃ
ｈ．領域を形成する半導体薄膜と、ｐ−ｃｈ．領域を形
成する半導体薄膜とが異なる照射レーザ強度でアニール
される。レーザ強度の違いは形成されるＳｉ微細構造の
相違を生じさせる。したがって微細構造の異なる半導体
薄膜を得ることによって、その半導体薄膜中の応力制御
が可能になる。
ｈ．領域を形成する半導体薄膜と、ｐ−ｃｈ．領域を形
成する半導体薄膜とが異なる照射レーザ強度でアニール
される。レーザ強度の違いは形成されるＳｉ微細構造の
相違を生じさせる。したがって微細構造の異なる半導体
薄膜を得ることによって、その半導体薄膜中の応力制御
が可能になる。
【００１４】又、本発明の他の特徴によれば、２次元的
に広がるガラス基板上にｎ−ｃｈ．ＴＦＴ群とｐ−ｃ
ｈ．ＴＦＴ群とが独立した領域に配置されるため、製造
工程数の増加やレーザ照射の精密位置制御を行うことな
く、ｐ−ｃｈ．領域とｎ−ｃｈ．領域とで異なるレーザ
強度の制御が可能となる。
に広がるガラス基板上にｎ−ｃｈ．ＴＦＴ群とｐ−ｃ
ｈ．ＴＦＴ群とが独立した領域に配置されるため、製造
工程数の増加やレーザ照射の精密位置制御を行うことな
く、ｐ−ｃｈ．領域とｎ−ｃｈ．領域とで異なるレーザ
強度の制御が可能となる。
【００１５】
【実施例】本発明の第１の実施例を図１に示す。まず図
１（Ａ）に示すように、ガラス基板１上に例えば減圧Ｃ
ＶＤ法によってａ−Ｓｉ薄膜２を１００ｎｍの膜厚に堆
積する。次に、ｐ−ｃｈ．ＴＦＴが形成される領域にレ
ーザの遮光層３をフォトリソグラフィ等によりパターニ
ングし形成する。遮光層としてはＷ、Ｍｏ等の高融点金
属、Ａｌ等のエキシマレーザに対し反射率の高い金属、
Ｓｉ等の吸収係数の高い薄膜、あるいは上記のような材
料の積層膜等レーザの遮光が可能な材料であれば良い。
以上のように、ｐ−ｃｈ．ＴＦＴ領域を遮光した状態
で、回路を形成すべき領域を３６０ｍＪ／ｃｍ2 でレー
ザアニール４する。用いたレーザはＸｅＣｌエキシマレ
ーザ、波長３０８ｎｍ、１ケ所に対する照射回数は１０
ショットである。
１（Ａ）に示すように、ガラス基板１上に例えば減圧Ｃ
ＶＤ法によってａ−Ｓｉ薄膜２を１００ｎｍの膜厚に堆
積する。次に、ｐ−ｃｈ．ＴＦＴが形成される領域にレ
ーザの遮光層３をフォトリソグラフィ等によりパターニ
ングし形成する。遮光層としてはＷ、Ｍｏ等の高融点金
属、Ａｌ等のエキシマレーザに対し反射率の高い金属、
Ｓｉ等の吸収係数の高い薄膜、あるいは上記のような材
料の積層膜等レーザの遮光が可能な材料であれば良い。
以上のように、ｐ−ｃｈ．ＴＦＴ領域を遮光した状態
で、回路を形成すべき領域を３６０ｍＪ／ｃｍ2 でレー
ザアニール４する。用いたレーザはＸｅＣｌエキシマレ
ーザ、波長３０８ｎｍ、１ケ所に対する照射回数は１０
ショットである。
【００１６】次に、上記遮光層３を剥離した後、図１
（Ｂ）に示すように、ｎ−ｃｈ．ＴＦＴ領域に遮光層１
３を形成し、４００ｍＪ／ｃｍ2 でレーザアニールを行
う。上記と同様に、１ケ所に対する照射回数は１０ショ
ットである。その後、遮光層１３を剥離し、レーザアニ
ールされたＳｉ薄膜を用いて、図１（Ｃ）に示すような
薄膜トランジスタ６を形成する。チャネル層６−１，６
−６にたいしｎ+ 層６−２、Ｐ+ 層６−５はイオン注入
法等により形成し、ゲート絶縁膜としてＳｉＯ2薄膜６
−７を減圧ＣＶＤ法により１５００ｎｍ堆積する。ゲー
ト電極６−４、ソース、ドレイン端子６−３はＡｌ（ア
ルミ）を用いている。さらに、集積回路の製造には、以
上のように形成されたｎ−ｃｈ．ＴＦＴ、ｐ−ｃｈ．Ｔ
ＦＴが用いられ、図１（Ｃ）に示すＴＦＴ上部に層間絶
縁膜の形成、配線用金属の形成が行われる。
（Ｂ）に示すように、ｎ−ｃｈ．ＴＦＴ領域に遮光層１
３を形成し、４００ｍＪ／ｃｍ2 でレーザアニールを行
う。上記と同様に、１ケ所に対する照射回数は１０ショ
ットである。その後、遮光層１３を剥離し、レーザアニ
ールされたＳｉ薄膜を用いて、図１（Ｃ）に示すような
薄膜トランジスタ６を形成する。チャネル層６−１，６
−６にたいしｎ+ 層６−２、Ｐ+ 層６−５はイオン注入
法等により形成し、ゲート絶縁膜としてＳｉＯ2薄膜６
−７を減圧ＣＶＤ法により１５００ｎｍ堆積する。ゲー
ト電極６−４、ソース、ドレイン端子６−３はＡｌ（ア
ルミ）を用いている。さらに、集積回路の製造には、以
上のように形成されたｎ−ｃｈ．ＴＦＴ、ｐ−ｃｈ．Ｔ
ＦＴが用いられ、図１（Ｃ）に示すＴＦＴ上部に層間絶
縁膜の形成、配線用金属の形成が行われる。
【００１７】以上のように、ｎ−ｃｈ．ＴＦＴチャネル
領域と、ｐ−ｃｈ．ＴＦＴチャネル領域を異なる強度で
レーザアニールを行った結果、ｎ−ｃｈ．ＴＦＴでは移
動度１９８ｃｍ2 ／Ｖｓｅｃ、ｐ−ｃｈ．ＴＦＴでは移
動度１０３ｃｍ2 ／Ｖｓｅｃという、各ＴＦＴにおいて
最も高い移動度が得られた。各チャネル領域に生じてい
る応力をＲＡＭＡＮ散乱分光法から見積もったところｎ
−ｃｈ．領域で９×１０9 ｄｙｎ／ｃｍ2 、ｐ−ｃｈ．
領域で５×１０9 ｄｙｎ／ｃｍ2 と応力の制御がなされ
ていることが確認された。
領域と、ｐ−ｃｈ．ＴＦＴチャネル領域を異なる強度で
レーザアニールを行った結果、ｎ−ｃｈ．ＴＦＴでは移
動度１９８ｃｍ2 ／Ｖｓｅｃ、ｐ−ｃｈ．ＴＦＴでは移
動度１０３ｃｍ2 ／Ｖｓｅｃという、各ＴＦＴにおいて
最も高い移動度が得られた。各チャネル領域に生じてい
る応力をＲＡＭＡＮ散乱分光法から見積もったところｎ
−ｃｈ．領域で９×１０9 ｄｙｎ／ｃｍ2 、ｐ−ｃｈ．
領域で５×１０9 ｄｙｎ／ｃｍ2 と応力の制御がなされ
ていることが確認された。
【００１８】また、上記実施例においてはレーザの遮蔽
層が基板上に形成されレーザ強度の選択が行われたが、
レーザを任意の照射形状に制御するマスクは本実施例の
みに限らずレーザの光路上いずれの位置に配置されても
良い。
層が基板上に形成されレーザ強度の選択が行われたが、
レーザを任意の照射形状に制御するマスクは本実施例の
みに限らずレーザの光路上いずれの位置に配置されても
良い。
【００１９】次に本発明の第２の実施例について説明す
る。図２は４００ビットシフトレジスタの配置概略図で
ある。操作回路１ビットＰチャネルセル７、及びＮチャ
ネルセル８がそれぞれ平行して４００個直列にならぶこ
とによって４００ビットのシフトレジスタが構成されて
いる。このようにｎ−ｃｈ．ＴＦＴ領域１１、ｐ−ｃ
ｈ．ＴＦＴ領域１２とを明確に分離し配置することによ
り、集積回路製造工程におけるレーザ照射強度の選択が
容易になった。したがって上記第１の実施例と同様に、
ｎ−ｃｈ．ＴＦＴ領域を３６０ｍＪ／ｃｍ2 で、ｐ−ｃ
ｈ．ＴＦＴ領域を４００ｍＪ／ｃｍ2 でそれぞれ１ケ所
につき１０ショットずつレーザアニールすることによ
り、製造工程においてそれぞれ最適条件でのレーザアニ
ールを行う。
る。図２は４００ビットシフトレジスタの配置概略図で
ある。操作回路１ビットＰチャネルセル７、及びＮチャ
ネルセル８がそれぞれ平行して４００個直列にならぶこ
とによって４００ビットのシフトレジスタが構成されて
いる。このようにｎ−ｃｈ．ＴＦＴ領域１１、ｐ−ｃ
ｈ．ＴＦＴ領域１２とを明確に分離し配置することによ
り、集積回路製造工程におけるレーザ照射強度の選択が
容易になった。したがって上記第１の実施例と同様に、
ｎ−ｃｈ．ＴＦＴ領域を３６０ｍＪ／ｃｍ2 で、ｐ−ｃ
ｈ．ＴＦＴ領域を４００ｍＪ／ｃｍ2 でそれぞれ１ケ所
につき１０ショットずつレーザアニールすることによ
り、製造工程においてそれぞれ最適条件でのレーザアニ
ールを行う。
【００２０】上記各実施例においては、上記に示したご
とく１０ショット／所の照射数密度で行っているが、照
射数密度を変えてアニールすることも可能であり、ｎ−
ｃｈ．ＴＦＴ、ｐ−ｃｈ．ＴＦＴに対し異なる照射数密
度でのアニールも可能である。使用されるレーザについ
てもＸｅＣｌエキシマレーザに限らず、ＫｒＦ、ＡｒＦ
等の他エキシマレーザ、ＹＡＧレーザ等のパルスレーザ
についても使用可能である。
とく１０ショット／所の照射数密度で行っているが、照
射数密度を変えてアニールすることも可能であり、ｎ−
ｃｈ．ＴＦＴ、ｐ−ｃｈ．ＴＦＴに対し異なる照射数密
度でのアニールも可能である。使用されるレーザについ
てもＸｅＣｌエキシマレーザに限らず、ＫｒＦ、ＡｒＦ
等の他エキシマレーザ、ＹＡＧレーザ等のパルスレーザ
についても使用可能である。
【００２１】
【発明の効果】本発明により、薄膜集積回路を構成する
ＴＦＴのチャネル領域の独立した応力制御が可能とな
り、形成される集積回路の動作性能の向上、信頼性の向
上が実現されるという効果を有する。
ＴＦＴのチャネル領域の独立した応力制御が可能とな
り、形成される集積回路の動作性能の向上、信頼性の向
上が実現されるという効果を有する。
【図１】本発明の第１の実施例の薄膜集積回路を製造工
程順に示す断面図である。
程順に示す断面図である。
【図２】本発明の第２の実施例の薄膜集積回路を示す概
略平面図である。
略平面図である。
【図３】ｐ−ｃｈ．ＴＦＴとｎ−ｃｈ．ＴＦＴについ
て、レーザ強度と移動度との関係を示す図である。
て、レーザ強度と移動度との関係を示す図である。
【図４】図３の実験に用いたＴＦＴを示す断面図であ
る。
る。
【図５】薄膜集積回路の例として液晶ディスプレイ用Ｔ
ＦＴ基板を示す図である。
ＦＴ基板を示す図である。
【符号の説明】 １ ガラス基板 ２ Ｓｉ基板 ３，１３ 遮光層 ４ エキシマレーザ ５ レーザアニールにより改質された領域 ６ 薄膜トランジスタ ６−１ ｎ−ｃｈ．ＴＦＴチャネル ６−２ ｎ+ Ｓｉ層 ６−３ Ａｌ電極 ６−４ ゲート電極 ６−５ ｐ+ Ｓｉ層 ６−６ ｐ−ｃｈ．ＴＦＴチャネル ７ 走査回路１ビットＰチャネルセル ８ 走査回路１ビットＮチャネルセル ９ シフトレジスタ出力 １０ 電源他 １１ ｎ−ｃｈ．ＴＦＴ領域 １２ ｐ−ｃｈ．ＴＦＴ領域 ３１ 駆動回路一体型液晶ディスプレイＴＦＴ基板 ３２ 画素領域 ３３ レーザ既照射領域 ３４ エキシマレーザ ３５ データ走査回路 ３６ ゲート走査回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｈ
Claims (6)
- 【請求項１】 基板上にｎチャネル型薄膜トランジスタ
とｐチャネル型薄膜トランジスタとを有する薄膜集積回
路において、前記ｎチャネル型薄膜トランジスタのチャ
ネルとなる半導体薄膜と前記ｐチャネル型薄膜トランジ
スタのチャネルとなる半導体薄膜とはたがいに多結晶お
よび非結晶による組成構造や多結晶構造中の結晶粒径、
結晶粒界が異なることを特徴とする薄膜集積回路。 - 【請求項２】 前記ｎチャネル型薄膜トランジスタのチ
ャネルとなる半導体薄膜と前記ｐチャネル型薄膜トラン
ジスタのチャネルとなる半導体薄膜とはたがいに異なる
強度のレーザ照射により形成された半導体薄膜であるこ
とを特徴とする請求項１に記載の薄膜集積回路。 - 【請求項３】 基板の第１の領域に複数のｎチャネル型
薄膜トランジスタ群が形成され、前記第１の領域から離
間せる前記基板の第２の領域に複数のｐチャネル型薄膜
トランジスタ群が形成されていることを特徴とする薄膜
集積回路。 - 【請求項４】 前記第１の領域における前記ｎチャネル
型薄膜トランジスタのチャネルとなる半導体薄膜と前記
第２の領域における前記ｐチャネル型薄膜トランジスタ
のチャネルとなる半導体薄膜とは、たがいに多結晶およ
び非結晶による組成構造や多結晶構造中の結晶粒径、結
晶粒界が異なることを特徴とする請求項３に記載の薄膜
集積回路。 - 【請求項５】 基板上にｎチャネル型薄膜トランジスタ
とｐチャネル型薄膜トランジスタとを有する薄膜集積回
路の製造方法において、前記ｎチャネル型薄膜トランジ
スタのチャネルとなる半導体薄膜と前記ｐチャネル型薄
膜トランジスタのチャネルとなる半導体薄膜とはたがい
に異なる強度のレーザ照射がなされることを特徴とする
薄膜集積回路の製造方法。 - 【請求項６】 前記ｎチャネル型薄膜トランジスタはそ
の複数個が一群となって前記基板の第１の領域に形成さ
れ、前記ｐチャネル型薄膜トランジスタはその複数個が
一群となって前記第１の領域から離間せる前記基板の第
２の領域に形成されることを特徴とする請求項５に記載
の薄膜集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5035934A JP2522470B2 (ja) | 1993-02-25 | 1993-02-25 | 薄膜集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5035934A JP2522470B2 (ja) | 1993-02-25 | 1993-02-25 | 薄膜集積回路の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7305349A Division JP2624223B2 (ja) | 1995-11-24 | 1995-11-24 | 薄膜集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06252398A true JPH06252398A (ja) | 1994-09-09 |
| JP2522470B2 JP2522470B2 (ja) | 1996-08-07 |
Family
ID=12455859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5035934A Expired - Lifetime JP2522470B2 (ja) | 1993-02-25 | 1993-02-25 | 薄膜集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
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