JPH06244932A - マルチメディア・アナログ／デジタル／光交換装置 - Google Patents
マルチメディア・アナログ／デジタル／光交換装置Info
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- JPH06244932A JPH06244932A JP5224726A JP22472693A JPH06244932A JP H06244932 A JPH06244932 A JP H06244932A JP 5224726 A JP5224726 A JP 5224726A JP 22472693 A JP22472693 A JP 22472693A JP H06244932 A JPH06244932 A JP H06244932A
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Abstract
(57)【要約】
【目的】 交換ネットワーク上の複数のノード間でディ
ジタル通信、アナログ通信、または光通信を実行するた
めのマルチメディア交換装置を提供すること。 【構成】 各入力ポート用のディジタル接続制御回路
と、ＩおよびＺがそれぞれ２以上の独自のどの値をも取
ることができ、Ｉ個のディジタル入力のいずれかをＺ個
のディジタル出力のいずれかに接続するための、各出力
ポート用のディジタル・マルチプレクサ制御回路と、Ｉ
およびＺがそれぞれ２以上の独自のどの値をも取ること
ができ、Ｉ個のアナログ入力のいずれかをＺ個のアナロ
グ出力のいずれかに接続するための、各出力ポート用の
アナログ・マルチプレクサ制御回路と、Ｚ個の出力ポー
トのいずれかからＩ個の入力ポートのそれぞれにデータ
拒絶表示を報告するための、各入力ポート用のマルチプ
レクサ制御回路と、Ｚ個の出力ポートのいずれかからＩ
個の入力ポートのそれぞれに、首尾よくデータ伝送を受
信したことを示す肯定フィードバック表示を報告するた
めの、各入力ポート用のマルチプレクサ制御回路とから
構成される。
ジタル通信、アナログ通信、または光通信を実行するた
めのマルチメディア交換装置を提供すること。 【構成】 各入力ポート用のディジタル接続制御回路
と、ＩおよびＺがそれぞれ２以上の独自のどの値をも取
ることができ、Ｉ個のディジタル入力のいずれかをＺ個
のディジタル出力のいずれかに接続するための、各出力
ポート用のディジタル・マルチプレクサ制御回路と、Ｉ
およびＺがそれぞれ２以上の独自のどの値をも取ること
ができ、Ｉ個のアナログ入力のいずれかをＺ個のアナロ
グ出力のいずれかに接続するための、各出力ポート用の
アナログ・マルチプレクサ制御回路と、Ｚ個の出力ポー
トのいずれかからＩ個の入力ポートのそれぞれにデータ
拒絶表示を報告するための、各入力ポート用のマルチプ
レクサ制御回路と、Ｚ個の出力ポートのいずれかからＩ
個の入力ポートのそれぞれに、首尾よくデータ伝送を受
信したことを示す肯定フィードバック表示を報告するた
めの、各入力ポート用のマルチプレクサ制御回路とから
構成される。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、交換装置から成る多段
ネットワークに関し、詳細には、ネットワークを通じて
ディジタル信号、アナログ信号、または光信号を同じよ
うに良好に送信できるシステムに関する。
ネットワークに関し、詳細には、ネットワークを通じて
ディジタル信号、アナログ信号、または光信号を同じよ
うに良好に送信できるシステムに関する。
【０００２】本発明はまた、複数または多数のコンピュ
ーティング要素または入出力要素、あるいはその両方か
ら成るディジタル・コンピュータ・システムと、前記の
個々の要素が相互に、単一のネットワークにすべて含ま
れるディジタル信号、アナログ信号、または光信号によ
って同じように良好に高速で待ち時間の短い通信を並列
に実行できるシステムに関する。
ーティング要素または入出力要素、あるいはその両方か
ら成るディジタル・コンピュータ・システムと、前記の
個々の要素が相互に、単一のネットワークにすべて含ま
れるディジタル信号、アナログ信号、または光信号によ
って同じように良好に高速で待ち時間の短い通信を並列
に実行できるシステムに関する。
【０００３】
【従来の技術】並列処理の分野では、同一のタスクに対
して作業するプロセッサ間で高速で並列に通信できる能
力が重要な考慮点である。また、ディジタル・データ、
アナログ・データ、光データなど様々なタイプのデータ
をプロセッサ間で効率的に伝送できることも重要であ
る。
して作業するプロセッサ間で高速で並列に通信できる能
力が重要な考慮点である。また、ディジタル・データ、
アナログ・データ、光データなど様々なタイプのデータ
をプロセッサ間で効率的に伝送できることも重要であ
る。
【０００４】本発明は、並列処理、並列交換ネットワー
ク、そして特に、多数のプロセッサを最少のインタフェ
ースで相互接続することを目的として、直列ファイバ伝
送媒体またはアナログ・ワイヤ伝送媒体を並列交換ネッ
トワークに適応させる改良された方法を対象とする。プ
ロセッサを相互接続して、共用処理資源、すなわちプロ
セッサの「ファーム」を形成して、単一のタスク用に大
規模な共同計算力を提供し、または個々のプロセッサを
個々のタスクに割り当てることができる。この種の「フ
ァーム」手法は非常に価値があると考えられるようにな
っている。個々のワークステーションを購入して個々の
従業員に与え、日中は従業員の作業を支援させることが
できる。しかし、夜間や週末には、ワークステーション
をネットワーク化して、バッチ・ジョブまたは並列処理
を実行するための大量処理ベースを形成することが可能
である。従来の単一の大型メインフレーム・プロセッサ
ではなく廉価なワークステーションに投資することによ
り、低コストで大量処理能力を獲得することを考えてい
る。
ク、そして特に、多数のプロセッサを最少のインタフェ
ースで相互接続することを目的として、直列ファイバ伝
送媒体またはアナログ・ワイヤ伝送媒体を並列交換ネッ
トワークに適応させる改良された方法を対象とする。プ
ロセッサを相互接続して、共用処理資源、すなわちプロ
セッサの「ファーム」を形成して、単一のタスク用に大
規模な共同計算力を提供し、または個々のプロセッサを
個々のタスクに割り当てることができる。この種の「フ
ァーム」手法は非常に価値があると考えられるようにな
っている。個々のワークステーションを購入して個々の
従業員に与え、日中は従業員の作業を支援させることが
できる。しかし、夜間や週末には、ワークステーション
をネットワーク化して、バッチ・ジョブまたは並列処理
を実行するための大量処理ベースを形成することが可能
である。従来の単一の大型メインフレーム・プロセッサ
ではなく廉価なワークステーションに投資することによ
り、低コストで大量処理能力を獲得することを考えてい
る。
【０００５】現況技術の交換機は、融通性の高い「ファ
ーム」システムの要件を実際に満たさない。第１に、そ
れらの交換機は柔軟性に欠け、システム全体にわたって
単一の均質な直列伝送媒体およびプロトコルを使用する
ことが必要である。第２に、それらの交換機は一般に、
待ち時間は考慮せずに高帯域幅直列転送またはアナログ
伝送を交換するように設計された交換システムである。
並列データ通信を提供するが、交換機を通る並列経路の
設定はできないので、これらの交換機では問題が半分し
か解決されない。したがって、このような交換機は完全
な並列ネットワーク機能を提供しない。その代わりに、
すべてのネットワーク経路が、直列に動作する中央マト
リックス制御装置機能を共用する。処理ノードは、交換
機を通る経路を使用しようとする場合、まず中央マトリ
ックス制御装置の機能について調停を受けなければなら
ない。マトリックス制御装置は一時に１つの要求を処理
するので、並列要求は順番を待つ必要がある。中央マト
リックス制御装置が肯定応答する交換機設定要求は一時
に１つだけである。中央マトリックス制御装置は、所望
の交換機接続を示す短いメッセージを受け取る。中央マ
トリックス制御装置は、そのメモリに記憶されたマトリ
ックス・マップを検査して、要求された接続が確立でき
るかどうか判定する。確立できる場合、中央マトリック
ス制御装置は、要求された接続の確立を命じるコマンド
を交換要素（通常、交換機ファブリックと呼ぶ）に送信
する。次いで、中央マトリックス制御装置は、要求側ノ
ードに応答して、所望の接続が確立済みか、それとも利
用できないかを通知する。処理ノードは次に、確立済み
の接続を使用し、交換機ファブリックを通じて所望の宛
先との間でデータの伝送を行う。その間、中央マトリッ
クス制御装置は次の直列接続の確立のための作業をす
る。所与の交換機経路を使用し終えると、処理ノード
は、中央マトリックス制御装置を使ってその接続を切断
するために、同様の手順を取らなければならない。した
がって、交換機経路の確立および切断に関する中央マト
リックス制御装置による手法の待ち時間は非常に長い。
既存の製品では、この種の手法は、ＤＡＳＤおよびその
他の入出力装置をコンピュータ複合体に接続し、あるい
はプロセッサ間でバッチ情報を送信するのには適切であ
った。これらの種類のアプリケーションでは、長いディ
スク・レコードまたは大きなバッチ・データを高帯域幅
で転送する。長い待ち時間が大規模な転送の間に分散さ
れ、全体の性能に対する影響は少ない。しかし、メッセ
ージを短くすることができ、待ち時間が帯域幅以上では
ないまでもそれと同程度に重要である、現代の「ファー
ム」手法ではそうではない。ハロルド・エス・ストーン
（Harold S. Stone）はその著"High-Performance Compu
ter Architecture"（Addison-Wesley、1990、ｐ．３０
９）で、並列処理の性能上の利点はＲ／Ｃ比に大きく依
存すると述べている。ここで、Ｒは処理（実行すべき計
算作業）の実行時間であり、Ｃはジョブを共同で実行す
るｎ個の並列プロセッサ間で必要な通信オーバヘッドで
ある。値Ｃは待ち時間と帯域幅を含むが、Ｃを小さく保
ち並列処理を効率的にするためには、交換機待ち時間も
短く保たなければならない。
ーム」システムの要件を実際に満たさない。第１に、そ
れらの交換機は柔軟性に欠け、システム全体にわたって
単一の均質な直列伝送媒体およびプロトコルを使用する
ことが必要である。第２に、それらの交換機は一般に、
待ち時間は考慮せずに高帯域幅直列転送またはアナログ
伝送を交換するように設計された交換システムである。
並列データ通信を提供するが、交換機を通る並列経路の
設定はできないので、これらの交換機では問題が半分し
か解決されない。したがって、このような交換機は完全
な並列ネットワーク機能を提供しない。その代わりに、
すべてのネットワーク経路が、直列に動作する中央マト
リックス制御装置機能を共用する。処理ノードは、交換
機を通る経路を使用しようとする場合、まず中央マトリ
ックス制御装置の機能について調停を受けなければなら
ない。マトリックス制御装置は一時に１つの要求を処理
するので、並列要求は順番を待つ必要がある。中央マト
リックス制御装置が肯定応答する交換機設定要求は一時
に１つだけである。中央マトリックス制御装置は、所望
の交換機接続を示す短いメッセージを受け取る。中央マ
トリックス制御装置は、そのメモリに記憶されたマトリ
ックス・マップを検査して、要求された接続が確立でき
るかどうか判定する。確立できる場合、中央マトリック
ス制御装置は、要求された接続の確立を命じるコマンド
を交換要素（通常、交換機ファブリックと呼ぶ）に送信
する。次いで、中央マトリックス制御装置は、要求側ノ
ードに応答して、所望の接続が確立済みか、それとも利
用できないかを通知する。処理ノードは次に、確立済み
の接続を使用し、交換機ファブリックを通じて所望の宛
先との間でデータの伝送を行う。その間、中央マトリッ
クス制御装置は次の直列接続の確立のための作業をす
る。所与の交換機経路を使用し終えると、処理ノード
は、中央マトリックス制御装置を使ってその接続を切断
するために、同様の手順を取らなければならない。した
がって、交換機経路の確立および切断に関する中央マト
リックス制御装置による手法の待ち時間は非常に長い。
既存の製品では、この種の手法は、ＤＡＳＤおよびその
他の入出力装置をコンピュータ複合体に接続し、あるい
はプロセッサ間でバッチ情報を送信するのには適切であ
った。これらの種類のアプリケーションでは、長いディ
スク・レコードまたは大きなバッチ・データを高帯域幅
で転送する。長い待ち時間が大規模な転送の間に分散さ
れ、全体の性能に対する影響は少ない。しかし、メッセ
ージを短くすることができ、待ち時間が帯域幅以上では
ないまでもそれと同程度に重要である、現代の「ファー
ム」手法ではそうではない。ハロルド・エス・ストーン
（Harold S. Stone）はその著"High-Performance Compu
ter Architecture"（Addison-Wesley、1990、ｐ．３０
９）で、並列処理の性能上の利点はＲ／Ｃ比に大きく依
存すると述べている。ここで、Ｒは処理（実行すべき計
算作業）の実行時間であり、Ｃはジョブを共同で実行す
るｎ個の並列プロセッサ間で必要な通信オーバヘッドで
ある。値Ｃは待ち時間と帯域幅を含むが、Ｃを小さく保
ち並列処理を効率的にするためには、交換機待ち時間も
短く保たなければならない。
【０００６】第３に、中央マトリックス制御装置による
交換手法のもう１つの欠点は、単一の中央制御装置で管
理できるプロセッサの数が限られていることである。８
個、１６個、３２個、そしておそらく６４個のプロセッ
サを相互接続するシステムが構築されているが、この概
念の限界に近づきつつあるように思われる。中央マトリ
ックス制御装置による手法にはまた、中央制御装置に障
害が生じると、通信システム全体に障害が発生し、並列
システム全体が役に立たなくなるという信頼性の問題も
ある。
交換手法のもう１つの欠点は、単一の中央制御装置で管
理できるプロセッサの数が限られていることである。８
個、１６個、３２個、そしておそらく６４個のプロセッ
サを相互接続するシステムが構築されているが、この概
念の限界に近づきつつあるように思われる。中央マトリ
ックス制御装置による手法にはまた、中央制御装置に障
害が生じると、通信システム全体に障害が発生し、並列
システム全体が役に立たなくなるという信頼性の問題も
ある。
【０００７】
【発明が解決しようとする課題および課題を解決するた
めの手段】本発明者等は、上述の、従来技術で発生した
問題の一部を解決した。分散型交換機制御装置による手
法は、本来的に待ち時間が短く、障害に耐えることがで
き、大規模並列システムの相互接続に拡張できる能力を
備えているので、集中式手法よりも並列処理に適した解
決策であると思われる。「ファーム」相互接続問題を効
率的に解決するために本発明で使用する分散型完全並列
交換機は、米国特許出願第０７／６７７５４３号で開示
され、短待ち時間および高帯域幅で直列データ回線の交
換を実行するように本発明で修正した、ＡＬＬＮＯＤＥ
交換機（非同期短待ち時間ノード間交換機）である。Ａ
ＬＬＮＯＤＥ交換機は、中央マトリックス制御交換機に
おける交換機ファブリックと類似の高帯域幅で回線交換
機能を提供する。しかし、ＡＬＬＮＯＤＥ交換機は、各
交換機内に個別に分散型交換機経路接続設定／切断制御
機構を含み、したがって並列設定が可能であり、待ち時
間が短く、中央点の障害が発生しない。ＡＬＬＮＯＤＥ
交換機および本発明を使用して「ファーム」問題を効果
的に解決する方法をこれから詳細に説明する。
めの手段】本発明者等は、上述の、従来技術で発生した
問題の一部を解決した。分散型交換機制御装置による手
法は、本来的に待ち時間が短く、障害に耐えることがで
き、大規模並列システムの相互接続に拡張できる能力を
備えているので、集中式手法よりも並列処理に適した解
決策であると思われる。「ファーム」相互接続問題を効
率的に解決するために本発明で使用する分散型完全並列
交換機は、米国特許出願第０７／６７７５４３号で開示
され、短待ち時間および高帯域幅で直列データ回線の交
換を実行するように本発明で修正した、ＡＬＬＮＯＤＥ
交換機（非同期短待ち時間ノード間交換機）である。Ａ
ＬＬＮＯＤＥ交換機は、中央マトリックス制御交換機に
おける交換機ファブリックと類似の高帯域幅で回線交換
機能を提供する。しかし、ＡＬＬＮＯＤＥ交換機は、各
交換機内に個別に分散型交換機経路接続設定／切断制御
機構を含み、したがって並列設定が可能であり、待ち時
間が短く、中央点の障害が発生しない。ＡＬＬＮＯＤＥ
交換機および本発明を使用して「ファーム」問題を効果
的に解決する方法をこれから詳細に説明する。
【０００８】本発明は、米国特許出願第０７／６７７５
４３号で開示され、標準のディジタル・データ回線のみ
ならず、アナログ・データ回線および光データ回線の短
待ち時間交換をも実行するように本発明で修正した、基
本的ＡＬＬＮＯＤＥ交換機に基づいている。
４３号で開示され、標準のディジタル・データ回線のみ
ならず、アナログ・データ回線および光データ回線の短
待ち時間交換をも実行するように本発明で修正した、基
本的ＡＬＬＮＯＤＥ交換機に基づいている。
【０００９】本発明は、複数のプロセッサまたはその他
の機能要素を相互接続し、前記要素が任意の２つの要素
間でディジタル信号、アナログ信号、または光信号を送
信できるようにするための交換装置である。媒体は完全
に並列であり、ｎ件のそのような伝送を同時にサポート
する。ここで、ｎは交換ネットワークによって相互接続
される機能要素の数である。ｎ件の同時伝送のどれで
も、任意の比率でディジタル伝送、アナログ伝送、また
は光伝送とすることができる。
の機能要素を相互接続し、前記要素が任意の２つの要素
間でディジタル信号、アナログ信号、または光信号を送
信できるようにするための交換装置である。媒体は完全
に並列であり、ｎ件のそのような伝送を同時にサポート
する。ここで、ｎは交換ネットワークによって相互接続
される機能要素の数である。ｎ件の同時伝送のどれで
も、任意の比率でディジタル伝送、アナログ伝送、また
は光伝送とすることができる。
【００１０】この交換手段は、米国特許出願第０７／６
７７５４３号で開示された基本的ディジタル非同期非バ
ッファ交換概念の拡張である。ＡＬＬＮＯＤＥ交換機に
より、要素間の接続制御およびデータ転送を一般の小規
模な１組の２地点間ディジタル相互接続回線上で行うこ
とが可能となる。本発明は、このディジタル・ベース
を、ディジタル伝送に使用するだけでなく、システムの
要素間のアナログ転送、光転送、またはその他の種類の
転送を制御するための分散型制御装置としても機能する
ように拡張する。
７７５４３号で開示された基本的ディジタル非同期非バ
ッファ交換概念の拡張である。ＡＬＬＮＯＤＥ交換機に
より、要素間の接続制御およびデータ転送を一般の小規
模な１組の２地点間ディジタル相互接続回線上で行うこ
とが可能となる。本発明は、このディジタル・ベース
を、ディジタル伝送に使用するだけでなく、システムの
要素間のアナログ転送、光転送、またはその他の種類の
転送を制御するための分散型制御装置としても機能する
ように拡張する。
【００１１】本発明の装置には、単一のソースから、各
種のプロセッサ、入出力装置、またはディスプレイを含
むシステムの任意のノードへのテレビ信号、レーダ・ス
キャナ、モデム出力、電話回線を含む一般のアナログ・
ベースの信号の交換など、多数の近未来の応用分野があ
る。アナログ・リンクは、この基本的交換装置で使用さ
れる形ではない直列ディジタル・プロトコルを受け入れ
ることもできる。これらのプロトコルは、改訂なしでそ
のままアナログ交換機を通じて伝送することができ、こ
れらのプロトコルにより異種システムがアナログ経路上
で直列ディジタル伝送を介して通信できるようになる。
また、この交換装置を分散型交換機制御装置として使用
して、光交換機またはその他の種類の非ディジタル交換
機を制御することも可能である。
種のプロセッサ、入出力装置、またはディスプレイを含
むシステムの任意のノードへのテレビ信号、レーダ・ス
キャナ、モデム出力、電話回線を含む一般のアナログ・
ベースの信号の交換など、多数の近未来の応用分野があ
る。アナログ・リンクは、この基本的交換装置で使用さ
れる形ではない直列ディジタル・プロトコルを受け入れ
ることもできる。これらのプロトコルは、改訂なしでそ
のままアナログ交換機を通じて伝送することができ、こ
れらのプロトコルにより異種システムがアナログ経路上
で直列ディジタル伝送を介して通信できるようになる。
また、この交換装置を分散型交換機制御装置として使用
して、光交換機またはその他の種類の非ディジタル交換
機を制御することも可能である。
【００１２】本発明の装置はさらに、簡単に実施できる
という特徴をもち、いかなる種類のデータ・バッファリ
ングやデータ変換も必要としない、交換ネットワーク通
信構造を提供する。この装置は、瞬時に多数の接続（デ
ィジタル、アナログ、光など）を確立または切断するの
で、動的に変更可能であり、応答時間が非常に短い。ま
た、並列接続の確立を求める要求を解決する能力をも
ち、ｎ個の接続を同時に接続または切断することができ
る（ｎ＝交換ネットワークを介して通信するシステムの
要素の数）。したがって、同時に確立または切断できる
接続の数は、システムのサイズに比例する。この能力に
より、本発明の装置は、複数の短いメッセージを非常に
効率的に処理することができる。また、この新しい装置
には、同期要件やワイヤ長の制限がない。さらに、新し
い技術による速度の向上に追従し、本発明の装置を実施
するのに使用される技術の発展に合わせて性能を向上す
ることもできる。
という特徴をもち、いかなる種類のデータ・バッファリ
ングやデータ変換も必要としない、交換ネットワーク通
信構造を提供する。この装置は、瞬時に多数の接続（デ
ィジタル、アナログ、光など）を確立または切断するの
で、動的に変更可能であり、応答時間が非常に短い。ま
た、並列接続の確立を求める要求を解決する能力をも
ち、ｎ個の接続を同時に接続または切断することができ
る（ｎ＝交換ネットワークを介して通信するシステムの
要素の数）。したがって、同時に確立または切断できる
接続の数は、システムのサイズに比例する。この能力に
より、本発明の装置は、複数の短いメッセージを非常に
効率的に処理することができる。また、この新しい装置
には、同期要件やワイヤ長の制限がない。さらに、新し
い技術による速度の向上に追従し、本発明の装置を実施
するのに使用される技術の発展に合わせて性能を向上す
ることもできる。
【００１３】さらに、この新規の交換装置を、本発明の
他の同一の装置とカスケード式に連結して、任意の数の
システム要素またはノード間で相互接続ネットワークを
形成することもできる。前記ネットワークは、完全並列
相互接続のための特性を持つ。
他の同一の装置とカスケード式に連結して、任意の数の
システム要素またはノード間で相互接続ネットワークを
形成することもできる。前記ネットワークは、完全並列
相互接続のための特性を持つ。
【００１４】
【実施例】次に図面を詳細に検討すると、図１には、本
発明の交換装置から成る並列多段交換ネットワークに接
続されたディジタル／アナログ・データ・チャネルを介
してＮ個のノードを相互接続するための好ましい方法が
示されている。並列システムの各ノード１は、ワークス
テーション、パーソナル・コンピュータ、メインフレー
ムＣＰＵ、またはＤＡＳＤなど他の任意の入出力装置か
ら構成することができる。典型的なノード１Ａは、本明
細書で開示する本発明によるディジタル／アナログ・デ
ータ・チャネル４０Ａを介して並列ネットワークに接続
される。
発明の交換装置から成る並列多段交換ネットワークに接
続されたディジタル／アナログ・データ・チャネルを介
してＮ個のノードを相互接続するための好ましい方法が
示されている。並列システムの各ノード１は、ワークス
テーション、パーソナル・コンピュータ、メインフレー
ムＣＰＵ、またはＤＡＳＤなど他の任意の入出力装置か
ら構成することができる。典型的なノード１Ａは、本明
細書で開示する本発明によるディジタル／アナログ・デ
ータ・チャネル４０Ａを介して並列ネットワークに接続
される。
【００１５】好ましい実施例では、１方向インタフェー
スしか使用せず、したがって図１には、２組の１方向回
線から成るディジタル／アナログ・データ・チャネル４
０Ａを示してある。１組はノード１Ａからデータを搬送
し、１組はノード１Ａにデータを搬送する。どのノード
も、交換機ネットワーク３０を通じて他の任意のノード
にディジタル・データまたはアナログ・データを送信す
ることが可能である。たとえば、ノード１Ａは、データ
・チャネル４０Ａを使用することによって、交換機ネッ
トワーク３０にディジタル・メッセージまたはアナログ
波形を送信することができる。ネットワークへのディジ
タル・データまたはアナログ・データのあらゆる伝送
は、ディジタル制御ヘッダを含まなければならない。デ
ィジタル制御ヘッダは、要求された宛先ノード（この例
ではノード１Ｎ）への接続を確立するよう交換機ネット
ワーク３０に指令するために使用される。交換機ネット
ワーク３０が要求された接続を形成すると、ディジタル
・メッセージまたはアナログ波形あるいはその両方が、
交換機ネットワーク３０を通じて、１つのノードから選
択された宛先ノードへと流れることができる。同様にし
て、どのノードも、交換機ネットワーク３０を通じて他
の任意のノードと通信することができる。
スしか使用せず、したがって図１には、２組の１方向回
線から成るディジタル／アナログ・データ・チャネル４
０Ａを示してある。１組はノード１Ａからデータを搬送
し、１組はノード１Ａにデータを搬送する。どのノード
も、交換機ネットワーク３０を通じて他の任意のノード
にディジタル・データまたはアナログ・データを送信す
ることが可能である。たとえば、ノード１Ａは、データ
・チャネル４０Ａを使用することによって、交換機ネッ
トワーク３０にディジタル・メッセージまたはアナログ
波形を送信することができる。ネットワークへのディジ
タル・データまたはアナログ・データのあらゆる伝送
は、ディジタル制御ヘッダを含まなければならない。デ
ィジタル制御ヘッダは、要求された宛先ノード（この例
ではノード１Ｎ）への接続を確立するよう交換機ネット
ワーク３０に指令するために使用される。交換機ネット
ワーク３０が要求された接続を形成すると、ディジタル
・メッセージまたはアナログ波形あるいはその両方が、
交換機ネットワーク３０を通じて、１つのノードから選
択された宛先ノードへと流れることができる。同様にし
て、どのノードも、交換機ネットワーク３０を通じて他
の任意のノードと通信することができる。
【００１６】図２を参照すると、好ましい実施例は４×
４交換装置１２である。ここで、本発明の機能は、４組
のディジタル入力、アナログ入力、または光入力のいず
れかを相互に排他的に、未使用の４つの出力ポートのい
ずれかに接続する手段を提供することである。４×４交
換装置１２は、任意の時間に最大４つの接続を同時にサ
ポートすることができる。たとえば、入力１を出力３
に、入力２を出力４に、入力３を出力２に、入力４を出
力１に接続することができる。
４交換装置１２である。ここで、本発明の機能は、４組
のディジタル入力、アナログ入力、または光入力のいず
れかを相互に排他的に、未使用の４つの出力ポートのい
ずれかに接続する手段を提供することである。４×４交
換装置１２は、任意の時間に最大４つの接続を同時にサ
ポートすることができる。たとえば、入力１を出力３
に、入力２を出力４に、入力３を出力２に、入力４を出
力１に接続することができる。
【００１７】本発明の交換装置１２は１方向装置であ
る。すなわち、データは前記交換装置１２中をその入力
ポートから出力ポートへと１方向にだけ流れる。交換装
置１２のインタフェースは、図２で詳細に定義されてい
る。交換装置１２への各入力ポートにおける１組の線３
１、３２、３３、３４は、各出力ポートにおける１組の
線４１、４２、４３、４４と番号および機能が同じであ
る。各入出力ポートへのこの２組のインタフェース線
は、７＋Ｙ個の独自の信号を含む。これらの線とは、４
本のディジタル・データ線と３本のディジタル制御線
（ＶＡＬＩＤ、ＲＥＪＥＣＴ、ＡＣＣＥＰＴ）およびア
ナログ・データを搬送するＹ本の信号線である。各ポー
トにおける信号は、関連するポート（Ｘ）の方向および
番号を示すＩＮＸ−またはＯＵＴＸ−という接頭部で区
別される。４本のディジタル・データ線および１本のＶ
ＡＬＩＤ線およびＹ本のアナログ線では、交換装置１２
中をその入力から出力に向かう方向に信号が流れ、ディ
ジタルＲＥＪＥＣＴ制御線およびディジタルＡＣＣＥＰ
Ｔ制御線では反対方向に信号が流れる。
る。すなわち、データは前記交換装置１２中をその入力
ポートから出力ポートへと１方向にだけ流れる。交換装
置１２のインタフェースは、図２で詳細に定義されてい
る。交換装置１２への各入力ポートにおける１組の線３
１、３２、３３、３４は、各出力ポートにおける１組の
線４１、４２、４３、４４と番号および機能が同じであ
る。各入出力ポートへのこの２組のインタフェース線
は、７＋Ｙ個の独自の信号を含む。これらの線とは、４
本のディジタル・データ線と３本のディジタル制御線
（ＶＡＬＩＤ、ＲＥＪＥＣＴ、ＡＣＣＥＰＴ）およびア
ナログ・データを搬送するＹ本の信号線である。各ポー
トにおける信号は、関連するポート（Ｘ）の方向および
番号を示すＩＮＸ−またはＯＵＴＸ−という接頭部で区
別される。４本のディジタル・データ線および１本のＶ
ＡＬＩＤ線およびＹ本のアナログ線では、交換装置１２
中をその入力から出力に向かう方向に信号が流れ、ディ
ジタルＲＥＪＥＣＴ制御線およびディジタルＡＣＣＥＰ
Ｔ制御線では反対方向に信号が流れる。
【００１８】図２に示すように、交換機インタフェース
は、多段相互接続ネットワーク３０中を制御信号および
ディジタル・データまたはアナログ・データあるいはそ
の両方を伝送するために８つの信号しか必要としない。
ディジタル・データおよび制御信号の転送幅は１度に１
／２バイト（４ビット）である。必要な信号は、次のと
おりである。
は、多段相互接続ネットワーク３０中を制御信号および
ディジタル・データまたはアナログ・データあるいはそ
の両方を伝送するために８つの信号しか必要としない。
ディジタル・データおよび制御信号の転送幅は１度に１
／２バイト（４ビット）である。必要な信号は、次のと
おりである。
【００１９】ＤＡＴＡ：交換接続を指令し、ディジタル
・データ・メッセージまたはディジタル制御ヘッダを伝
送するために使用される４つの並列信号。
・データ・メッセージまたはディジタル制御ヘッダを伝
送するために使用される４つの並列信号。
【００２０】ＶＡＬＩＤ：活動状態のときは、ディジタ
ル・メッセージ、制御ヘッダ、またはアナログ波形が伝
送中であることを示す。非活動状態のときは、ＲＥＳＥ
Ｔコマンドを示し、すべての交換機をＩＤＬＥ状態にリ
セットさせる。
ル・メッセージ、制御ヘッダ、またはアナログ波形が伝
送中であることを示す。非活動状態のときは、ＲＥＳＥ
Ｔコマンドを示し、すべての交換機をＩＤＬＥ状態にリ
セットさせる。
【００２１】ＲＥＪＥＣＴ：信号の流れが、ＤＡＴＡ信
号およびＶＡＬＩＤ信号と反対方向である。活動状態の
ときは、ＲＥＪＥＣＴ条件またはエラー条件が検出され
たことを示す。
号およびＶＡＬＩＤ信号と反対方向である。活動状態の
ときは、ＲＥＪＥＣＴ条件またはエラー条件が検出され
たことを示す。
【００２２】ＡＣＣＥＰＴ：信号の流れが、ＲＥＪＥＣ
Ｔ信号と同じ方向である。ロー状態のときは、メッセー
ジを受信し、正確かどうかを検査中であることを示す。
活動状態のときは、メッセージを正しく受信したことを
示す。
Ｔ信号と同じ方向である。ロー状態のときは、メッセー
ジを受信し、正確かどうかを検査中であることを示す。
活動状態のときは、メッセージを正しく受信したことを
示す。
【００２３】ＡＮＡＬＯＧ Ｙ：単一のアナログ信号ま
たはＹ個のアナログ信号のグループであり、本発明の交
換装置を通じて１方向アナログ波形をＤＡＴＡ信号およ
びＶＡＬＩＤ信号と同じ方向に伝送する。
たはＹ個のアナログ信号のグループであり、本発明の交
換装置を通じて１方向アナログ波形をＤＡＴＡ信号およ
びＶＡＬＩＤ信号と同じ方向に伝送する。
【００２４】図３ないし図１０は、前述の米国特許出願
第０７／６７７５４３号と共通する図である。図３ない
し図１０は、ＡＬＬＮＯＤＥ交換機の４×４クロスバー
実施態様であり、交換概念の原則および速度を例示して
いる。
第０７／６７７５４３号と共通する図である。図３ない
し図１０は、ＡＬＬＮＯＤＥ交換機の４×４クロスバー
実施態様であり、交換概念の原則および速度を例示して
いる。
【００２５】図３に示すように、複数の入力ポートおよ
び出力ポートを有する、ノード用のＡＬＬＮＯＤＥ交換
装置が設けられ、Ｉ個の入力のどれをもＺ個の出力のど
れにも接続できるように、各入力ポート用の接続制御回
路と各出力ポート用のマルチプレクサ制御回路を備えて
いる。ここで、ＩおよびＺは、２以上の任意の独自の値
をとることができる。
び出力ポートを有する、ノード用のＡＬＬＮＯＤＥ交換
装置が設けられ、Ｉ個の入力のどれをもＺ個の出力のど
れにも接続できるように、各入力ポート用の接続制御回
路と各出力ポート用のマルチプレクサ制御回路を備えて
いる。ここで、ＩおよびＺは、２以上の任意の独自の値
をとることができる。
【００２６】図３は、４×４クロスバーＡＬＬＮＯＤＥ
交換装置を示している。ここで、ＡＬＬＮＯＤＥ交換装
置１０は１方向装置である。すなわち、データは前記交
換装置１０中をその入力ポートから出力ポートへと１方
向だけに流れる。前記交換装置１０は１方向装置である
が、４×４ ＡＬＬＮＯＤＥ交換装置１０を図３に示す
ように接続すると、４つのノード（２０、２２、２４、
２６）間の２方向通信がサポートできる。各ノード２
０、２２、２４、２６は２組の１方向相互接続線を有
し、１組は交換機１０に向かい、１組は交換機１０から
くる。交換装置１０の内部の破線は、前記交換装置の機
能が、INPUT PORT 1などの入力ポートを４つの可能な出
力ポートの１つに接続することであることを示してい
る。交換装置１０は、各入力ポートに対してまったく同
じ機能を提供し、各ポートをどの未使用出力ポートにも
接続できるようにする。
交換装置を示している。ここで、ＡＬＬＮＯＤＥ交換装
置１０は１方向装置である。すなわち、データは前記交
換装置１０中をその入力ポートから出力ポートへと１方
向だけに流れる。前記交換装置１０は１方向装置である
が、４×４ ＡＬＬＮＯＤＥ交換装置１０を図３に示す
ように接続すると、４つのノード（２０、２２、２４、
２６）間の２方向通信がサポートできる。各ノード２
０、２２、２４、２６は２組の１方向相互接続線を有
し、１組は交換機１０に向かい、１組は交換機１０から
くる。交換装置１０の内部の破線は、前記交換装置の機
能が、INPUT PORT 1などの入力ポートを４つの可能な出
力ポートの１つに接続することであることを示してい
る。交換装置１０は、各入力ポートに対してまったく同
じ機能を提供し、各ポートをどの未使用出力ポートにも
接続できるようにする。
【００２７】図４を参照すると、８つの交換装置１０ブ
ロックをカスケード式に連結することによって、システ
ムにおけるノードの数を増す方法が示されている。８つ
のカスケード連結された交換機を１０Ａないし１０Ｈで
表して、それらが交換装置１０の同一のコピーであっ
て、入力ポートおよび出力ポートの配線だけが異なるこ
とを示す。１６個のノードのどれも、２つの交換装置１
０ブロックを通過する接続を介して他のどのノードとも
通信できることに留意されたい。たとえば、ノード５
は、交換機１０Ｂおよび交換機１０Ｈを通過してノード
１５にメッセージを送信することができる。すべての接
続は２つの交換装置１０ブロックを通って確立されるの
で、８つの交換装置１０ブロックから成るネットワーク
を２段交換ネットワークと呼ぶ。３つの段、４つの段な
どを使用することによって、同様に交換装置１０ブロッ
クから他の多段ネットワークを構成することができる。
ロックをカスケード式に連結することによって、システ
ムにおけるノードの数を増す方法が示されている。８つ
のカスケード連結された交換機を１０Ａないし１０Ｈで
表して、それらが交換装置１０の同一のコピーであっ
て、入力ポートおよび出力ポートの配線だけが異なるこ
とを示す。１６個のノードのどれも、２つの交換装置１
０ブロックを通過する接続を介して他のどのノードとも
通信できることに留意されたい。たとえば、ノード５
は、交換機１０Ｂおよび交換機１０Ｈを通過してノード
１５にメッセージを送信することができる。すべての接
続は２つの交換装置１０ブロックを通って確立されるの
で、８つの交換装置１０ブロックから成るネットワーク
を２段交換ネットワークと呼ぶ。３つの段、４つの段な
どを使用することによって、同様に交換装置１０ブロッ
クから他の多段ネットワークを構成することができる。
【００２８】図５を参照すると、ＡＬＬＮＯＤＥ交換装
置１０を通る単純なデータの流れの機能図が示されてい
る。図５では、分かりやすくするために、各入力ポー
ト、交換機内部、および各出力ポートにおける、ＶＡＬ
ＩＤ線および４本のデータ線を１本の線で示してある。
たとえば、IN PORT 1において交換機１０に入るＶＡＬ
ＩＤ線および４本のデータ線は、交換装置１０の５つの
内部機能ブロック、すなわちブロック５０Ａ、６０Ａ、
６０Ｂ、６０Ｃ、６０Ｄに向かう。ブロック５０Ａは、
４つの可能な出力ポートのうちのどれを入力ポート１と
接続するかについて判断を下す。各入力ポートからのＶ
ＡＬＩＤ線および４本のデータ線は、各出力マルチプレ
クサ・ブロック（６０Ａ、６０Ｂ、６０Ｃ、６０Ｄ）に
向かう。これによって、任意の入力ポートを任意の出力
ポートに接続することが可能になる。４つの出力マルチ
プレクサ・ブロック（６０Ａ、６０Ｂ、６０Ｃ、６０
Ｄ）はそれぞれ、４本の可能な入力ポート線の組のうち
のどれを各出力ポートに接続するかについて、各制御ブ
ロック（５０Ａ、５０Ｂ、５０Ｃ、５０Ｄ）から独自に
指令を受ける。たとえば、制御ブロック５０Ａは、入力
ポート１を出力ポート３に接続するようにマルチプレク
サ６０Ｃに指令することができる。制御ブロック５０Ｂ
は、入力ポート２を出力ポート１に接続するようにマル
チプレクサ６０Ａに指令することができる。制御ブロッ
ク５０Ｃは、入力ポート３を出力ポート２および出力ポ
ート４にマルチキャスト式に接続するようにマルチプレ
クサ６０Ｂおよび６０Ｄに指令することができる。３つ
の接続をすべて同時にまたは異なる時間に確立すること
が可能である。マルチプレクサ６０Ａないし６０Ｄが、
入力ポートから出力ポートへと１方向に信号が流れる、
交換機１０中をＶＡＬＩＤ信号およびデータ信号が移動
する接続を形成するのと同時に、マルチプレクサ６１Ｄ
およびＡＮＤゲート６３Ｄが、出力ポートから入力ポー
トへと反対方向に信号が流れる、ＲＥＪＥＣＴ信号およ
びＡＣＣＥＰＴ信号用の信号接続をそれぞれ形成する
（典型的な実施態様をブロック６１Ｄおよび６３Ｄで示
す。同様なブロックが各入力ポートに結合されてい
る）。このＲＥＪＥＣＴ信号およびＡＣＣＥＰＴ信号
は、カスケード式ネットワークにおける以後の交換機１
０の各段によってまたはＶＡＬＩＤ信号および４つのデ
ータ信号を受信し解釈する装置によって取られたアクシ
ョンの肯定フィードバック指示を交換機１０に提供す
る。ＶＡＬＩＤ信号の制御下で４つのデータ信号にわた
って交換装置１０を通って伝送される制御ヘッダまたは
ディジタル・メッセージは、指令された接続を確立でき
ない場合は任意のネットワーク段によって、またその時
点でメッセージを受信できない場合または伝送中にエラ
ーを検出した場合は受信側装置によって拒絶することが
できる。受信側装置はまた、ＡＣＣＥＰＴ信号をパルス
発信することによって、コマンドまたはメッセージが
（エラーが検出されずに）正しく到着したかどうかを確
認することができる。ＲＥＪＥＣＴ信号およびＡＣＣＥ
ＰＴ信号はデータの流れと反対方向に進むので、試みら
れた伝送が正しく受信されたかそれとも拒絶されたかに
ついての肯定指示を送信側に報告する手段となる。
置１０を通る単純なデータの流れの機能図が示されてい
る。図５では、分かりやすくするために、各入力ポー
ト、交換機内部、および各出力ポートにおける、ＶＡＬ
ＩＤ線および４本のデータ線を１本の線で示してある。
たとえば、IN PORT 1において交換機１０に入るＶＡＬ
ＩＤ線および４本のデータ線は、交換装置１０の５つの
内部機能ブロック、すなわちブロック５０Ａ、６０Ａ、
６０Ｂ、６０Ｃ、６０Ｄに向かう。ブロック５０Ａは、
４つの可能な出力ポートのうちのどれを入力ポート１と
接続するかについて判断を下す。各入力ポートからのＶ
ＡＬＩＤ線および４本のデータ線は、各出力マルチプレ
クサ・ブロック（６０Ａ、６０Ｂ、６０Ｃ、６０Ｄ）に
向かう。これによって、任意の入力ポートを任意の出力
ポートに接続することが可能になる。４つの出力マルチ
プレクサ・ブロック（６０Ａ、６０Ｂ、６０Ｃ、６０
Ｄ）はそれぞれ、４本の可能な入力ポート線の組のうち
のどれを各出力ポートに接続するかについて、各制御ブ
ロック（５０Ａ、５０Ｂ、５０Ｃ、５０Ｄ）から独自に
指令を受ける。たとえば、制御ブロック５０Ａは、入力
ポート１を出力ポート３に接続するようにマルチプレク
サ６０Ｃに指令することができる。制御ブロック５０Ｂ
は、入力ポート２を出力ポート１に接続するようにマル
チプレクサ６０Ａに指令することができる。制御ブロッ
ク５０Ｃは、入力ポート３を出力ポート２および出力ポ
ート４にマルチキャスト式に接続するようにマルチプレ
クサ６０Ｂおよび６０Ｄに指令することができる。３つ
の接続をすべて同時にまたは異なる時間に確立すること
が可能である。マルチプレクサ６０Ａないし６０Ｄが、
入力ポートから出力ポートへと１方向に信号が流れる、
交換機１０中をＶＡＬＩＤ信号およびデータ信号が移動
する接続を形成するのと同時に、マルチプレクサ６１Ｄ
およびＡＮＤゲート６３Ｄが、出力ポートから入力ポー
トへと反対方向に信号が流れる、ＲＥＪＥＣＴ信号およ
びＡＣＣＥＰＴ信号用の信号接続をそれぞれ形成する
（典型的な実施態様をブロック６１Ｄおよび６３Ｄで示
す。同様なブロックが各入力ポートに結合されてい
る）。このＲＥＪＥＣＴ信号およびＡＣＣＥＰＴ信号
は、カスケード式ネットワークにおける以後の交換機１
０の各段によってまたはＶＡＬＩＤ信号および４つのデ
ータ信号を受信し解釈する装置によって取られたアクシ
ョンの肯定フィードバック指示を交換機１０に提供す
る。ＶＡＬＩＤ信号の制御下で４つのデータ信号にわた
って交換装置１０を通って伝送される制御ヘッダまたは
ディジタル・メッセージは、指令された接続を確立でき
ない場合は任意のネットワーク段によって、またその時
点でメッセージを受信できない場合または伝送中にエラ
ーを検出した場合は受信側装置によって拒絶することが
できる。受信側装置はまた、ＡＣＣＥＰＴ信号をパルス
発信することによって、コマンドまたはメッセージが
（エラーが検出されずに）正しく到着したかどうかを確
認することができる。ＲＥＪＥＣＴ信号およびＡＣＣＥ
ＰＴ信号はデータの流れと反対方向に進むので、試みら
れた伝送が正しく受信されたかそれとも拒絶されたかに
ついての肯定指示を送信側に報告する手段となる。
【００２９】図６、７を参照すると、アナログ出力マル
チプレクサ・ブロック６５Ａ、６５Ｂ、６５Ｃ、６５Ｄ
を各交換機出力ポートに追加することによって、図５に
記載された発明を拡張して本発明を実施する方法が示さ
れている。各入力ポートからのアナログＹ線は、各アナ
ログ出力マルチプレクサ・ブロック（６５Ａ、６５Ｂ、
６５Ｃ、６５Ｄ）に向かう。これによって、任意の入力
ポート・アナログ信号を任意の出力ポートアナログ信号
に接続することが可能となる。４つのアナログ出力マル
チプレクサ・ブロック（６５Ａ、６５Ｂ、６５Ｃ、６５
Ｄ）はそれぞれ、４つのディジタル出力マルチプレクサ
・ブロック（６０Ａ、６０Ｂ、６０Ｃ、６０Ｄ）に指令
する信号とまったく同じ信号によって、各制御ブロック
（５０Ａ、５０Ｂ、５０Ｃ、５０Ｄ）から独自に指令を
受ける。これによって、入力ポート・アナログＹ線の４
つの可能な組のどれを各出力ポートと接続するかのアナ
ログ選択が行われる。たとえば、制御ブロック５０Ａは
入力ポート１を出力ポート３に接続するようマルチプレ
クサ６０Ｃおよび６５Ｃに指令することができ、制御ブ
ロック５０Ｂは入力ポート２を出力ポート１に接続する
ようマルチプレクサ６０Ａおよび６５Ａに指令すること
ができ、制御ブロック５０Ｃは入力ポート３を出力ポー
ト４に接続するようマルチプレクサ６０Ｄおよび６５Ｄ
に指令することができ、制御ブロック５０Ｄは入力ポー
ト４を出力ポート２に接続するようマルチプレクサ６０
Ｂおよび６５Ｂに指令することができる。４つの接続を
すべて、同時にまたは異なる時間に確立することが可能
である。アナログ・マルチプレクサとディジタル・マル
チプレクサを同一のチップ内で組み合わせて、両方のタ
スクを実行できる単一のチップを作成できることに留意
されたい。交換機１２を通じて伝送されるディジタル・
メッセージまたはアナログ波形は、指令された接続を確
立できない場合は任意の交換機１２段によって、またこ
の時点でメッセージを受信できないか、あるいは伝送の
エラーを検出した場合は受信側装置によって、拒絶する
ことができる。
チプレクサ・ブロック６５Ａ、６５Ｂ、６５Ｃ、６５Ｄ
を各交換機出力ポートに追加することによって、図５に
記載された発明を拡張して本発明を実施する方法が示さ
れている。各入力ポートからのアナログＹ線は、各アナ
ログ出力マルチプレクサ・ブロック（６５Ａ、６５Ｂ、
６５Ｃ、６５Ｄ）に向かう。これによって、任意の入力
ポート・アナログ信号を任意の出力ポートアナログ信号
に接続することが可能となる。４つのアナログ出力マル
チプレクサ・ブロック（６５Ａ、６５Ｂ、６５Ｃ、６５
Ｄ）はそれぞれ、４つのディジタル出力マルチプレクサ
・ブロック（６０Ａ、６０Ｂ、６０Ｃ、６０Ｄ）に指令
する信号とまったく同じ信号によって、各制御ブロック
（５０Ａ、５０Ｂ、５０Ｃ、５０Ｄ）から独自に指令を
受ける。これによって、入力ポート・アナログＹ線の４
つの可能な組のどれを各出力ポートと接続するかのアナ
ログ選択が行われる。たとえば、制御ブロック５０Ａは
入力ポート１を出力ポート３に接続するようマルチプレ
クサ６０Ｃおよび６５Ｃに指令することができ、制御ブ
ロック５０Ｂは入力ポート２を出力ポート１に接続する
ようマルチプレクサ６０Ａおよび６５Ａに指令すること
ができ、制御ブロック５０Ｃは入力ポート３を出力ポー
ト４に接続するようマルチプレクサ６０Ｄおよび６５Ｄ
に指令することができ、制御ブロック５０Ｄは入力ポー
ト４を出力ポート２に接続するようマルチプレクサ６０
Ｂおよび６５Ｂに指令することができる。４つの接続を
すべて、同時にまたは異なる時間に確立することが可能
である。アナログ・マルチプレクサとディジタル・マル
チプレクサを同一のチップ内で組み合わせて、両方のタ
スクを実行できる単一のチップを作成できることに留意
されたい。交換機１２を通じて伝送されるディジタル・
メッセージまたはアナログ波形は、指令された接続を確
立できない場合は任意の交換機１２段によって、またこ
の時点でメッセージを受信できないか、あるいは伝送の
エラーを検出した場合は受信側装置によって、拒絶する
ことができる。
【００３０】図８を参照すると、ブロック５６、５２、
５４は、交換装置１２の一部分である交換装置１４へと
またそれを通って伝送できるメッセージの形の多重線
（並列）／直列ディジタル・データを生成するための典
型的な方法を示している。交換装置１２への他の各入力
ポートでも、ブロック５６、５２、５４で提供されるの
と同様の並列／直列データ生成論理回路が使用できる。
入力データ線の各組は、４つのシフト・レジスタ５４に
よって同じクロックに対して同期化された所与の入力ポ
ートに、４本の直列データ線を提供する。シフト・レジ
スタ５４は、同一のクロッキング信号（図８の１００Ｍ
Ｈｚ）で制御される４本のデータ同期線３１をシフトす
ることによって並列／直列データを作成する。しかし、
交換装置１４の４つの異なる入力ポート・ソース（３
１、３２、３３、３４）は、異なる非同期１００ＭＨｚ
クロッキング信号に基づき、相互に非同期にすることが
できる。
５４は、交換装置１２の一部分である交換装置１４へと
またそれを通って伝送できるメッセージの形の多重線
（並列）／直列ディジタル・データを生成するための典
型的な方法を示している。交換装置１２への他の各入力
ポートでも、ブロック５６、５２、５４で提供されるの
と同様の並列／直列データ生成論理回路が使用できる。
入力データ線の各組は、４つのシフト・レジスタ５４に
よって同じクロックに対して同期化された所与の入力ポ
ートに、４本の直列データ線を提供する。シフト・レジ
スタ５４は、同一のクロッキング信号（図８の１００Ｍ
Ｈｚ）で制御される４本のデータ同期線３１をシフトす
ることによって並列／直列データを作成する。しかし、
交換装置１４の４つの異なる入力ポート・ソース（３
１、３２、３３、３４）は、異なる非同期１００ＭＨｚ
クロッキング信号に基づき、相互に非同期にすることが
できる。
【００３１】交換装置１４を通って並列／直列メッセー
ジを送信するためのプロセスは、伝送すべきデータ・メ
ッセージを累積するＦＩＦＯ ５６を伴う。次に伝送す
るメッセージ全体が、バッファ５２に移される。バッフ
ァ５２に格納されたメッセージは、伝送の準備としてシ
フト・レジスタ５４に移され、データ・ビット０をシフ
ト・レジスタ１の第１ビットに、データ・ビット１をシ
フト・レジスタ２の第１ビットに、データ・ビット２を
シフト・レジスタ３の第１ビットに、データ・ビット３
をシフト・レジスタ４の第１ビットに、データ・ビット
４をシフト・レジスタ１の第２ビットに等々入れること
によって、データが４つのシフト・レジスタ５４に拡散
される。そうすると、シフト・レジスタ５４は、メッセ
ージ全体が伝送されるまで並列／直列データが連続的に
流れるような形で、４つの同期データ線を介して交換装
置１４に直列データを送信し始める。交換装置１４は、
（インタフェース３１を介してシフト・レジスタ５４か
ら交換装置１４に入る直列データの最初の２クロック・
サイクルに）最初に伝送された８つのビットを使用し
て、交換装置１４を通る接続経路を選択し確立する。図
８の例では、交換装置が、インタフェース３１における
８本の個々の線がそれぞれインタフェース４２における
対応する各線に独自にかつ直接に接続されるような形
で、入力ポート１（３１）と出力ポート２（４２）の一
時的接続を確立する様子を破線で示す。
ジを送信するためのプロセスは、伝送すべきデータ・メ
ッセージを累積するＦＩＦＯ ５６を伴う。次に伝送す
るメッセージ全体が、バッファ５２に移される。バッフ
ァ５２に格納されたメッセージは、伝送の準備としてシ
フト・レジスタ５４に移され、データ・ビット０をシフ
ト・レジスタ１の第１ビットに、データ・ビット１をシ
フト・レジスタ２の第１ビットに、データ・ビット２を
シフト・レジスタ３の第１ビットに、データ・ビット３
をシフト・レジスタ４の第１ビットに、データ・ビット
４をシフト・レジスタ１の第２ビットに等々入れること
によって、データが４つのシフト・レジスタ５４に拡散
される。そうすると、シフト・レジスタ５４は、メッセ
ージ全体が伝送されるまで並列／直列データが連続的に
流れるような形で、４つの同期データ線を介して交換装
置１４に直列データを送信し始める。交換装置１４は、
（インタフェース３１を介してシフト・レジスタ５４か
ら交換装置１４に入る直列データの最初の２クロック・
サイクルに）最初に伝送された８つのビットを使用し
て、交換装置１４を通る接続経路を選択し確立する。図
８の例では、交換装置が、インタフェース３１における
８本の個々の線がそれぞれインタフェース４２における
対応する各線に独自にかつ直接に接続されるような形
で、入力ポート１（３１）と出力ポート２（４２）の一
時的接続を確立する様子を破線で示す。
【００３２】図９を参照すると、交換装置１４の入力ポ
ートと出力ポートの典型的な直列波形が示されている。
交換機は、シフト・レジスタ５４によって送信された直
列伝送の最初の８ビットを削除し、それらを使用して、
インタフェース３１からインタフェース４２への接続な
どの接続を確立し保持する。この例における直列メッセ
ージの残り部分は、インタフェース３１からインタフェ
ース４２に直接に転送されるので、インタフェース４２
には、インタフェース３１が受信するメッセージとまっ
たく同じメッセージから最初の８ビットを削除したもの
が見える。この部分は、直列データが交換装置１４を通
過する際に発生する回線遅延だけ遅延されている。交換
装置１４は、インタフェース３１を介して入ってくる直
列データを、いかなる形でもバッファリングまたは再ク
ロックしない。交換装置１４は、インタフェース３１を
介して受信した入力波形を、最初の８ビットをはぎ取る
以外はいかなる形でも変更せず、可能なかぎり迅速に出
力インタフェース４２に反射するだけである。
ートと出力ポートの典型的な直列波形が示されている。
交換機は、シフト・レジスタ５４によって送信された直
列伝送の最初の８ビットを削除し、それらを使用して、
インタフェース３１からインタフェース４２への接続な
どの接続を確立し保持する。この例における直列メッセ
ージの残り部分は、インタフェース３１からインタフェ
ース４２に直接に転送されるので、インタフェース４２
には、インタフェース３１が受信するメッセージとまっ
たく同じメッセージから最初の８ビットを削除したもの
が見える。この部分は、直列データが交換装置１４を通
過する際に発生する回線遅延だけ遅延されている。交換
装置１４は、インタフェース３１を介して入ってくる直
列データを、いかなる形でもバッファリングまたは再ク
ロックしない。交換装置１４は、インタフェース３１を
介して受信した入力波形を、最初の８ビットをはぎ取る
以外はいかなる形でも変更せず、可能なかぎり迅速に出
力インタフェース４２に反射するだけである。
【００３３】インタフェース（３１など）を介して交換
機１４の入力ポートに、進行中の転送がないことを示す
ための規約は、４本のデータ線で示される連続したＩＤ
ＬＥコマンドを発行することであり、ＶＡＬＩＤ制御線
は論理０に保持される。いずれかの入力線で論理１が検
出された場合は、ＩＤＬＥ状態から離れたことを示し、
選択および転送が開始していることを交換機に示す。同
様に、進行中のアクティブな転送がないときは、交換機
からの出力線がＩＤＬＥ状態に（すべて０に）保持され
る。
機１４の入力ポートに、進行中の転送がないことを示す
ための規約は、４本のデータ線で示される連続したＩＤ
ＬＥコマンドを発行することであり、ＶＡＬＩＤ制御線
は論理０に保持される。いずれかの入力線で論理１が検
出された場合は、ＩＤＬＥ状態から離れたことを示し、
選択および転送が開始していることを交換機に示す。同
様に、進行中のアクティブな転送がないときは、交換機
からの出力線がＩＤＬＥ状態に（すべて０に）保持され
る。
【００３４】一般に、（入力ポートから出力ポートへ
の）どの接続を確立すべきかをすべての交換機に指令す
る経路選択方式が必要である。交換装置１０の場合、経
路選択コマンドは、データが転送されるインタフェース
と同じインタフェース、すなわち各入力ポートと結合さ
れた４本のデータ線を介して交換機に伝送される。選択
情報は、指令された相互接続が確立でき、データが指令
された宛先に流れることができるように、データより前
に転送しておかなければならない。選択情報は、入力ポ
ート番号（１ないし４）を識別する必要はない。なぜな
ら、入力ポート番号は特定の入力を介して交換機に達す
るが、交換機はどの入力ポート上でデータを受信するか
をすでに知っているからである。したがって、選択情報
は、交換装置１０の４つの出力ポートのうちの接続すべ
き出力ポートの番号（１ないし４）を指定するだけでよ
い。ここで推奨される経路選択方式は、ゼロ復帰を伴う
Ｎ−１コード化である（DEAD FIELDと呼ばれる）。
の）どの接続を確立すべきかをすべての交換機に指令す
る経路選択方式が必要である。交換装置１０の場合、経
路選択コマンドは、データが転送されるインタフェース
と同じインタフェース、すなわち各入力ポートと結合さ
れた４本のデータ線を介して交換機に伝送される。選択
情報は、指令された相互接続が確立でき、データが指令
された宛先に流れることができるように、データより前
に転送しておかなければならない。選択情報は、入力ポ
ート番号（１ないし４）を識別する必要はない。なぜな
ら、入力ポート番号は特定の入力を介して交換機に達す
るが、交換機はどの入力ポート上でデータを受信するか
をすでに知っているからである。したがって、選択情報
は、交換装置１０の４つの出力ポートのうちの接続すべ
き出力ポートの番号（１ないし４）を指定するだけでよ
い。ここで推奨される経路選択方式は、ゼロ復帰を伴う
Ｎ−１コード化である（DEAD FIELDと呼ばれる）。
【００３５】図１０を参照すると、交換装置１０に制御
情報およびディジタル・データ情報を送信するための厳
密な直列ビット・パターンおよび制御信号活動化の典型
的な例が示されている。この例では、図４に示したカス
ケード連結２段交換ネットワークを参照し、ネットワー
クを通ってノード１から交換装置１０Ａおよび１０Ｆを
通りノード７にデータを送信する。この接続を確立する
には、入力ポート１を、第１段交換装置１０Ａの出力ポ
ート２と、第２段交換装置１０Ｆの出力ポート３に接続
しなければならない。入力ポート１に送信され、交換装
置１０Ａおよび１０Ｆにおいて所望の接続を発生させる
信号シーケンスは、図４に示されている。１および０の
信号シーケンスでは、時間が左から右へ経過するので、
クロック時間−２に見える値が最初に交換機１０Ａに到
達し、クロック時間−１における値が次に到達し、以下
同様である。IN1-DATA線およびIN1-VALID線の値はすべ
てゼロであり、それらの値はＩＤＬＥを示すので、時間
−２から時間−１までの間に交換機１０Ａで何も起こら
ない。クロック時間０に、IN1-VALID線が論理１にな
る。これによって、入力ポート１がデータを受信するこ
とができるようになり、交換機１０Ａの準備が行われる
が、この時点では、交換機１０Ａで接続やアクションは
発生しない。IN1-VALID制御線は基本的に、対応する交
換機入力ポートを使用可能にする。IN1-VALIDが論理０
のとき、交換機１０Ａは接続を確立することも、入力ポ
ート１からデータを受信することもできない。入力ポー
ト１はＲＥＳＥＴに保持されている。最後に、クロック
時間１に、交換機１０Ａは、どの出力ポートに接続する
かについてのコマンドを受信する。このコマンドは、完
全にクロック時間１の間に受信される。
情報およびディジタル・データ情報を送信するための厳
密な直列ビット・パターンおよび制御信号活動化の典型
的な例が示されている。この例では、図４に示したカス
ケード連結２段交換ネットワークを参照し、ネットワー
クを通ってノード１から交換装置１０Ａおよび１０Ｆを
通りノード７にデータを送信する。この接続を確立する
には、入力ポート１を、第１段交換装置１０Ａの出力ポ
ート２と、第２段交換装置１０Ｆの出力ポート３に接続
しなければならない。入力ポート１に送信され、交換装
置１０Ａおよび１０Ｆにおいて所望の接続を発生させる
信号シーケンスは、図４に示されている。１および０の
信号シーケンスでは、時間が左から右へ経過するので、
クロック時間−２に見える値が最初に交換機１０Ａに到
達し、クロック時間−１における値が次に到達し、以下
同様である。IN1-DATA線およびIN1-VALID線の値はすべ
てゼロであり、それらの値はＩＤＬＥを示すので、時間
−２から時間−１までの間に交換機１０Ａで何も起こら
ない。クロック時間０に、IN1-VALID線が論理１にな
る。これによって、入力ポート１がデータを受信するこ
とができるようになり、交換機１０Ａの準備が行われる
が、この時点では、交換機１０Ａで接続やアクションは
発生しない。IN1-VALID制御線は基本的に、対応する交
換機入力ポートを使用可能にする。IN1-VALIDが論理０
のとき、交換機１０Ａは接続を確立することも、入力ポ
ート１からデータを受信することもできない。入力ポー
ト１はＲＥＳＥＴに保持されている。最後に、クロック
時間１に、交換機１０Ａは、どの出力ポートに接続する
かについてのコマンドを受信する。このコマンドは、完
全にクロック時間１の間に受信される。
【００３６】クロック時間１に送信されたコマンド・ビ
ット・パターンは、交換機１０Ａが出力ポートへの接続
を確立するために使用する。このプロセスは、経路選択
動作と呼ばれ、完全に交換機１０Ａの内部で発生する。
このＡＬＬＮＯＤＥ交換機の発明で実施される経路選択
手法は、４つのIN1-DATA線にそれぞれ、選択すべき交換
機１０Ａの一義的出力を定義させることである。たとえ
ば、時間１に論理１になるIN1-DATA1信号は、交換機１
０Ａに出力ポート１に接続するよう指令し、IN1-DATA2
は出力ポート２への接続を指令する。この例では、クロ
ック時間１にIN1-DATA2が論理１になるので、それによ
って、交換機１０Ａは出力ポート２に接続するよう指令
を受ける。言い換えると、接続アルゴリズムは、入力ポ
ートが使用可能になった後に最初に論理１になるデータ
入力線が、その入力ポートが確立すべき接続を定義する
ということである。これは相互に排他的なプロセスであ
り、通常の場合、クロック時間１に論理１となることが
できるデータ線は１本だけである。他の３本のデータ線
は０でなければならない。選択情報の１ビットは論理１
であることが保証されるので、交換機１０Ａは、転送が
開始することを示す追加のビットを必要とせずに、伝送
の開始を認識することができることに留意されたい。交
換機１０Ａは、データ線から４つのビットを除去し、図
１０の制御ブロック５０Ａの選択レジスタにそれを格納
することによって、指令された接続を確立する。クロッ
ク時間１に伝送されたビットは交換機１０Ａを通過して
交換機１０Ｆに送られず、その代わり、交換機１０Ａ
は、クロック時間２に対応する次の４ビットを次の交換
機１０Ｆに渡し始める。しかし、図１０に示すように、
選択コマンドに続く情報ビット（この例では、クロック
時間２に４本のデータ線によって伝送される情報ビッ
ト）は常にすべて０でなければならない（DEAD FIEL
D）。その目的については、後で説明する。
ット・パターンは、交換機１０Ａが出力ポートへの接続
を確立するために使用する。このプロセスは、経路選択
動作と呼ばれ、完全に交換機１０Ａの内部で発生する。
このＡＬＬＮＯＤＥ交換機の発明で実施される経路選択
手法は、４つのIN1-DATA線にそれぞれ、選択すべき交換
機１０Ａの一義的出力を定義させることである。たとえ
ば、時間１に論理１になるIN1-DATA1信号は、交換機１
０Ａに出力ポート１に接続するよう指令し、IN1-DATA2
は出力ポート２への接続を指令する。この例では、クロ
ック時間１にIN1-DATA2が論理１になるので、それによ
って、交換機１０Ａは出力ポート２に接続するよう指令
を受ける。言い換えると、接続アルゴリズムは、入力ポ
ートが使用可能になった後に最初に論理１になるデータ
入力線が、その入力ポートが確立すべき接続を定義する
ということである。これは相互に排他的なプロセスであ
り、通常の場合、クロック時間１に論理１となることが
できるデータ線は１本だけである。他の３本のデータ線
は０でなければならない。選択情報の１ビットは論理１
であることが保証されるので、交換機１０Ａは、転送が
開始することを示す追加のビットを必要とせずに、伝送
の開始を認識することができることに留意されたい。交
換機１０Ａは、データ線から４つのビットを除去し、図
１０の制御ブロック５０Ａの選択レジスタにそれを格納
することによって、指令された接続を確立する。クロッ
ク時間１に伝送されたビットは交換機１０Ａを通過して
交換機１０Ｆに送られず、その代わり、交換機１０Ａ
は、クロック時間２に対応する次の４ビットを次の交換
機１０Ｆに渡し始める。しかし、図１０に示すように、
選択コマンドに続く情報ビット（この例では、クロック
時間２に４本のデータ線によって伝送される情報ビッ
ト）は常にすべて０でなければならない（DEAD FIEL
D）。その目的については、後で説明する。
【００３７】クロック時間２に、交換機１０Ａの入力ポ
ート１から出力ポート２への接続が確立され、この接続
によって、クロック時間２に信号シーケンスが交換機１
０Ａと相互接続線を介して交換機１０Ｆの入力ポート１
に伝送される。この時点以降、交換機１０Ａは単に、後
続のデータをただちに交換機１０Ｆの入力ポート１に送
るだけである。交換機１０Ａは、その入力ポート１のイ
ンタフェースを介して交換機１０Ａに提示される他のデ
ータ・パターンを検査せず、また該データ・パターンに
対して何らアクションを取らない。交換機１０Ａは、入
力ポート１を介して受信したすべてのデータ・パターン
をただちに出力ポート２および交換機１０Ｆに渡すだけ
である。したがって、クロック時間２に、交換機１０Ａ
とそれに結合されたケーブルにおける遅延がゼロである
と仮定すると、交換機１０Ｆの入力ポート１には、ＶＡ
ＬＩＤ信号が立ち上がり、４本のデータ線上のすべてゼ
ロのDEAD FIELDが交換機１０Ｆの入力ポート１に入って
くるのが見える。このようにして、時間２に、交換機１
０Ｆの入力ポート１は、以前に時間０に交換機１０Ａの
入力ポート１が使用可能になったのと同じ方式で使用可
能になる。
ート１から出力ポート２への接続が確立され、この接続
によって、クロック時間２に信号シーケンスが交換機１
０Ａと相互接続線を介して交換機１０Ｆの入力ポート１
に伝送される。この時点以降、交換機１０Ａは単に、後
続のデータをただちに交換機１０Ｆの入力ポート１に送
るだけである。交換機１０Ａは、その入力ポート１のイ
ンタフェースを介して交換機１０Ａに提示される他のデ
ータ・パターンを検査せず、また該データ・パターンに
対して何らアクションを取らない。交換機１０Ａは、入
力ポート１を介して受信したすべてのデータ・パターン
をただちに出力ポート２および交換機１０Ｆに渡すだけ
である。したがって、クロック時間２に、交換機１０Ａ
とそれに結合されたケーブルにおける遅延がゼロである
と仮定すると、交換機１０Ｆの入力ポート１には、ＶＡ
ＬＩＤ信号が立ち上がり、４本のデータ線上のすべてゼ
ロのDEAD FIELDが交換機１０Ｆの入力ポート１に入って
くるのが見える。このようにして、時間２に、交換機１
０Ｆの入力ポート１は、以前に時間０に交換機１０Ａの
入力ポート１が使用可能になったのと同じ方式で使用可
能になる。
【００３８】この例では、クロック時間３にIN1-DATA3
が論理１になり、それによって交換機１０Ｆは、交換機
１０Ａがクロック時間１に入力ポート１を出力ポート２
に接続するよう指令を受けたのと同様に、入力ポート１
を出力ポート３に接続するよう指令を受ける。交換機１
０Ｆは、指令された接続を確立する際、クロック時間３
にデータ線から４ビットを除去し、図５の制御ブロック
５０Ａの一部である選択レジスタにそれを格納する。ク
ロック時間３に伝送されたビットは、交換機１０Ｆを通
ってノード７に渡されず、その代わりに、交換機１０Ｆ
は、クロック時間４に対応するデータの次の４ビットを
ノード７に渡し始める。しかし、図１０に示すように、
選択コマンドに続く情報ビット（この例では、クロック
時間４に４本のデータ線によって伝送される情報ビッ
ト）は常にすべて０でなければならない（DEAD FIEL
D）。したがって、クロック時間４までに、交換機１０
Ａおよび１０Ｆは、ノード１からノード７に直接データ
を転送するための接続経路を確立し終えている。クロッ
ク時間５までノード７にはＩＤＬＥコマンドしか見な
い。ノード７は、時間４に交換機１０ＦからのOUT3-VAL
ID線がアクティブになることを知り、時間５に使用可能
になってデータの受信を開始する。時間５以降、ノード
７は交換機１０Ｆからの４本のOUT3-DATA線を介してノ
ード１からのデータを受信することができる。実際のデ
ータが伝送されるプロトコルは、マンチェスタ・コード
化、プリアンブル付き８／１０ビット・コード化など通
常のフォーマットのどれでもよい。しかし、図１０に示
す好ましい実施例は、時間５にすべて１の同期化フィー
ルドと、それに続くＮＲＺデータ・メッセージである。
このデータ・メッセージは、転送のワード・カウント長
を指定することができる。すべて１の同期化フィールド
を実際のデータ・メッセージの接頭部として使用する目
的は、受信側ノード７が１クロック時間で送信側ノード
１と同期化できるようにすることである。その際に、デ
ータ転送に関与する２つのノードが、相互に非同期のク
ロッキング・システムを持つが、指定された許容差の範
囲内で同じ周波数で動作するものと仮定されている。
が論理１になり、それによって交換機１０Ｆは、交換機
１０Ａがクロック時間１に入力ポート１を出力ポート２
に接続するよう指令を受けたのと同様に、入力ポート１
を出力ポート３に接続するよう指令を受ける。交換機１
０Ｆは、指令された接続を確立する際、クロック時間３
にデータ線から４ビットを除去し、図５の制御ブロック
５０Ａの一部である選択レジスタにそれを格納する。ク
ロック時間３に伝送されたビットは、交換機１０Ｆを通
ってノード７に渡されず、その代わりに、交換機１０Ｆ
は、クロック時間４に対応するデータの次の４ビットを
ノード７に渡し始める。しかし、図１０に示すように、
選択コマンドに続く情報ビット（この例では、クロック
時間４に４本のデータ線によって伝送される情報ビッ
ト）は常にすべて０でなければならない（DEAD FIEL
D）。したがって、クロック時間４までに、交換機１０
Ａおよび１０Ｆは、ノード１からノード７に直接データ
を転送するための接続経路を確立し終えている。クロッ
ク時間５までノード７にはＩＤＬＥコマンドしか見な
い。ノード７は、時間４に交換機１０ＦからのOUT3-VAL
ID線がアクティブになることを知り、時間５に使用可能
になってデータの受信を開始する。時間５以降、ノード
７は交換機１０Ｆからの４本のOUT3-DATA線を介してノ
ード１からのデータを受信することができる。実際のデ
ータが伝送されるプロトコルは、マンチェスタ・コード
化、プリアンブル付き８／１０ビット・コード化など通
常のフォーマットのどれでもよい。しかし、図１０に示
す好ましい実施例は、時間５にすべて１の同期化フィー
ルドと、それに続くＮＲＺデータ・メッセージである。
このデータ・メッセージは、転送のワード・カウント長
を指定することができる。すべて１の同期化フィールド
を実際のデータ・メッセージの接頭部として使用する目
的は、受信側ノード７が１クロック時間で送信側ノード
１と同期化できるようにすることである。その際に、デ
ータ転送に関与する２つのノードが、相互に非同期のク
ロッキング・システムを持つが、指定された許容差の範
囲内で同じ周波数で動作するものと仮定されている。
【００３９】好ましい実施例では、クロック時間６およ
びクロック時間７に、まずメッセージのワード・カウン
ト長が送られる。ノード７は次に、長さのカウントを減
分し、転送がいつ完了するかを検出することができる。
ノード７は次に、選択されたエラー検出方式（パリテ
ィ、ＥＣＣ、またはＣＲＣ）を使用してメッセージが正
確かどうか検査することができる。メッセージを正しく
受信しなかった場合、ノード７はそれに応答して、クロ
ック時間ｎ＋１およびｎ＋２に、交換機１０Ｆに戻るＡ
ＣＣＥＰＴインタフェース線を活動化する。交換機１０
Ｆは交換機１０ＡにＡＣＣＥＰＴ指示を返し、交換機１
０Ａはこの指示をただちにノード１に返す。これは、ノ
ード１に対して、転送が首尾よく完了したことを示し、
ノード１は交換機１０ＡへのＶＡＬＩＤ線および４本の
データ線をゼロにリセットする。これによってデータ転
送は完了し、ＩＤＬＥ状態に戻る。交換機１０ＡへのIN
1-VALID入力線が時間ｎ＋３にゼロになると、交換機１
０Ａの入力ポート１は、出力ポート２への接続を切断
し、ＩＤＬＥ状態に戻る。交換機１０Ｆはただちに、IN
1-VALID入力線がゼロになるのを知り、出力ポート３へ
の接続を切断し、ＩＤＬＥ状態に戻る。したがって、わ
ずか１クロック時間で、接続を切断し、交換機がＩＤＬ
Ｅ状態に戻ることができる。伝送すべき別のメッセージ
がノード１にある場合、ノード１は次のメッセージをバ
ッファ５２およびシフト・レジスタ５４にロードし（図
８）、時間ｎ＋４にノード７またはその他のノードへの
伝送を開始することができる。唯一の制限は、ある転送
の終了を別の転送が始まる前に示すため、ノード１で生
成されるＶＡＬＩＤ信号が、最短の１クロック時間（時
間ｎ＋３）でゼロに戻らなければならないことである。
びクロック時間７に、まずメッセージのワード・カウン
ト長が送られる。ノード７は次に、長さのカウントを減
分し、転送がいつ完了するかを検出することができる。
ノード７は次に、選択されたエラー検出方式（パリテ
ィ、ＥＣＣ、またはＣＲＣ）を使用してメッセージが正
確かどうか検査することができる。メッセージを正しく
受信しなかった場合、ノード７はそれに応答して、クロ
ック時間ｎ＋１およびｎ＋２に、交換機１０Ｆに戻るＡ
ＣＣＥＰＴインタフェース線を活動化する。交換機１０
Ｆは交換機１０ＡにＡＣＣＥＰＴ指示を返し、交換機１
０Ａはこの指示をただちにノード１に返す。これは、ノ
ード１に対して、転送が首尾よく完了したことを示し、
ノード１は交換機１０ＡへのＶＡＬＩＤ線および４本の
データ線をゼロにリセットする。これによってデータ転
送は完了し、ＩＤＬＥ状態に戻る。交換機１０ＡへのIN
1-VALID入力線が時間ｎ＋３にゼロになると、交換機１
０Ａの入力ポート１は、出力ポート２への接続を切断
し、ＩＤＬＥ状態に戻る。交換機１０Ｆはただちに、IN
1-VALID入力線がゼロになるのを知り、出力ポート３へ
の接続を切断し、ＩＤＬＥ状態に戻る。したがって、わ
ずか１クロック時間で、接続を切断し、交換機がＩＤＬ
Ｅ状態に戻ることができる。伝送すべき別のメッセージ
がノード１にある場合、ノード１は次のメッセージをバ
ッファ５２およびシフト・レジスタ５４にロードし（図
８）、時間ｎ＋４にノード７またはその他のノードへの
伝送を開始することができる。唯一の制限は、ある転送
の終了を別の転送が始まる前に示すため、ノード１で生
成されるＶＡＬＩＤ信号が、最短の１クロック時間（時
間ｎ＋３）でゼロに戻らなければならないことである。
【００４０】ノード７は、ワード・カウントがクロック
時間ｎにゼロになった後に受信したメッセージ中でエラ
ーを見つけた場合、それに応答して、交換機１０Ｆに戻
る（ＡＣＣＥＰＴではなく）ＲＥＪＥＣＴインタフェー
ス線を活動化する。交換機１０Ｆは、ノード７からの着
信ＲＥＪＥＣＴ信号を使用してノード７への接続を切断
し、ＩＤＬＥ状態に戻り、交換機１０ＡにＲＥＪＥＣＴ
指示を転送する。交換機１０Ａは、接続を切断してＩＤ
ＬＥに戻った後、ただちにノード１にＲＥＪＥＣＴ指示
を返す。ノード１は次に、転送が拒絶されたことを示
し、交換機１０ＡへのＶＡＬＩＤ線および４本のデータ
線をゼロにリセットすることによってＩＤＬＥ状態に戻
る。その後、ノード１はバッファ５２からシフト・レジ
スタ５４を再ロードし、伝送を最初（クロック時間−
１）からやり直すことによって、伝送を再び試みること
ができる。再伝送は、前に拒絶された伝送と同じ経路を
介して行うことができる。ネットワークを通る代替経路
が実施されている場合は、別の経路を試みることもでき
る。同一のメッセージに対して、指定された回数のＲＥ
ＪＥＣＴが発生するなど、連続してＲＥＪＥＣＴに出会
った場合は、エラー報告機構を呼び出すことができる。
時間ｎにゼロになった後に受信したメッセージ中でエラ
ーを見つけた場合、それに応答して、交換機１０Ｆに戻
る（ＡＣＣＥＰＴではなく）ＲＥＪＥＣＴインタフェー
ス線を活動化する。交換機１０Ｆは、ノード７からの着
信ＲＥＪＥＣＴ信号を使用してノード７への接続を切断
し、ＩＤＬＥ状態に戻り、交換機１０ＡにＲＥＪＥＣＴ
指示を転送する。交換機１０Ａは、接続を切断してＩＤ
ＬＥに戻った後、ただちにノード１にＲＥＪＥＣＴ指示
を返す。ノード１は次に、転送が拒絶されたことを示
し、交換機１０ＡへのＶＡＬＩＤ線および４本のデータ
線をゼロにリセットすることによってＩＤＬＥ状態に戻
る。その後、ノード１はバッファ５２からシフト・レジ
スタ５４を再ロードし、伝送を最初（クロック時間−
１）からやり直すことによって、伝送を再び試みること
ができる。再伝送は、前に拒絶された伝送と同じ経路を
介して行うことができる。ネットワークを通る代替経路
が実施されている場合は、別の経路を試みることもでき
る。同一のメッセージに対して、指定された回数のＲＥ
ＪＥＣＴが発生するなど、連続してＲＥＪＥＣＴに出会
った場合は、エラー報告機構を呼び出すことができる。
【００４１】また、ネットワーク経路におけるどの交換
機１０も、メッセージを拒絶することができる。これ
は、次の２つの場合のいずれかで可能である。
機１０も、メッセージを拒絶することができる。これ
は、次の２つの場合のいずれかで可能である。
【００４２】１）ＢＵＳＹ（ビジー）−交換機がそれに
接続するよう指令を受ける出力ポートがＢＵＳＹである
（すなわち、以前に確立された接続によって出力ポート
が使用されている）場合、直前のネットワーク段または
送信側（ネットワークの第１段でＢＵＳＹを検出した場
合）に戻るＲＥＪＥＣＴ線を活動化することによって、
コマンドを発行している入力ポートにこの条件を示す。
たとえば、図１０に示す例では、１０Ａがクロック時間
−２に、入力ポート４を出力ポート２に接続するコマン
ドを受信していた場合、入力ポート１がクロック時間１
に出力ポート２への接続を要求したとき、その接続は活
動状態になっていたはずである。この場合、出力ポート
２はクロック時間１にＢＵＳＹであり、交換機１０Ａは
ノード１へのIN1-REJECT線を活動化する。上述のよう
に、送信側は、拒絶されたメッセージがあればそれを再
試行することができる。
接続するよう指令を受ける出力ポートがＢＵＳＹである
（すなわち、以前に確立された接続によって出力ポート
が使用されている）場合、直前のネットワーク段または
送信側（ネットワークの第１段でＢＵＳＹを検出した場
合）に戻るＲＥＪＥＣＴ線を活動化することによって、
コマンドを発行している入力ポートにこの条件を示す。
たとえば、図１０に示す例では、１０Ａがクロック時間
−２に、入力ポート４を出力ポート２に接続するコマン
ドを受信していた場合、入力ポート１がクロック時間１
に出力ポート２への接続を要求したとき、その接続は活
動状態になっていたはずである。この場合、出力ポート
２はクロック時間１にＢＵＳＹであり、交換機１０Ａは
ノード１へのIN1-REJECT線を活動化する。上述のよう
に、送信側は、拒絶されたメッセージがあればそれを再
試行することができる。
【００４３】同様に、交換機１０Ａにおいても首尾よく
接続を確立することができるが、クロック時間３に交換
機１０Ｆの出力ポート３がＢＵＳＹになり、それによっ
て交換機１０Ｆが交換機１０ＡにＲＥＪＥＣＴ信号を発
行することができる。それによって、交換機１０Ａは、
接続を切断してＩＤＬＥに戻った後、ただちにノード１
にＲＥＪＥＣＴを返す。
接続を確立することができるが、クロック時間３に交換
機１０Ｆの出力ポート３がＢＵＳＹになり、それによっ
て交換機１０Ｆが交換機１０ＡにＲＥＪＥＣＴ信号を発
行することができる。それによって、交換機１０Ａは、
接続を切断してＩＤＬＥに戻った後、ただちにノード１
にＲＥＪＥＣＴを返す。
【００４４】２）同時ＣＯＮＴＥＮＴＩＯＮ（競合）−
上述のように、入力ポート４がクロック時間−２に交換
機１０Ａの出力ポート２への接続を（クロック時間１に
入力ポート１からそのコマンドが発行される前に）確立
するのでなく、複数の入力ポートがほぼ同時に同じ出力
ポートへの接続を試みることが可能である。これを、利
用可能な出力ポートに対するＣＯＮＴＥＮＴＩＯＮ（競
合）と呼ぶ。たとえば、入力ポート１と入力ポート４が
共にクロック時間１に同時にコマンドを送って、出力ポ
ート２への接続を要求したものとする。本発明では、ま
ず競合している入力ポート１および入力ポート４の両方
を出力ポート２に接続することによってこの競合を解決
する。その正味の効果は、２つの入力ポートが出力ポー
ト２に電気的に接続されることであり、出力ポート２
は、両方のソースからの信号の論理和をとる。クロック
時間２に、２つの入力ポートの論理和によってエラーが
発生することはない。なぜなら、入力ポート１上と入力
ポート４上に存在する値は同じだからである。各入力ポ
ートのＶＡＬＩＤ線は論理１であり、各入力ポートのデ
ータ線はDEAD FIELD（論理０）を含んでいる。しかし、
クロック時間３には各ソースからの信号が異なる可能性
があり、クロック時間３以降に２つの入力ポートが共に
接続されたままである場合は、エラーが発生する可能性
がある。言い換えると、交換機１０Ａは、複数の入力を
同一の出力に接続するというそれ自体が下した判断を１
サイクル時間（クロック時間２）の間に訂正する。交換
機１０Ａはクロック時間２に、複数の入力が所与の出力
に接続されていることを検出することによってこの処置
をとる。交換機１０Ａは次に、それらの複数の接続のう
ち１つを除くすべてをリセットする処置をとり、クロッ
ク時間３が発生する前にそれを行う。どの接続をリセッ
トしどの接続を維持するかの判断は、優先順位に基づい
て下される。好ましい実施例では、次のような単純な優
先順位方式が使用される。入力ポート１が競合している
場合、該ポートが接続の権利を得る。入力ポート１が競
合しておらず、入力ポート２が競合している場合は、入
力ポート２が接続の権利を得る。入力ポート１および２
が競合しておらず、入力ポート３が競合している場合
は、入力ポート３が接続の権利を得る。入力ポート４が
接続の権利を得るのは、他の入力ポートが接続を要求し
ていない場合だけである。この例に優先順位選択を適用
すると、入力ポート１は出力ポート２への接続を維持す
ることができるが、入力ポート４から出力ポート２への
接続はクロック時間２にリセットされる。その結果、Ｒ
ＥＪＥＣＴ信号が交換機１０Ａから入力ポート４に通常
の方式で発行される。
上述のように、入力ポート４がクロック時間−２に交換
機１０Ａの出力ポート２への接続を（クロック時間１に
入力ポート１からそのコマンドが発行される前に）確立
するのでなく、複数の入力ポートがほぼ同時に同じ出力
ポートへの接続を試みることが可能である。これを、利
用可能な出力ポートに対するＣＯＮＴＥＮＴＩＯＮ（競
合）と呼ぶ。たとえば、入力ポート１と入力ポート４が
共にクロック時間１に同時にコマンドを送って、出力ポ
ート２への接続を要求したものとする。本発明では、ま
ず競合している入力ポート１および入力ポート４の両方
を出力ポート２に接続することによってこの競合を解決
する。その正味の効果は、２つの入力ポートが出力ポー
ト２に電気的に接続されることであり、出力ポート２
は、両方のソースからの信号の論理和をとる。クロック
時間２に、２つの入力ポートの論理和によってエラーが
発生することはない。なぜなら、入力ポート１上と入力
ポート４上に存在する値は同じだからである。各入力ポ
ートのＶＡＬＩＤ線は論理１であり、各入力ポートのデ
ータ線はDEAD FIELD（論理０）を含んでいる。しかし、
クロック時間３には各ソースからの信号が異なる可能性
があり、クロック時間３以降に２つの入力ポートが共に
接続されたままである場合は、エラーが発生する可能性
がある。言い換えると、交換機１０Ａは、複数の入力を
同一の出力に接続するというそれ自体が下した判断を１
サイクル時間（クロック時間２）の間に訂正する。交換
機１０Ａはクロック時間２に、複数の入力が所与の出力
に接続されていることを検出することによってこの処置
をとる。交換機１０Ａは次に、それらの複数の接続のう
ち１つを除くすべてをリセットする処置をとり、クロッ
ク時間３が発生する前にそれを行う。どの接続をリセッ
トしどの接続を維持するかの判断は、優先順位に基づい
て下される。好ましい実施例では、次のような単純な優
先順位方式が使用される。入力ポート１が競合している
場合、該ポートが接続の権利を得る。入力ポート１が競
合しておらず、入力ポート２が競合している場合は、入
力ポート２が接続の権利を得る。入力ポート１および２
が競合しておらず、入力ポート３が競合している場合
は、入力ポート３が接続の権利を得る。入力ポート４が
接続の権利を得るのは、他の入力ポートが接続を要求し
ていない場合だけである。この例に優先順位選択を適用
すると、入力ポート１は出力ポート２への接続を維持す
ることができるが、入力ポート４から出力ポート２への
接続はクロック時間２にリセットされる。その結果、Ｒ
ＥＪＥＣＴ信号が交換機１０Ａから入力ポート４に通常
の方式で発行される。
【００４５】したがって、本発明におけるDEAD FIELDの
目的は、１交換機段当たり１クロック時間で同時競合を
解決できるようにすることである。DEAD FIELDの第２の
目的は、前のクロック時間に活動状態であった選択ビッ
トを立ち下がらせ、直列選択データをカスケード連結さ
れた交換機へと運ぶ４本のデータ線の両端間に存在する
可能性のあるタイミング・スキューを補償することであ
る。交換機に接続の確立を指令するデータ・ビットの立
上りと立下りの両方によって、非クロッキング交換機に
２つのクロック・エッジ（立上りおよび立下り）が与え
られ、そのとき、トリガし判断を下すことができる。こ
れが、ＡＬＬＮＯＤＥ交換機で利用可能なただ２つの意
志決定時間である。
目的は、１交換機段当たり１クロック時間で同時競合を
解決できるようにすることである。DEAD FIELDの第２の
目的は、前のクロック時間に活動状態であった選択ビッ
トを立ち下がらせ、直列選択データをカスケード連結さ
れた交換機へと運ぶ４本のデータ線の両端間に存在する
可能性のあるタイミング・スキューを補償することであ
る。交換機に接続の確立を指令するデータ・ビットの立
上りと立下りの両方によって、非クロッキング交換機に
２つのクロック・エッジ（立上りおよび立下り）が与え
られ、そのとき、トリガし判断を下すことができる。こ
れが、ＡＬＬＮＯＤＥ交換機で利用可能なただ２つの意
志決定時間である。
【００４６】図１１、１２には、図６、７のアナログ・
マルチプレクサ６５Ａないし６５Ｄをどう実施するかが
さらに詳細に示されている。たとえば、アナログ・マル
チプレクサ６５Ａは、それぞれ４つの交換装置１０入力
ポートのそれぞれから１つのアナログ入力線（Ａ０
（ｎ）ないしＡ３（ｎ））を受け取る、４つの電界効果
トランジスタ（ＦＥＴ）Ｔ００、Ｔ１０、Ｔ２０、Ｔ３
０から構成されている。各ＦＥＴ回路は、ＦＥＴ交換機
ゲート駆動回路によって活動化される。ＦＥＴ交換機ゲ
ート駆動回路には、チャネル０にはＦＤ０、チャネル１
にはＦＤ１というように、チャネル番号に基づく符号を
付けてある。駆動回路ＦＤ０ないしＦＤ３はそれぞれ、
マルチプレクサ５０Ａないし５０Ｄから入力制御信号を
受け取る。その際、各マルチプレクサからそれぞれ４つ
の信号を受け取る。レベル・シフト済み経路選択信号Ｆ
Ｄ０ないしＦＤ３は適切なＦＥＴ交換機のゲートを駆動
して、ＦＥＴが「オフ」（高インピーダンス）状態から
「オン」（低インピーダンス）に切り替わるようにす
る。「オン」のＦＥＴ交換機は、適切なアナログ入力信
号Ａ０（ｎ）ないしＡ３（ｎ）を、選択された出力チャ
ネルに渡す。データ転送が完了すると、ＦＥＴ交換機ゲ
ート駆動回路が「オフ」になり、それによってＦＥＴ交
換機を「オフ」状態に戻らせる。ＡＮＳアーキテクチャ
に従って、各アナログ入力Ａ０（ｎ）ないしＡ３（ｎ）
を任意の出力チャネルに任意の組合せで接続することが
できる。参照を明確にするために、各ＦＥＴ交換機を"
Ｔｘｙ"で表す。ここで、"Ｔ"は個々のＦＥＴ交換機機
能（１）を示し、"ｘ"はＦＥＴ交換機に関連する入力ソ
ース・チャネルを示し、"ｙ"はＦＥＴ交換機に関連する
出力シンク・チャネルを示す。ＦＥＴ交換機への入出力
接続の構造に留意されたい。すなわち、各入力チャネル
が４つのＦＥＴ交換機に接続され、各出力チャネルが４
つの並列ＦＥＴ交換機から構成され、各交換機が任意の
１つの入力チャネルからその出力チャネルへの潜在的な
信号経路を提供する。この構造は、ＡＮＳディジタル・
データ経路で使用されるＭＵＸの構成と機能的に同じで
ある。
マルチプレクサ６５Ａないし６５Ｄをどう実施するかが
さらに詳細に示されている。たとえば、アナログ・マル
チプレクサ６５Ａは、それぞれ４つの交換装置１０入力
ポートのそれぞれから１つのアナログ入力線（Ａ０
（ｎ）ないしＡ３（ｎ））を受け取る、４つの電界効果
トランジスタ（ＦＥＴ）Ｔ００、Ｔ１０、Ｔ２０、Ｔ３
０から構成されている。各ＦＥＴ回路は、ＦＥＴ交換機
ゲート駆動回路によって活動化される。ＦＥＴ交換機ゲ
ート駆動回路には、チャネル０にはＦＤ０、チャネル１
にはＦＤ１というように、チャネル番号に基づく符号を
付けてある。駆動回路ＦＤ０ないしＦＤ３はそれぞれ、
マルチプレクサ５０Ａないし５０Ｄから入力制御信号を
受け取る。その際、各マルチプレクサからそれぞれ４つ
の信号を受け取る。レベル・シフト済み経路選択信号Ｆ
Ｄ０ないしＦＤ３は適切なＦＥＴ交換機のゲートを駆動
して、ＦＥＴが「オフ」（高インピーダンス）状態から
「オン」（低インピーダンス）に切り替わるようにす
る。「オン」のＦＥＴ交換機は、適切なアナログ入力信
号Ａ０（ｎ）ないしＡ３（ｎ）を、選択された出力チャ
ネルに渡す。データ転送が完了すると、ＦＥＴ交換機ゲ
ート駆動回路が「オフ」になり、それによってＦＥＴ交
換機を「オフ」状態に戻らせる。ＡＮＳアーキテクチャ
に従って、各アナログ入力Ａ０（ｎ）ないしＡ３（ｎ）
を任意の出力チャネルに任意の組合せで接続することが
できる。参照を明確にするために、各ＦＥＴ交換機を"
Ｔｘｙ"で表す。ここで、"Ｔ"は個々のＦＥＴ交換機機
能（１）を示し、"ｘ"はＦＥＴ交換機に関連する入力ソ
ース・チャネルを示し、"ｙ"はＦＥＴ交換機に関連する
出力シンク・チャネルを示す。ＦＥＴ交換機への入出力
接続の構造に留意されたい。すなわち、各入力チャネル
が４つのＦＥＴ交換機に接続され、各出力チャネルが４
つの並列ＦＥＴ交換機から構成され、各交換機が任意の
１つの入力チャネルからその出力チャネルへの潜在的な
信号経路を提供する。この構造は、ＡＮＳディジタル・
データ経路で使用されるＭＵＸの構成と機能的に同じで
ある。
【００４７】図１３、１４には、ディジタル伝送経路と
第２の非ディジタル伝送経路が互換性がなく、それらを
単一チップの設計において組み合わせることができない
例が示されている。この場合、経路接続を設定するとい
うディジタル制御機能を実行するのに１つのチップ１４
０が必要であり、光経路などの第２の伝送経路を実施す
るのに第２のチップ１７０が必要である。各制御ブロッ
ク５０Ａないし５０Ｄは、図５に関して述べたのと同じ
ことを実行する。しかし、制御ブロック５０Ａないし５
０Ｄによって生成されるディジタル制御信号は、通常ど
おりチップ１４０内部でマルチプレクサ６０Ａないし６
０Ｄを選択するのに使用される。また、制御ブロック５
０Ａないし５０Ｄによって生成される同じディジタル制
御信号が、チップ１４０から出力され、チップ１７０に
入力される。これらの信号は、チップ１７０上でディジ
タル選択信号として使用され、チップ１７０上の光マル
チプレクサ６７Ａないし６７Ｄを制御する。これらのデ
ィジタル制御信号は光マルチプレクサ６７Ａないし６７
Ｄに送られ、光マルチプレクサ６７Ａないし６７Ｄは、
指令された光相互接続を確立し、かつ光信号が４つの入
力ソースのどれから４つの出力ソースのどれをも交換で
きるようにする。このようにして、ディジタル信号と光
信号を同時にまたは異なる時間に伝送することができ
る。いずれの場合も、伝送は異なるディジタル信号また
は光信号を搬送するインタフェース回線を介して行われ
る。光伝送は、交換機段間で単一のファイバまたはＺ本
の多重ファイバを介して行われる。
第２の非ディジタル伝送経路が互換性がなく、それらを
単一チップの設計において組み合わせることができない
例が示されている。この場合、経路接続を設定するとい
うディジタル制御機能を実行するのに１つのチップ１４
０が必要であり、光経路などの第２の伝送経路を実施す
るのに第２のチップ１７０が必要である。各制御ブロッ
ク５０Ａないし５０Ｄは、図５に関して述べたのと同じ
ことを実行する。しかし、制御ブロック５０Ａないし５
０Ｄによって生成されるディジタル制御信号は、通常ど
おりチップ１４０内部でマルチプレクサ６０Ａないし６
０Ｄを選択するのに使用される。また、制御ブロック５
０Ａないし５０Ｄによって生成される同じディジタル制
御信号が、チップ１４０から出力され、チップ１７０に
入力される。これらの信号は、チップ１７０上でディジ
タル選択信号として使用され、チップ１７０上の光マル
チプレクサ６７Ａないし６７Ｄを制御する。これらのデ
ィジタル制御信号は光マルチプレクサ６７Ａないし６７
Ｄに送られ、光マルチプレクサ６７Ａないし６７Ｄは、
指令された光相互接続を確立し、かつ光信号が４つの入
力ソースのどれから４つの出力ソースのどれをも交換で
きるようにする。このようにして、ディジタル信号と光
信号を同時にまたは異なる時間に伝送することができ
る。いずれの場合も、伝送は異なるディジタル信号また
は光信号を搬送するインタフェース回線を介して行われ
る。光伝送は、交換機段間で単一のファイバまたはＺ本
の多重ファイバを介して行われる。
【図１】並列交換ネットワークを介して複数のアナログ
・チャネル、ディジタル・チャネル、および光チャネル
を相互接続する能力を有する、本発明のマルチメディア
・アナログ／ディジタル／光交換装置の好ましい実施例
を全般的に示す図である。
・チャネル、ディジタル・チャネル、および光チャネル
を相互接続する能力を有する、本発明のマルチメディア
・アナログ／ディジタル／光交換装置の好ましい実施例
を全般的に示す図である。
【図２】最大４個までのノード用のアナログ信号および
ディジタル信号を相互接続するための開示済みの完全に
並列な交換手段を提供する能力を有する、４入力４出力
（４×４）クロスバー交換装置を示す図である。
ディジタル信号を相互接続するための開示済みの完全に
並列な交換手段を提供する能力を有する、４入力４出力
（４×４）クロスバー交換装置を示す図である。
【図３】４入力４出力（４×４）クロスバー交換装置が
４つのノード間に完全な相互接続を提供するために必要
な相互接続を示す図である。
４つのノード間に完全な相互接続を提供するために必要
な相互接続を示す図である。
【図４】本発明の交換装置の開示済みの４×４実施例
を、４つを越えるノードをもつ並列システムに対応でき
るように、カスケード式に連結するための典型的な方法
を示す図である。
を、４つを越えるノードをもつ並列システムに対応でき
るように、カスケード式に連結するための典型的な方法
を示す図である。
【図５】本発明と共に使用して、ディジタル・データを
転送するために最大４個のシステム・ノードを相互接続
するための完全に並列な交換手段を提供することのでき
る、以前の米国特許出願第０７／６７７５４３号で開示
された、４×４非同期交換装置の単純なディジタル・デ
ータ・フローおよび制御経路の実施態様の概略ブロック
図である。
転送するために最大４個のシステム・ノードを相互接続
するための完全に並列な交換手段を提供することのでき
る、以前の米国特許出願第０７／６７７５４３号で開示
された、４×４非同期交換装置の単純なディジタル・デ
ータ・フローおよび制御経路の実施態様の概略ブロック
図である。
【図６】本発明の交換装置を通るアナログ信号の経路指
定を提供するための、本発明の交換装置の開示済みの４
×４実施例の単純なデータ・フローおよび制御経路の実
施態様を示す概略ブロック図である。
定を提供するための、本発明の交換装置の開示済みの４
×４実施例の単純なデータ・フローおよび制御経路の実
施態様を示す概略ブロック図である。
【図７】本発明の交換装置を通るアナログ信号の経路指
定を提供するための、本発明の交換装置の開示済みの４
×４実施例の単純なデータ・フローおよび制御経路の実
施態様を示す概略ブロック図である。
定を提供するための、本発明の交換装置の開示済みの４
×４実施例の単純なデータ・フローおよび制御経路の実
施態様を示す概略ブロック図である。
【図８】４本の同期データ線上で本発明の交換装置の元
の４×４実施例に送られる並列制御情報および多重線直
列ディジタル・データ情報を生成するための典型的な方
法を示す図である。
の４×４実施例に送られる並列制御情報および多重線直
列ディジタル・データ情報を生成するための典型的な方
法を示す図である。
【図９】本発明の交換装置の元の４×４実施例の１つの
入力ポートに着信するディジタル・インタフェース信号
を１つの出力ポートに経路指定するための典型的なタイ
ミング図である。
入力ポートに着信するディジタル・インタフェース信号
を１つの出力ポートに経路指定するための典型的なタイ
ミング図である。
【図１０】ディジタル・データをあるノードから別のノ
ードに送信する目的で、本発明の交換装置から構成され
るネットワークを通る伝送経路を選択し確立するための
典型的な方法を示す図である。
ードに送信する目的で、本発明の交換装置から構成され
るネットワークを通る伝送経路を選択し確立するための
典型的な方法を示す図である。
【図１１】開示済みの交換装置を介してアナログ信号を
交換するために本発明で使用するアナログ・マルチプレ
クサを実施する典型的な方法を示す図である。
交換するために本発明で使用するアナログ・マルチプレ
クサを実施する典型的な方法を示す図である。
【図１２】開示済みの交換装置を介してアナログ信号を
交換するために本発明で使用するアナログ・マルチプレ
クサを実施する典型的な方法を示す図である。
交換するために本発明で使用するアナログ・マルチプレ
クサを実施する典型的な方法を示す図である。
【図１３】本発明の交換装置の元の実施例を使用して、
高速光交換機用の分散型制御装置機能を実施するための
典型的な方法を示す図である。
高速光交換機用の分散型制御装置機能を実施するための
典型的な方法を示す図である。
【図１４】本発明の交換装置の元の実施例を使用して、
高速光交換機用の分散型制御装置機能を実施するための
典型的な方法を示す図である。
高速光交換機用の分散型制御装置機能を実施するための
典型的な方法を示す図である。
１０ 交換装置 ２０ ラッチ ３０ 多段相互接続ネットワーク ３１ インタフェース ５０ 制御ブロック ５２ バッファ ５４ シフト・レジスタ ５６ ＦＩＦＯ ６０ マルチプレクサ ７０ 交換インタフェース
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・デーヴィッド・ヤブシュ アメリカ合衆国13760、ニューヨーク州エ ンドウェル、ホール・ストリート 3015 (72)発明者 ロバート・フランシス・ルシュ アメリカ合衆国13850、ニューヨーク州ヴ ェスタル、コートランド・ドライブ 3100 (72)発明者 マイケル・アンソニー・マニケット アメリカ合衆国13827、ニューヨーク州オ ウェゴ、ホリスター・ロード 223
Claims (3)
- 【請求項１】ディジタル信号およびアナログ信号をネッ
トワークに送信できる複数のノードと、 前記ネットワークからディジタル信号およびアナログ信
号を受信できる複数のノードと、 前記諸要素を入力ポートから出力ポートへの接続を介し
て非同期的に並列に結合するためのマルチメディア／交
換装置手段と を備えることを特徴とする、マルチメディア・ディジタ
ル／アナログ非バッファ非同期ネットワーク・システ
ム。 - 【請求項２】各入力ポート用のディジタル接続制御回路
と、 ＩおよびＺがそれぞれ２以上の独自のどの値をも取るこ
とができ、Ｉ個のディジタル入力のいずれかをＺ個のデ
ィジタル出力のいずれかに接続するための、各出力ポー
ト用のディジタル・マルチプレクサ制御回路と、 ＩおよびＺがそれぞれ２以上の独自のどの値をも取るこ
とができ、Ｉ個のアナログ入力のいずれかをＺ個のアナ
ログ出力のいずれかに接続するための、各出力ポート用
のアナログ・マルチプレクサ制御回路と、 Ｚ個の出力ポートのいずれかからＩ個の入力ポートのそ
れぞれにデータ拒絶表示を報告するための、各入力ポー
ト用のマルチプレクサ制御回路と、 Ｚ個の出力ポートのいずれかからＩ個の入力ポートのそ
れぞれに、首尾よくデータ伝送を受信したことを示す肯
定フィードバック表示を報告するための、各入力ポート
用のマルチプレクサ制御回路とを備えることを特徴とす
る、複数の入出力ポートを有するマルチメディア交換装
置。 - 【請求項３】各入力ポート用のディジタル接続制御回路
と、 ＩおよびＺがそれぞれ２以上の独自のどの値をも取るこ
とができ、Ｉ個のディジタル入力のいずれかをＺ個のデ
ィジタル出力のいずれかに接続するための、各出力ポー
ト用のディジタル・マルチプレクサ制御回路と、 ＩおよびＺがそれぞれ２以上の独自のどの値をも取るこ
とができ、Ｉ個の光入力のいずれかをＺ個の光出力のい
ずれかに接続する光交換機接続を指令するための、１組
の接続制御信号と、 Ｚ個の出力ポートのいずれかからＩ個の入力ポートのそ
れぞれにデータ拒絶表示を報告するための、各入力ポー
ト用のマルチプレクサ制御回路と、 Ｚ個の出力ポートのいずれかからＩ個の入力ポートのそ
れぞれに、首尾よくデータ伝送を受信したことを示す肯
定フィードバック表示を報告するための、各入力ポート
用のマルチプレクサ制御回路とを備えることを特徴とす
る、複数の入出力ポートを有するマルチメディア交換装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US947196 | 1992-09-17 | ||
| US07/947,196 US5384773A (en) | 1991-03-29 | 1992-09-17 | Multi-media analog/digital/optical switching apparatus |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06244932A true JPH06244932A (ja) | 1994-09-02 |
| JP2708354B2 JP2708354B2 (ja) | 1998-02-04 |
Family
ID=25485704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5224726A Expired - Lifetime JP2708354B2 (ja) | 1992-09-17 | 1993-09-09 | マルチメディア・アナログ／デジタル／光交換装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5384773A (ja) |
| EP (1) | EP0588745A1 (ja) |
| JP (1) | JP2708354B2 (ja) |
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| US5610745A (en) * | 1995-10-26 | 1997-03-11 | Hewlett-Packard Co. | Method and apparatus for tracking buffer availability |
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| US5970510A (en) * | 1996-04-10 | 1999-10-19 | Northrop Grumman Corporation | Distributed memory addressing system |
| GB2316573B (en) | 1996-08-14 | 2001-04-18 | Fujitsu Ltd | Switching apparatus |
| US6144327A (en) | 1996-08-15 | 2000-11-07 | Intellectual Property Development Associates Of Connecticut, Inc. | Programmably interconnected programmable devices |
| US6580692B1 (en) | 1998-09-18 | 2003-06-17 | The United States Of America As Represented By The Secretary Of The Navy | Dynamic switch path verification system within a multi-interface point-to-point switching system (MIPPSS) |
| US6526048B1 (en) | 1998-09-18 | 2003-02-25 | The United States Of America As Represented By The Secretary Of The Navy | Multi-interface point-to-point switching system (MIPPSS) under unified control |
| US6628648B1 (en) | 1998-09-18 | 2003-09-30 | The United States Of America As Represented By The Secretary Of The Navy | Multi-interface point-to-point switching system (MIPPSS) with hot swappable boards |
| US6580720B1 (en) | 1998-09-18 | 2003-06-17 | The United States Of America As Represented By The Secretary Of The Navy | Latency verification system within a multi-interface point-to-point switching system (MIPPSS) |
| US6426952B1 (en) | 1998-09-18 | 2002-07-30 | The United States Of America As Represented By The Secretary Of The Navy | Multi-interface point-to-point switching system (MIPPSS) having an internal universal signal format |
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- 1992-09-17 US US07/947,196 patent/US5384773A/en not_active Expired - Fee Related
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1993
- 1993-06-23 CA CA002099024A patent/CA2099024A1/en not_active Abandoned
- 1993-07-30 EP EP93480109A patent/EP0588745A1/en not_active Withdrawn
- 1993-09-09 JP JP5224726A patent/JP2708354B2/ja not_active Expired - Lifetime
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Also Published As
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| US5384773A (en) | 1995-01-24 |
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| CA2099024A1 (en) | 1994-03-18 |
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