JPH06243684A - 記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】複数の列と行に記憶素子を配置し情報を記憶し
読取れる記憶装置の消費電力を低減する。 【構成】行信号線の電価をインダクタンス素子に流して
放電し電力として蓄積し、記憶素子を列選択線で選択し
行信号線に記憶値を取りだし、記憶値を増幅回路で増幅
するときに、増幅回路をインダクタンス素子に蓄積され
た電力で駆動する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】複数の行と列に配置された記憶素
子から記憶内容を読み取る記憶装置の、消費電力を低減
させる回路の構成方法。

【０００２】

【従来の技術】記憶素子を配置し、特定の一本の列方向
の列選択線で記憶素子を選択し、行方向の行信号線に記
憶素子の情報をとりだす方式の記憶装置で、記憶内容を
読み取るときに記憶素子が微細で列数が多数あると行信
号線で取りだせる信号値は小さい。通常は行方向の行信
号線を２本毎に対で使用し電圧を中間値に放電してお
き、列を選択して行方向の行信号線と接続し、行信号線
対の中間値からの僅かな電位の変位を増幅回路により増
幅している。増幅回路は増幅の初期には比較的僅かな電
圧で動作させ、増幅が進み信号が増幅されるに従い動作
電圧を上昇させ、最終的には正規の論理値にまで信号を
増幅し、増幅回路の速度と消費電力を改善している。ま
た記憶素子に情報を書込む時、行信号線対に情報値に応
じて正負の電圧を設定し、列選択線で記憶素子を選択し
てデータを書込む。

【０００３】

【発明が解決しようとする課題】記憶容量の大きな記憶
装置では列数や行数も多く増幅回路数も多いので、複数
の配列構成に分割する等の多様な工夫により消費電力を
削減しているが、それでも記憶内容の読取りや書込みに
は電源から大きな電流が流れる。また容量記憶素子方式
の装置では定期的に記憶内容を再生させないと記憶内容
が失われるので、他の方式の記憶装置より記憶容量は多
いが消費電力も多くなる。

【０００４】

【課題を解決するための手段】本発明は、次の様な手段
により問題を解決している。 １． 複数の行と列に記憶素子を配置し、記憶している
情報を読みだす時には特定の列方向の列選択線で列上に
並んだ記憶素子を選択し、各記憶素子の記憶している情
報を各行方向の対の２線で構成される行信号線対の一方
か、または記憶素子が正負対称出力を持つ時には両者か
もしくは一方を行信号線に取りだし、取りだした行信号
線対の信号差を対応する増幅回路で増幅して出力する記
憶装置において。Ｌ素子に事前に電力を蓄積しておき、
増幅回路が動作を開始した時にＬ素子を増幅回路に接続
しＬ素子からの電流で増幅回路を駆動して信号を増幅す
る。 ２． １．の方式の記憶装置において、増幅回路に接続
する前に事前にＬ素子に電力を蓄積する方式として、Ｌ
素子の両端子を正端子と負端子とし、正負対称的に駆動
された行信号線対を、今回の読みだし動作の以前の信号
値に応じてＬ素子の正端子は正値側の行信号線にスイッ
チで接続し、負端子には負値側の行信号線にスイッチで
接続し、接続された行信号線対の電価をＬ素子により放
電し、Ｌ素子の電流値として電力を回収する。Ｌ素子の
両端又はＬ素子に接続された配線の電位差が０となった
時点でＬ素子の両端をスイッチで短絡しておき、行信号
線対とＬ素子を切り放す。増幅回路が動作可能となった
時点で、Ｌ素子を増幅回路に接続しＬ素子を短絡してい
たスイッチを開放し増幅回路にＬ素子から電流を供給す
る。 ３． ２．の方式の増幅回路で、行信号線対を増幅の開
始直前に増幅回路と切り放してから増幅する。信号値の
増幅が完了すると増幅回路はＬ素子から切り放し、増幅
回路の増幅値で行充放電回路を駆動し、行充放電回路を
経由してＬ素子からの電流で行信号線対を正負に対称的
に充電する。行信号線対を放電する際には、行充放電回
路を経由してＬ素子に放電し、放電が終了してから増幅
回路を初期設定する。 ４． ２．又は３．の方式では、行信号線対からＬ素子
に蓄積した電力だけでは、増幅回路や各スイッチや配線
やＬ素子の損失により、増幅し行信号線対を充電するの
に必要な全電力を供給できないので、Ｌ素子からの電流
が減少すると、Ｌ素子を増幅回路又は行充放電回路から
切り放し、他の電力供給源に増幅回路や行充放電回路を
接続し増幅又は充電を継続する。 ５ １．又は２．の方式で使用するＬ素子として、Ｌ値
が可変のＬ素子か又はＬ値が大と小の複数のＬ素子を使
用し、速度が優先される時はＬ値小又はＬ素子を全く使
用せずに記憶装置を作動させ、消費電力の少ないことが
優先される時はＬ値を増加させるかＬ値大の素子を主と
して使用し消費電力を低減し、速度と消費電力の要請に
応じて記憶装置の動作を切り換え可能とする。

【０００５】

【作用】本発明の回路では、Ｌ素子に事前に蓄積した電
力で増幅回路を駆動するので、増幅回路の電源電圧は初
期には回路のトランジスタ（以後はＴｒと表記）の貫通
抵抗値とＬ素子からの電流値により増幅回路の実効電源
電圧値が定まり、信号値が増幅され貫通抵抗値が増加す
るにしたがい増幅回路の実効電源電圧が上昇する。Ｌ素
子の電力値が適切なら、増幅が完了した時点でＬ素子の
電流値は０となる。記憶装置の行信号線対は、読取り時
や書込み時に記憶値に応じた正負の正規の電圧の論理値
に対称的に充電され電価が蓄積される。その電価は読取
り時には不要で、事前に電位差が０の中位の電位に行信
号線対を放電しておく必要がある。放電の完了後に行信
号線対の一方を選択して記憶素子を接続するか、記憶値
の対称出力の得られる記憶素子では行信号線対に対称に
接続するかまたは片側のみに接続し、その素子の保有す
る電価や抵抗値や電位により行信号線対に電位差が表れ
それを増幅する。読取り動作の事前作業として行信号線
対の電価を放電し中位の電位とする際に、Ｌ素子を接続
してＬ素子に流れる電流値として行信号線対の電価を電
力として回収し、その回収した電力で増幅回路を駆動す
る。増幅回路の消費電力を低減し速度を向上するため
に、行信号線対は増幅の開始とともに増幅回路から切り
放し、Ｌ素子で増幅回路を駆動し増幅回路の値が確定し
た時点で、Ｌ素子を増幅回路から切り放す。増幅回路は
必要最小の素子で構成でき、増幅回路で消費される電力
が減少する。また信号値が確定した後で行充放電回路で
Ｌ素子の電力で行信号線対を充電すると、信号値が確定
しているので行充放電回路は明確に動作し、Ｌ素子から
の電流が有効に使用される。また放電の際には増幅回路
は行信号線対の放電が終了するまで、以前の論理値を保
持できるので行信号線対の放電も損失が少なく確実に行
われる。Ｌ素子としてＬ値のより大きな素子を使用する
と、同一電力を蓄積した時にＬ素子に流れる電流の最大
値が減少し、Ｌ素子自身や接続したスイッチや配線の抵
抗による電力損失が減少する。また増幅回路も増幅開始
の初期には、消費電流の少なくて済むＣＭＯＳ素子で増
幅回路を構成していても貫通電流が流れて電力を消費す
るが、供給する電流値が少ないと増幅回路での消費電力
も減少する。その代わりに増幅回路の速度は遅くなり、
電流値が少ないので行信号線対の電価を放電充電するの
に時間がかかり、装置の動作は遅くなる。

【０００６】

【実施例】図１は記憶装置の回路図で、１は記憶装置
で、２は保持する電価の正負により記憶を保持している
電気容量方式の記憶素子で８個あり８ビットの記憶容量
である。５は列選択線で４本あり、４は列選択回路で１
５の番地（１と２）の入力値により、特定の一つの列選
択線５を駆動する。３は各記憶素子２に直列に接続され
た記憶スイッチで、列選択線５が列選択回路４により正
の電圧に駆動されると、６ａと６ｂのいずれか一方の行
信号線に（以後は行信号線６ａと６ｂの対を行信号線６
と表記する）選択された列選択線５をゲートに接続して
いる記憶スイッチ３が導通して記憶素子２の電価により
電流が流れて行信号線６に電位差がでる。７は増幅回路
で行信号線６の電位差を正規の論理値にまで増幅する。
行信号線６と増幅回路７は２組ある。１３は行選択回路
で、行信号線６から番地１５の番地（０）により選択
し、指定番地の記憶素子２の記憶値を１４のデータの端
子に出力する。１７の書込の指定端子により記憶装置１
はデータの書込み動作を行い、行選択回路１３がデータ
端子１４からデータを入力し、番地１５の番地（０）に
応じて行信号線６を選択してデータ値に応じて正負対称
に駆動する。行信号線６に記憶スイッチ３を経由して接
続している記憶素子２はデータ値に応じて再充電され
る。１０は電源の端子で１１は接地の端子である。電源
１０と接地１１は各回路にも配線されているが省略して
いる。１６は制御回路で書込１７と１８の高速の動作指
定端子と１９の低速の動作指定端子の入力と番地１５や
９の増幅判定回路や１２の放電判定回路の状態に応じ
て、各回路やスイッチの制御を行う。２０と２１はＬ素
子で両者は直列に接続されている。Ｌ素子２１のＬ値は
２０より遥に大きい。Ｌ素子２０と２１には各々３６と
３７のスイッチが各々のＬ素子２１と２２の端子間にあ
り個別に短絡できる。２６と２９は増幅回路７の電源線
であり、２２から２５は増幅回路７の電源のスイッチ
で、Ｌ素子２０の左側端子とスイッチ２３で電源線２６
とを、Ｌ素子２１の右側端子とスイッチ２４で電源線２
９と接続する。また電源線２６と接地１１とはスイッチ
２２で接続し、電源線２９と電源１０とはスイッチ２５
で接続する。２７と２８は増幅回路７内の行充放電回路
の電源線で、３０から３５は電源線２７と２８のスイッ
チで、電源線２７はスイッチ３０でＬ素子２０の左側端
子と、スイッチ３１でＬ素子２１の右側端子と、スイッ
チ３４で接地１１と接続する。電源線２８はスイッチ３
２でＬ素子２０の左側端子と、スイッチ３３でＬ素子２
１の右側端子と、スイッチ３５で電源１０と接続してい
る。各スイッチは実際にはＭＯＳ素子により構成してい
る。４５から４８は整流素子で、整流素子４５と４６の
アノード側は接地１１に接続し、整流素子４７と４８の
カソード側は電源１０に接続し、Ｌ素子２０の左側端子
は整流素子４６のカソード側と整流素子４８のアノード
側に接続し、Ｌ素子２１の右側端子は整流素子４５のカ
ソード側と整流素子４７のアノード側に接続している。
増幅判定回路９は電源線２６と２９の電圧を監視し、そ
の電圧が電源１０と接地１１に達したら増幅回路７の増
幅終了を制御回路１６に通知する。放電判定回路１２
は、Ｌ素子２０の左側端子と電源線２７と２８に各々接
続し、電源線２７と２８の電位差が０となったら行信号
線６の放電終了を制御回路１６に通知し、スイッチ３０
の両端の電位差が０になったら、Ｌ素子２０や２１の電
流が０となったことを制御回路１６に通知する。記憶装
置１は高速１８と低速１９の入力値（高／低論理値）の
組合わせにより４つの休止動作（高と高）、低速動作
（高と低）、中速動作（低と高）、高速動作（低と低）
の指定ができる。低速動作では、Ｌ素子２０と２１両者
を使用し、中速動作ではスイッチ３７でＬ素子２１は常
時短絡して使用せず、高速動作ではＬ素子２０と２１を
使用せず電源１０や接地１１から電力を供給する。図２
は増幅回路７の回路図で、行信号線６を３８と３９のス
イッチで５１と５２の内部信号線に各々接続し、内部信
号線５１と５２の電位差を５３から５６のＴｒにより平
衡型の差動増幅回路を構成して増幅する、Ｔｒ５３から
５６の電力は電源線２６と２９から供給する。５０は行
信号線６を５０ｇのゲートで駆動され短絡するＴｒであ
る。増幅が終了し内部信号線５１と５２の信号値が確定
後、４０と４１は行信号線６と電源線２７を接続するＴ
ｒで、内部信号線５１と５２の値に応じて負電圧側の行
信号線６を電源線２７に接続、４２と４３は行信号線６
と電源線２８を接続するＴｒで、内部信号線５１と５２
の値に応じて正電圧側の行信号線６を電源線２８に接
続、行信号線６の電価の行充放電回路を構成する。図３
は記憶装置１の動作タイミング図で、７０から８６の縦
線は時点で７０から８６へと時間が経過する。電圧値や
電流値や論理値は横線の上下の位置で表現し、スイッチ
の開はＢでスイッチの閉はＭで表現し、Ｍの継続してい
る期間は太い横線で表現している。横点線は論理値不定
状態を表している。各スイッチやゲートは制御回路１６
が駆動する。時点７０は低速１９が低に外部から駆動さ
れ、低速動作が開始される。この時スイッチ３４〜３７
は開放し、行充放電回路の電源を切断し、Ｌ素子２０と
２１は短絡状態から開放している。時点７１は行信号線
６の放電の開始でスイッチ３１と３２が閉じ、Ｔｒ４０
と４３又はＴｒ４１と４２を経由してＬ素子２０と２１
と行信号線６が導通している。これから時点７２にかけ
て行信号線６の電位差が０に近付くにしたがいＬ素子２
０と２１の電流が増加する。時点７２は放電判定回路１
２が判定し、電源線２７と２８の電圧差が０になり行信
号線６の放電が終了したのでスイッチ３１と３２を開と
し、スイッチ３６と３７を閉じてＬ素子２０と２１を短
絡状態としている。またゲート５０ｇを正に駆動してＴ
ｒ５０を導通し行信号線６を短絡し、スイッチ２２と２
５を開き増幅回路７と電源１０と接地１１間を切断して
いる。時点７３ではスイッチ２３と２４を閉じ増幅回路
７の電源線２６と２９を短絡し、スイッチ３８と３９を
閉じ増幅回路７の内部信号線５１と５２の電価をＴｒ５
０を経由して放電している。行信号線６の電位差が増幅
回路７が誤動作しない値に低下するまで継続する。時点
７４ではゲート５０ｇを負に駆動しＴｒ５０を遮断し、
次に列選択回路４により特定の一つの列選択線５を正に
駆動し、その列選択線５をゲートに接続している記憶ス
イッチ３が導通し、行信号線６のいずれが一方にその列
の記憶素子２の電価で電流が流れ電位差が表れるまで維
持する。時点７５ではＬ素子２０と２１を短絡していた
スイッチ３６と３７を開き増幅回路７の電源線２６と２
９に電流を流す。また内部信号線５１と５２と行信号線
６間のスイッチ３８と３９は開放し増幅回路７の負荷を
減らす。スイッチ３６と３７を開くと電源線２６と２９
間の電圧は上昇して、Ｔｒ５３〜５６の抵抗値とＬ素子
２０や２１の電流値により決定される電圧で一旦停止
し、内部信号線５１と５２の電位差が増幅されるに従
い、Ｔｒ５３〜５６の貫通抵抗値は増大し電源線２６と
２９間の電圧が上昇する。時点７６は増幅判定回路９が
判定し、増幅回路７の増幅期間は終了し、電源線２６と
２９とＬ素子２０と２１間のスイッチ２３と２４は開
き、スイッチ２２と２５を閉じて増幅回路７は電源１０
と接地１１に接続する。時点７７は電源線２７と２８に
Ｌ素子２０や２１とをスイッチ３０と３１を閉じて接続
し、電源線２７からＴｒ４０と４１の片側を経由、電源
線２８からＴｒ４２と４３の片側を経由して、内部信号
線５１と５２の値に応じてＬ素子２０や２１からの電流
により行信号線６が正負に充電される。時点７８は放電
判定回路１２でスイッチ３０の両端の電位差が０に近く
なるか電位差が反転することで判定され、Ｌ素子２０と
２１の電流は０となっている。スイッチ３０と３３を開
き、スイッチ３４と３５を閉じて電源線２７と２８は電
源１０と接地１１に切り換える。切り換えた時点で行信
号線６は完全 には充電されていないので、電源１０か
らは比較的大きな電流が時点７９にかけて流れる。時点
７９ではＬ素子２０と２１をスイッチ３６と３７により
短絡し、以後の動作に備える。行信号線６は正規の電圧
に達し、列選択線５で選択された記憶素子２の電価は記
憶スイッチ３を経由して再充電される。時点８０は行選
択回路１３により行信号線６を番地１５の番地（０）で
選択しデータ１４に記憶値が出力された時点である。時
点８１は外部から書込１７が負に駆動され書込みに動作
が変化した時点で、スイッチ３８と３９が閉じられ内部
信号線５１と５２が行信号線６に各々接続される。行選
択回路１３はデータ１４の出力を止め、入力に切り換え
られる。時点８２は外部からデータ１４を駆動し信号値
が変化した時点で、行選択回路１３により番地１５の番
地（０）で選択した行信号線６に正負の信号をデータ１
４に応じて設定している。元の値と異なっているので行
信号線６は反転し、内部信号線５１と５２もスイッチ３
８と３９を経由して強制的に反転している。行信号線６
と増幅回路７を反転させるために、通常より多めに電源
１０の電流が流れる。行信号線６が反転すると、列選択
線５で選択された記憶素子２の電価も記憶スイッチ３を
経由して再充電される。時点８３は外部から書込１７が
正に駆動され読取りに動作が変化した時点で、スイッチ
３８と３９が開き内部信号線５１と５２と行信号線６が
分離される。行選択回路１３はデータ１４の入力を止
め、出力に切り換えられる。時点８４は低速１９が外部
から正に駆動され、休止動作に移行した時点である。時
点８５は時点８４にともない、列選択回路４により列選
択線５が負に駆動され記憶スイッチ３が遮断される。ま
た行選択回路１３によるデータ出力が遮断されデータ１
４はフロートする。また番地１５は外部で駆動し変化し
ている。時点８６は次の周期の開始で時点７０に対応し
ている。電源１０の電流の表示は象徴的に表現され、制
御回路１６その他回路や素子の条件により電流の波形や
時点は異なつてくる。高速１８は常に高を仮定してい
る。

【０００７】

【発明の効果】従来の記憶装置１では抵抗性の素子を経
由して増幅回路７に電流を制限しながら供給しているの
で、増幅回路７に流れる電流の一部は熱となって浪費さ
れるが、本発明の方式ではＬ素子２０や２１や各スイッ
チや各配線の抵抗による損失を除けば、増幅回路７に流
れる電流は抵抗により浪費されず消費電力が減少する。
記憶容量の大きな記憶装置１では、記憶素子２は膨大な
数となり、列選択線５や行信号線６の本数も多く長さも
長いので蓄積される電価も多くなる。従来の記憶装置１
で消費される電力の多くは増幅回路７の増幅中に流れる
電流と、行信号線６を論理値まで駆動する電流により発
生する。図３に示す手順で、Ｌ素子２０や２１に行信号
線６の電価を放電して電流値として電力を回収し、その
電力で増幅回路７を駆動し行信号線６を再充電すると、
制御回路１６等の内部回路や増幅回路７や回路の抵抗成
分により消費される電力を除けば外部から電力供給は不
要となり、記憶装置１の消費電力は大きく削減される。
図１では記憶装置１の内部にＬ素子２０と２１を収容し
ているが、記憶装置１に追加の端子を設けて外部にＬ素
子２０や２１を接続することもできる。またＬ素子は半
導体等の基板上にアルミ等の導体により作成することも
できる。また用途によっては、単一のＬ素子を使用し、
低速と高速の動作を選択できるか、または単一の動作の
装置とすることもできる。図１では放電判定回路１２は
電源線２７と２８の電位差で行信号線６の放電終了を判
定しているが、スイッチ３１と３２の抵抗分だけ判定が
遅れるが、行信号線６の電位差はより少なくなる。より
正確にはダミーの行信号線６を設けその電位差により判
定するとより行信号線６の電位差は少なくなり、時点７
２から７４の期間の短縮が可能である。図１の整流素子
４５〜４８は、装置が誤操作されたりスイッチの動作が
遅れた時に、Ｌ素子２０と２１に蓄積された電力により
過電圧が発生し回路を破壊しないように、Ｌ素子２０や
２１の電流を電源１０と接地１１に逃がす為にある。図
２の増幅回路７の素子数は行信号線６と内部信号線５１
と５２を増幅中に分離しない方式と比較すると素子数は
増加するが、そのような方式の回路では増幅回路７のＴ
ｒ５３〜５６の抵抗値が低くないと行信号線６を駆動す
る速度が遅いので、増幅回路７の面積は増加する。増幅
中に行信号線６と内部信号線５１と５２を切り放す従来
の方式では、図２と同様の回路構成となり、当発明の方
式では増幅回路７のＴｒ５３〜５６やスイッチ３８と３
９は安定に動作する限り最小の素子を使用でき、増幅回
路７の装置上の専有面積は必ずしも増加しない。ただし
高速でかつ消費電力を低減しようとするとＬ素子２０と
２１に接続された各スイッチの抵抗値も低く、またＴｒ
４０〜４３の導通抵抗も低いことが必要で、記憶装置１
の回路面積を左右する要因となる。時点７７の判定条件
を変更し電源１０と接地１１の電圧を超えて内部信号線
５１と５２を増幅し、Ｔｒ４０〜４３のゲート電圧を増
加させて導通抵抗を低くすることもできる。時点８２の
データの書込み動作時には、行選択回路１３から行信号
線６を駆動して、増幅回路７の信号値を反転させる場合
があり、スイッチ３８と３９の閉抵抗値はＴｒ５３〜５
６の導通抵抗値より低い必要がある。図３の動作タイミ
ング図にあるように、書込み動作は時点８２から内部信
号線５１と５２が反転し、また記憶素子２に電価が蓄積
されれば終了する。読取り動作だけなら時点８１から８
３は不要となる。従来のＤＲＡＭ記憶装置では、記憶素
子２への書込み動作は時点８４から開始され、次の動作
の開始時点８６間にはプリチャージ期間としてかなりの
時間が必要とされている。当発明の回路の装置では記憶
素子２への書込みは時点７９と８２において、行信号線
６の値が確定し記憶素子２の容量と記憶スイッチ３の導
通抵抗値で決まる時間で完了し、時点８４から８６に短
期間に移行できる。書込みが不要なら時点８０以降で、
書込みが行われるときは時点８３で、動作指定の高速１
８や低速１９を外部から操作せずに、外部からの番地１
５の駆動を内部で検出して、時点８６以降の次の記憶装
置１の動作を開始することもできる。増幅判定回路９は
行信号線６やその他回路のバランスが良ければ、電源線
２６と２９の片側だけで増幅の終了を判断することもで
きる。複数の行と列に記憶素子を配置した、読取専用記
憶装置や読取り内容の書込み可能な読取専用記憶装置で
は、記憶素子の抵抗値の差により記憶値を取りだす。こ
の様な装置においても、行信号線６の一方に記憶素子を
接続し、他方の行信号線６は記憶素子の倍の抵抗素子か
電価の注入回路に接続し、行信号線６に記憶素子の抵抗
値の差により電位差が表れた時点でその電位差を当発明
の方式で増幅し、増幅の開始と同時に記憶素子と抵抗素
子を遮断して電流を節約すると、読取専用記憶装置にお
いても動作時の消費電力を削減できる。中速動作では記
憶装置１の消費電力は、増幅回路７で２０％、行信号線
６の充電で７０％、その他の回路で１０％を消費し、当
方式で行信号線６の電価を８０％の効率で充放電できる
と仮定すると５６％の電力が回収できる。増幅回路７の
３０％を供給してなお２６％の電力が残り、充電電力の
２０．８％を供給できる。消費電力は７０％−２０．８
％＋１０％＝５９．２％とり、実際には増幅回路７の消
費電力もすこし削減されるので、約５５％の消費電力と
なる。低速動作では９５％の効率で充放電ができ、増幅
回路７の消費電力は１０％でその他の回路も５％程度に
消費電力が低下していると仮定すると、８０．７５％の
電力が行信号線６から回収でき、増幅回路７で１０％を
消費し６７．２％まで行信号線６を充電できる。不足分
の１７．８％と他の回路の５％を含めて２２．８％に記
憶装置１の消費電力が低下する。

【図面の簡単な説明】

【図１】 記憶装置の回路図。

【図２】 増幅回路の回路図。

【図３】 動作タイミング図。

【符号の説明】

１ 記憶装置 ２ 記憶素子 ３
記憶スイッチ ４ 列選択回路 ５ 列選択線 ６
ａ、６ｂ 行信号線 ７ 増幅回路 ９ 増幅判定回路 １
０ 電源 １１ 接地 １２ 放電判定回路 １
３ 行選択回路 １４ データ １５ 番地 １
７ 書込 １８ 高速 １９ 低速 ２
０、２１ Ｌ素子 ２２〜２５、３０〜３９ スイッチ ２
６〜２９ 電源線 ４０〜４３、５３〜５６ Ｔｒ ４
５〜４８ 整流素子 ５０ｇ ゲート ５１、５２ 内部信号線 ７
０〜８６ 時点

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数の行と列に記憶素子を配置し、記憶
   している情報を読みだす時には特定の列方向の列選択線
   で列上に並んだ記憶素子を選択し、各記憶素子の記憶し
   ている情報を各行方向の対の２線で構成される行信号線
   対の一方か、または記憶素子が正負対称出力を持つ時に
   は両者かもしくは一方を行信号線に取りだし、取りだし
   た行信号線対の信号差を対応する増幅回路で増幅して出
   力する記憶装置において。インダクタンス（以後はＬと
   表記）素子に事前に電力を蓄積しておき、増幅回路が動
   作を開始した時にＬ素子を増幅回路に接続しＬ素子から
   の電流で増幅回路を駆動して信号を増幅する。
2. 【請求項２】 請求項１の方式の記憶装置において、増
   幅回路に接続する前に事前にＬ素子に電力を蓄積する方
   式として、Ｌ素子の両端子を正端子と負端子とし、正負
   対称的に駆動された行信号線対を、今回の読みだし動作
   の以前の信号値に応じてＬ素子の正端子は正値側の行信
   号線にスイッチで接続し、負端子には負値側の行信号線
   にスイッチで接続し、接続された行信号線対の電価をＬ
   素子により放電し、Ｌ素子の電流値として電力を回収す
   る。Ｌ素子の両端又はＬ素子に接続された配線の電位差
   が０となった時点でＬ素子の両端をスイッチで短絡して
   おき、行信号線対とＬ素子を切り放す。増幅回路が動作
   可能となった時点でＬ素子を増幅回路に接続しＬ素子を
   短絡していたスイッチを開放し増幅回路にＬ素子から電
   流を供給する。
3. 【請求項３】 請求項２の方式の増幅回路で、行信号線
   対を増幅の開始直前に増幅回路と切り放してから増幅す
   る。信号値の増幅が完了すると増幅回路はＬ素子から切
   り放し、増幅回路の増幅値で行充放電回路を駆動し、行
   充放電回路を経由してＬ素子からの電流で行信号線対を
   正負に対称的に充電する。行信号線対を放電する際に
   は、行充放電回路を経由してＬ素子に放電し、放電が終
   了してから増幅回路を初期設定する。
4. 【請求項４】 請求項２又は３の方式では、行信号線対
   からＬ素子に蓄積した電力だけでは、増幅回路や各スイ
   ッチや配線やＬ素子の損失により、増幅し行信号線対を
   充電するのに必要な全電力を供給できないので、Ｌ素子
   からの電流が減少すると、Ｌ素子を増幅回路又は行充放
   電回路から切り放し、他の電力供給源に増幅回路や行充
   放電回路を接続し増幅又は充電を継続する。
5. 【請求項５】 請求項１又は２の方式で使用するＬ素子
   として、Ｌ値が可変のＬ素子か又はＬ値が大と小の複数
   のＬ素子を使用し、速度が優先される時はＬ値小又はＬ
   素子を全く使用せずに記憶装置を作動させ、消費電力の
   少ないことが優先される時はＬ値を増加させるかＬ値大
   の素子を主として使用し消費電力を低減し、速度と消費
   電力の要請に応じて記憶装置の動作を切り換え可能とす
   る。