JPH06243195A - 同期順序回路のリタイミング障害の除去方法 - Google Patents
同期順序回路のリタイミング障害の除去方法Info
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- JPH06243195A JPH06243195A JP5273309A JP27330993A JPH06243195A JP H06243195 A JPH06243195 A JP H06243195A JP 5273309 A JP5273309 A JP 5273309A JP 27330993 A JP27330993 A JP 27330993A JP H06243195 A JPH06243195 A JP H06243195A
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Abstract
(57)【要約】
【目的】 順序同期ディジタル回路の速度を最適化する
ことを目的とする。 【構成】 先ず、遅延期間を短縮するためのリタイミン
グを阻止する障害が識別され、次いでこの障害を取り除
くための条件が導出される。このことは、障害に関連す
るザブ回路を識別し、部分回路における１組のタイミン
グ制約を満足させ、かつこのタイミング制約を満たす新
規回路を発生すること意味する。障害のないこの新規回
路は通常、前方向ラックラッチを位置替えすることによ
ってリタイムすることができて、クロック周期を縮小す
る。
ことを目的とする。 【構成】 先ず、遅延期間を短縮するためのリタイミン
グを阻止する障害が識別され、次いでこの障害を取り除
くための条件が導出される。このことは、障害に関連す
るザブ回路を識別し、部分回路における１組のタイミン
グ制約を満足させ、かつこのタイミング制約を満たす新
規回路を発生すること意味する。障害のないこの新規回
路は通常、前方向ラックラッチを位置替えすることによ
ってリタイムすることができて、クロック周期を縮小す
る。
Description
【０００１】
【産業上の利用分野】この発明は集積回路の設計に関
し、より詳細には、リタイミング障害（ボトルネック）
を除去することによって、順序同期ディジタル回路の性
能を改善することに関する。
し、より詳細には、リタイミング障害（ボトルネック）
を除去することによって、順序同期ディジタル回路の性
能を改善することに関する。
【０００２】
【従来の技術】機能ブロックの組立て、論理合成による
大規模集積回路の設計は、現在、コンピュータによって
かなりの限度まで行われている。コンピュータ支援設計
（ＣＡＤ）の一部である論理合成は大部分、特定機能を
達成するために、論理ゲートおよび記憶ラッチの組立て
を意味する。論理合成は通常、面積において効率的で、
テスト容易な設計をもたらすことができるが、論理ゲー
トおよびラッチの簡単な組立てによって同期をとった設
計の性能は、なお主要な問題として残されている。
大規模集積回路の設計は、現在、コンピュータによって
かなりの限度まで行われている。コンピュータ支援設計
（ＣＡＤ）の一部である論理合成は大部分、特定機能を
達成するために、論理ゲートおよび記憶ラッチの組立て
を意味する。論理合成は通常、面積において効率的で、
テスト容易な設計をもたらすことができるが、論理ゲー
トおよびラッチの簡単な組立てによって同期をとった設
計の性能は、なお主要な問題として残されている。
【０００３】このため、今では、基本設計を最適化する
ための特別作業を含むことが通常のこととなっている。
これまで、この最適化作業の多くは、ラッチのような記
憶素子のない、論理ゲートだけからなる回路である組合
せ回路に集中していた。しかし、多くの実際の設計は、
現実に順序動作的であり、かつラッチのような記憶素子
を含んでおり、従って順序回路もまた、最適化について
注目を集めてきた。
ための特別作業を含むことが通常のこととなっている。
これまで、この最適化作業の多くは、ラッチのような記
憶素子のない、論理ゲートだけからなる回路である組合
せ回路に集中していた。しかし、多くの実際の設計は、
現実に順序動作的であり、かつラッチのような記憶素子
を含んでおり、従って順序回路もまた、最適化について
注目を集めてきた。
【０００４】順序回路の最適化の１つのアプローチは、
単純に、ラッチ間の組合せ論理ブロックを最適化するこ
とであった。しかし、このアプローチは、回路の順序動
作性を活用しないので、限られた可能性しかない。
単純に、ラッチ間の組合せ論理ブロックを最適化するこ
とであった。しかし、このアプローチは、回路の順序動
作性を活用しないので、限られた可能性しかない。
【０００５】同期順序回路のクロック周期の最適化ある
いは短縮化への別のアプローチとして、順次素子のみが
考慮されるリタイミングがあり、組合せ論理は固定され
ているものとする。リタイミングは、基本的には、回路
内でラッチを位置替えして、選択したラッチ間の経路の
長さを短縮し、よって影響する組合せ部分回路の経路を
短縮することを意味する。
いは短縮化への別のアプローチとして、順次素子のみが
考慮されるリタイミングがあり、組合せ論理は固定され
ているものとする。リタイミングは、基本的には、回路
内でラッチを位置替えして、選択したラッチ間の経路の
長さを短縮し、よって影響する組合せ部分回路の経路を
短縮することを意味する。
【０００６】
【発明が解決しようとする課題】しかし、以前は、これ
らの、および基本的に同様な技術は、同期式順序回路の
特徴を完全には活用しきれず、従って可能な最適結果を
いつも達成するというわけではなかった。
らの、および基本的に同様な技術は、同期式順序回路の
特徴を完全には活用しきれず、従って可能な最適結果を
いつも達成するというわけではなかった。
【０００７】この発明の目的は、リタイミング技術を一
層効果的にして、同期式順序回路を含むＶＬＳＩ回路を
スピードアップすることである。
層効果的にして、同期式順序回路を含むＶＬＳＩ回路を
スピードアップすることである。
【０００８】
【課題を解決するための手段】本発明は、同期式順序回
路を先ず変形して、リタイミングを限定するいかなる障
害をも除去し、クロック周期を短縮することによってリ
タイミングを改善することに重点をおいている。さら
に、各々のリタイミング障害を明確に識別し、そして個
々に除去する代わりに、この解決方法は、ラッチを含む
順序回路におけるすべての経路によって満足され得るる
であろう１組の条件を導出して、リタイミングを抑止す
るリタイミング障害を除去することを含んでいる。
路を先ず変形して、リタイミングを限定するいかなる障
害をも除去し、クロック周期を短縮することによってリ
タイミングを改善することに重点をおいている。さら
に、各々のリタイミング障害を明確に識別し、そして個
々に除去する代わりに、この解決方法は、ラッチを含む
順序回路におけるすべての経路によって満足され得るる
であろう１組の条件を導出して、リタイミングを抑止す
るリタイミング障害を除去することを含んでいる。
【０００９】この解決法は、リタイミング障害を識別
し、部分回路を発生し、そして部分回路における１組の
タイミング制約を満足させることからなっている。すべ
ての部分回路に対してタイミング制約を満足させること
は、得られる回路の仮想長、すなわちクロック周期を増
加させることを意味する場合もある。しかし、次いで得
られた回路は、元のクロック周期以下まで、仮想クロッ
ク周期を縮小するようリタイミングされる。より特定す
れば、この発明は、前方向スラックラッチにおけるスラ
ックを利用して、最適リタイム回路を等しいかまたは高
いクロック周期を持つ回路に変形し、次いでリタイムさ
れてクロック周期を元のクロック周期以下に縮小できる
方法と装置を含む。
し、部分回路を発生し、そして部分回路における１組の
タイミング制約を満足させることからなっている。すべ
ての部分回路に対してタイミング制約を満足させること
は、得られる回路の仮想長、すなわちクロック周期を増
加させることを意味する場合もある。しかし、次いで得
られた回路は、元のクロック周期以下まで、仮想クロッ
ク周期を縮小するようリタイミングされる。より特定す
れば、この発明は、前方向スラックラッチにおけるスラ
ックを利用して、最適リタイム回路を等しいかまたは高
いクロック周期を持つ回路に変形し、次いでリタイムさ
れてクロック周期を元のクロック周期以下に縮小できる
方法と装置を含む。
【００１０】特に、このアプローチは、回路の全ノード
をタイミング解析してスラックを測定し、そして入力ク
リティカルノード、すなわち、回路のクロック周期が縮
小され得る量より少ないスラックを持つ入力を識別する
ことを含んでいる。発明の良好な実施態様において、リ
タイムクリティカル入力（以下で説明する用語）となっ
ている入力ノードおよびそのようなリタイムクリティカ
ル入力に関する再タイムクリティカル回路網がより特定
して明らかにされる。次に、Ｃノードと称する１組のノ
ード（ｖ）リタイムクリティカル回路網における各経路
はそこにＣノードを持つ、を識別し、次いで各Ｃノード
のコーンを抽出するが、これはｖから回路の主入力へ
の、あるいはラッチの出力への全組合せ経路からなる部
分回路である。次に、対応するＣノードのコーンに対す
る１組のタイミング制約を満足させることによって、前
述の条件セットを満足させる。タイミング制約でセット
を満足させることは、通常、回路を変形することを意味
する。しかし、変形された回路は一般に、通常の態様で
リタイムされて、所望の通り、クロック周期を短縮する
ことができる。さらに、最終リタイム回路の初期状態
が、元の回路の初期状態を与えられると、容易に計算さ
れ得ることは最終リタイム回路の特性であり、特徴は、
一般に、リタイミング後の回路の特性であるというわけ
ではない。
をタイミング解析してスラックを測定し、そして入力ク
リティカルノード、すなわち、回路のクロック周期が縮
小され得る量より少ないスラックを持つ入力を識別する
ことを含んでいる。発明の良好な実施態様において、リ
タイムクリティカル入力（以下で説明する用語）となっ
ている入力ノードおよびそのようなリタイムクリティカ
ル入力に関する再タイムクリティカル回路網がより特定
して明らかにされる。次に、Ｃノードと称する１組のノ
ード（ｖ）リタイムクリティカル回路網における各経路
はそこにＣノードを持つ、を識別し、次いで各Ｃノード
のコーンを抽出するが、これはｖから回路の主入力へ
の、あるいはラッチの出力への全組合せ経路からなる部
分回路である。次に、対応するＣノードのコーンに対す
る１組のタイミング制約を満足させることによって、前
述の条件セットを満足させる。タイミング制約でセット
を満足させることは、通常、回路を変形することを意味
する。しかし、変形された回路は一般に、通常の態様で
リタイムされて、所望の通り、クロック周期を短縮する
ことができる。さらに、最終リタイム回路の初期状態
が、元の回路の初期状態を与えられると、容易に計算さ
れ得ることは最終リタイム回路の特性であり、特徴は、
一般に、リタイミング後の回路の特性であるというわけ
ではない。
【００１１】添付の図面に関連する以下のより詳細な説
明から、この発明は一層よく理解されるであろう。
明から、この発明は一層よく理解されるであろう。
【００１２】
【実施例】この発明を詳細に説明する前に、文中に便用
される多くの用語および記号を初めに定義しておくと便
利であろう。ここで使用されるように、順序回路とはゲ
ートとラッチの両者を備える回路であり，そして後者は
エッジトリガされるものとする。
される多くの用語および記号を初めに定義しておくと便
利であろう。ここで使用されるように、順序回路とはゲ
ートとラッチの両者を備える回路であり，そして後者は
エッジトリガされるものとする。
【００１３】いずれの回路も主入力（ＰＩ）と主出力
（ＰＯ）、回路の通常の入力と出力の両方を有する。さ
らに、ラッチの出力は擬似主入力（ＰＰＩ）と考えら
れ、そしてラッチの入力は回路の疑似主出力（ＰＰＯ）
と考えられる。
（ＰＯ）、回路の通常の入力と出力の両方を有する。さ
らに、ラッチの出力は擬似主入力（ＰＰＩ）と考えら
れ、そしてラッチの入力は回路の疑似主出力（ＰＰＯ）
と考えられる。
【００１４】ノードｘからノードｙへの経路ｐは、ｘで
開始してｙで終了するノードとエッジシーケンス、とし
て処理される。最初と最後のノードを除いて、経路上の
全ノードと全エッジが別個であれば、経路は単純であ
る。サイクルは、同じノードで開始して終了する単純経
路である。経路によるこのアプリケーション全体を通じ
て、単純経路に関して説明される。各ノードｖは、それ
に関連する伝搬遅延ｄ（ｖ）を有する。経路ｐの遅延
（または長さ）ｄ（ｐ）は、経路におけるノードの伝搬
遅延の和である。経路ｐの重みｗ（ｐ）は、経路ｐ沿い
のラッチの数である。
開始してｙで終了するノードとエッジシーケンス、とし
て処理される。最初と最後のノードを除いて、経路上の
全ノードと全エッジが別個であれば、経路は単純であ
る。サイクルは、同じノードで開始して終了する単純経
路である。経路によるこのアプリケーション全体を通じ
て、単純経路に関して説明される。各ノードｖは、それ
に関連する伝搬遅延ｄ（ｖ）を有する。経路ｐの遅延
（または長さ）ｄ（ｐ）は、経路におけるノードの伝搬
遅延の和である。経路ｐの重みｗ（ｐ）は、経路ｐ沿い
のラッチの数である。
【００１５】ラッチのない経路ｐは組合せ経路と称され
る。ラッチを含む経路は順序経路と称される。同期順序
回路に対して、クロック周期φは、回路内の最長組合せ
経路の長さによって決定される。
る。ラッチを含む経路は順序経路と称される。同期順序
回路に対して、クロック周期φは、回路内の最長組合せ
経路の長さによって決定される。
【００１６】次に、図面について見ると、図１は、発明
に従って、再設計されて、操作に必要とされるクロック
周期を縮小することができる順序同期ディジタル回路１
０の一例である。
に従って、再設計されて、操作に必要とされるクロック
周期を縮小することができる順序同期ディジタル回路１
０の一例である。
【００１７】それはＡＮＤ回路１１、１２および１３，
ＯＲ回路１４と１５、そしてラッチ１６、１７および１
８を含んでいる。
ＯＲ回路１４と１５、そしてラッチ１６、１７および１
８を含んでいる。
【００１８】主入力ｄは、ＡＮＤ１１の１入力およびＯ
Ｒ１４の１入力の両方に与えられている。ＡＮＤ１１の
出力ｂはラッチ１７の入力として与えられ、その出力ｙ
はＡＮＤ１２とＯＲ１５の両方へ、入力として与えられ
る。ＡＮＤ１２の出力ａはラッチ１６の入力を与えてお
り、その出力ｘはＡＮＤ１１とＡＮＤ１３の両方へ入力
として与えられる。ＡＮＤ１３の出力ｆはＯＲ１４へも
う１つの入力として与えられる。ＯＲ１４の出力ｇは主
出力として働き、そしてまた、ラッチ１８への入力を与
えており、ラッチ１８の出力ｗはＯＲ１５のもう１つの
入力を与え、ＯＲ１５の出力ｗはＯＲ１５のもう１つの
入力を与え、ＯＲ１５の出力ｅはＡＮＤ１３のもう１つ
の入力となっている。ラッチ１８の出力ｗはＡＮＤ１２
とＯＲ１５の両方へ入力を与える。各ゲートがユニット
遅延をもたらすと考えられる場合、順序回路は３ユニッ
ト遅延のクロック周期を必要とすることになり、そして
これは通常のリタイミングによっても、あるいは組合せ
論理を再構成することによっても縮小することはできな
い。
Ｒ１４の１入力の両方に与えられている。ＡＮＤ１１の
出力ｂはラッチ１７の入力として与えられ、その出力ｙ
はＡＮＤ１２とＯＲ１５の両方へ、入力として与えられ
る。ＡＮＤ１２の出力ａはラッチ１６の入力を与えてお
り、その出力ｘはＡＮＤ１１とＡＮＤ１３の両方へ入力
として与えられる。ＡＮＤ１３の出力ｆはＯＲ１４へも
う１つの入力として与えられる。ＯＲ１４の出力ｇは主
出力として働き、そしてまた、ラッチ１８への入力を与
えており、ラッチ１８の出力ｗはＯＲ１５のもう１つの
入力を与え、ＯＲ１５の出力ｗはＯＲ１５のもう１つの
入力を与え、ＯＲ１５の出力ｅはＡＮＤ１３のもう１つ
の入力となっている。ラッチ１８の出力ｗはＡＮＤ１２
とＯＲ１５の両方へ入力を与える。各ゲートがユニット
遅延をもたらすと考えられる場合、順序回路は３ユニッ
ト遅延のクロック周期を必要とすることになり、そして
これは通常のリタイミングによっても、あるいは組合せ
論理を再構成することによっても縮小することはできな
い。
【００１９】この回路１０では、リタイミングによる所
望クロック周期の達成を妨げる、現在の障害を識別する
必要があり、この所望クロック周期は元のクロック周期
φと所望の縮小εとの相違である。
望クロック周期の達成を妨げる、現在の障害を識別する
必要があり、この所望クロック周期は元のクロック周期
φと所望の縮小εとの相違である。
【００２０】組合せ経路は、その長さが所望のクロック
周期より大きい場合、クリティカルと称される。順次経
路は、その長さが、ラッチを動かすことによる（たとえ
不法にでも）いずれの経路のリタイミングによっても、
その長さを所望のクロック周期に縮小できないようなも
のである場合、クリティカルと称される。特に、各ノー
ドがユニット遅延を有するとされる場合、順次経路は、
その長さが所望のクロック周期の積より長く、そして経
路のラッチの数より１つ多い場合、クリティカルであ
る。これは、経路におけるいずれの２つの隣接するラッ
チ間の最長経路を短縮するために、ラッチは経路内で移
動することができるという想定に基づいている。
周期より大きい場合、クリティカルと称される。順次経
路は、その長さが、ラッチを動かすことによる（たとえ
不法にでも）いずれの経路のリタイミングによっても、
その長さを所望のクロック周期に縮小できないようなも
のである場合、クリティカルと称される。特に、各ノー
ドがユニット遅延を有するとされる場合、順次経路は、
その長さが所望のクロック周期の積より長く、そして経
路のラッチの数より１つ多い場合、クリティカルであ
る。これは、経路におけるいずれの２つの隣接するラッ
チ間の最長経路を短縮するために、ラッチは経路内で移
動することができるという想定に基づいている。
【００２１】さらに、閉路であるサイクルは、サイクル
のいかなるリタイミング（たとえ不法にでも）によって
も、その期間を所望のクロック周期に縮小できない場
合、クリティカルとみなされる。特に、各ノードにおけ
るユニット遅延を考える場合、サイクル内のラッチ教で
除算されたサイクルの長さの比率が、所望の縮小クロッ
ク周期より大きい場合、サイクルはクリティカルであ
る。
のいかなるリタイミング（たとえ不法にでも）によって
も、その期間を所望のクロック周期に縮小できない場
合、クリティカルとみなされる。特に、各ノードにおけ
るユニット遅延を考える場合、サイクル内のラッチ教で
除算されたサイクルの長さの比率が、所望の縮小クロッ
ク周期より大きい場合、サイクルはクリティカルであ
る。
【００２２】クロック周期を縮小するためのリタイミン
グの使用を制限するリタイミング障害は３つの異なる種
類がある。すなわち、主入力と主出力間の組合せクリテ
ィカル経路と、主入力から主出力への順序クリティカル
経路、そしてクリティカルサイクルである。
グの使用を制限するリタイミング障害は３つの異なる種
類がある。すなわち、主入力と主出力間の組合せクリテ
ィカル経路と、主入力から主出力への順序クリティカル
経路、そしてクリティカルサイクルである。
【００２３】複合回路には多数のそのようなリタイミン
グ障害あり、そして各障害を列挙し、それをはっきり取
除くことは無理かも知れない。このために、発明は、も
し満足させられれば、その回路においてすべてのリタイ
ミング障害を同時に取除く１組の条件を識別することを
含んでいる。これらの条件は後に説明する。
グ障害あり、そして各障害を列挙し、それをはっきり取
除くことは無理かも知れない。このために、発明は、も
し満足させられれば、その回路においてすべてのリタイ
ミング障害を同時に取除く１組の条件を識別することを
含んでいる。これらの条件は後に説明する。
【００２４】発明を実行するために、先ず、回路のノー
ドの各々におけるスラックを知らねばならない。これら
は、例えば、「“Ｔｉｍｉｎｇ Ｏｐｔｉｍｉｚａｔｉ
ｏｎｏｆ Ｃｏｍｂｉｎａｔｉｏｎａｌ Ｌｏｇｉｃ”
Ｐｒｏｃ．ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃ
ｏｎｆｅｒｅｎｃｅ ｏｎ Ｃｏｍｐｕｔｅｒ Ａｉｄ
ｅｄ Ｄｅｓｉｇｎ，ｐｐｓ ２８２−２８５，Ｎｏｖ
ｅｍｂｅｒ １９８８．」に記述されているように、既
知の技術によって、通常、導出することができる。これ
によって、εより小さいスラックを持つノードとして定
義されたクリテシカル入力、ならびに後に説明するリタ
イムクリティカル入力を識別することができる。
ドの各々におけるスラックを知らねばならない。これら
は、例えば、「“Ｔｉｍｉｎｇ Ｏｐｔｉｍｉｚａｔｉ
ｏｎｏｆ Ｃｏｍｂｉｎａｔｉｏｎａｌ Ｌｏｇｉｃ”
Ｐｒｏｃ．ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃ
ｏｎｆｅｒｅｎｃｅ ｏｎ Ｃｏｍｐｕｔｅｒ Ａｉｄ
ｅｄ Ｄｅｓｉｇｎ，ｐｐｓ ２８２−２８５，Ｎｏｖ
ｅｍｂｅｒ １９８８．」に記述されているように、既
知の技術によって、通常、導出することができる。これ
によって、εより小さいスラックを持つノードとして定
義されたクリテシカル入力、ならびに後に説明するリタ
イムクリティカル入力を識別することができる。
【００２５】各ノードにおけるスラックを知ることによ
って、すべてのリタイミング障害を取除くために満たさ
れねばならない条件を識別し、従って満足させることが
可能になる。この発明は、組合わせ経路とは異なり、順
序経路におけるクリティカル経路のラッチが、遅延期間
をそれだけ縮小できる時間量より大きいスラックを持つ
ことができる。但し、ノードにおけるスラックは、信号
がノードにあるのに必要な時間と信号のノード到着時間
の差である、という事象を利用することに基づいてい
る。
って、すべてのリタイミング障害を取除くために満たさ
れねばならない条件を識別し、従って満足させることが
可能になる。この発明は、組合わせ経路とは異なり、順
序経路におけるクリティカル経路のラッチが、遅延期間
をそれだけ縮小できる時間量より大きいスラックを持つ
ことができる。但し、ノードにおけるスラックは、信号
がノードにあるのに必要な時間と信号のノード到着時間
の差である、という事象を利用することに基づいてい
る。
【００２６】各ラッチノードＸに、組（Ｓｉ（Ｘ）、Ｓ
ｏｉ（Ｘ））を関連させることができるが、但し、Ｓｉ
（Ｘ）はＸの入力スラックであり、そしてＳｏ（Ｘ）は
Ｘの出力スラックである。ラッチ１６、１７および１８
に関連する組が図１に示されている。その入力スラック
Ｓｉ（Ｘ）が所望の縮小εより大きい場合、ラッチは前
方向スラックラッチ（ＦＳＬ）と定義される。前方向ス
ラックラッチを前方に移動することによりＸへの経路の
長さは移動した距離だけ増すが、Ｘからの経路の長さは
それだけ減る。前方向スラックラッチは、Ｘへのいずれ
の組合わせ経路もクリティカルにしないで、（Ｓｉ
（Ｘ）−ε）の距離だけ、前方へ移動することができ
る。
ｏｉ（Ｘ））を関連させることができるが、但し、Ｓｉ
（Ｘ）はＸの入力スラックであり、そしてＳｏ（Ｘ）は
Ｘの出力スラックである。ラッチ１６、１７および１８
に関連する組が図１に示されている。その入力スラック
Ｓｉ（Ｘ）が所望の縮小εより大きい場合、ラッチは前
方向スラックラッチ（ＦＳＬ）と定義される。前方向ス
ラックラッチを前方に移動することによりＸへの経路の
長さは移動した距離だけ増すが、Ｘからの経路の長さは
それだけ減る。前方向スラックラッチは、Ｘへのいずれ
の組合わせ経路もクリティカルにしないで、（Ｓｉ
（Ｘ）−ε）の距離だけ、前方へ移動することができ
る。
【００２７】同様に、その出力スラックがＳｏ（Ｘ）＞
εのラッチはＸからのいずれの組合わせ経路もクリティ
カルにすることなく、（Ｓｏ（Ｘ）−ε）だけ後方に移
動することができる。しかし、リタイミング後の最終回
路が同等の初期状態であることを保証するために、リタ
イミング中、ＦＳＬの前方向運動のみを利用することに
する。その条件を満足させることによって、確実に変形
した回路のＦＳＬが前方に移動し（リタイムされる）、
所望のクロック周期（φ−ε）を達成することができる
ような１組の条件が、回路の経路において発生される。
これらの条件は図３で示されており、以下でなお説明す
る。図１の回路１０において、ラッチＸとＹはＦＳＬで
あるが、ラッチＷは非ＦＳＬ（ＮＦＳＬ）であり、そし
て唯一のリタイミング障害は初期サイクル（ＷｅｆｇＬ
Ｗ）である。
εのラッチはＸからのいずれの組合わせ経路もクリティ
カルにすることなく、（Ｓｏ（Ｘ）−ε）だけ後方に移
動することができる。しかし、リタイミング後の最終回
路が同等の初期状態であることを保証するために、リタ
イミング中、ＦＳＬの前方向運動のみを利用することに
する。その条件を満足させることによって、確実に変形
した回路のＦＳＬが前方に移動し（リタイムされる）、
所望のクロック周期（φ−ε）を達成することができる
ような１組の条件が、回路の経路において発生される。
これらの条件は図３で示されており、以下でなお説明す
る。図１の回路１０において、ラッチＸとＹはＦＳＬで
あるが、ラッチＷは非ＦＳＬ（ＮＦＳＬ）であり、そし
て唯一のリタイミング障害は初期サイクル（ＷｅｆｇＬ
Ｗ）である。
【００２８】回路の入力（出力）を前方向スラックラッ
チ（ＦＳＬ）と前方向スラックラッチでない他入力（Ｎ
ＦＳＬ）に分割してみる。ＦＳＬ、Ｘで開始して（その
運動により長さを（Ｓｉ（Ｘ）−ε）だけ減らすことが
できる）、ＦＬＳ、Ｚで終了する（その運動により長さ
を（Ｓｉ（Ｚ）−ε）だけ増すことができる）組合わせ
経路がφ−ε＋（Ｓｉ（Ｘ）−ε）−（Ｓｉ（Ｚ）−
ε）より大きくない長さである場合、この経路の長さ
は、リタイミング中にラッチＸを前方に移動することに
よって、（φ−ε）に縮小することができる。同様に、
ＦＳＬ、Ｘで開始して、ＮＦＳＬで終了するいずれの組
合わせ経路でも、φ−ε＋（Ｓｉ（Ｘ）−ε）より大き
くない長さでなければならない。ＮＦＳＬで開始して、
ＦＳＬ、Ｚで終了するいずれの組合わせ経路でも、φ−
ε−（Ｓｉ（Ｚ）−ε）より大きくない長さでなければ
ならない。最後に、ＮＦＳＬ間の組合わせ経路は、φ−
εより大きくない長さでなければならないが、その理由
は、これらの経路を縮小するためのリタイミングを利用
できないからである。リタイミングの前に、回路に与え
ることのできる条件を以下に挙げる。これらは図３で示
される。
チ（ＦＳＬ）と前方向スラックラッチでない他入力（Ｎ
ＦＳＬ）に分割してみる。ＦＳＬ、Ｘで開始して（その
運動により長さを（Ｓｉ（Ｘ）−ε）だけ減らすことが
できる）、ＦＬＳ、Ｚで終了する（その運動により長さ
を（Ｓｉ（Ｚ）−ε）だけ増すことができる）組合わせ
経路がφ−ε＋（Ｓｉ（Ｘ）−ε）−（Ｓｉ（Ｚ）−
ε）より大きくない長さである場合、この経路の長さ
は、リタイミング中にラッチＸを前方に移動することに
よって、（φ−ε）に縮小することができる。同様に、
ＦＳＬ、Ｘで開始して、ＮＦＳＬで終了するいずれの組
合わせ経路でも、φ−ε＋（Ｓｉ（Ｘ）−ε）より大き
くない長さでなければならない。ＮＦＳＬで開始して、
ＦＳＬ、Ｚで終了するいずれの組合わせ経路でも、φ−
ε−（Ｓｉ（Ｚ）−ε）より大きくない長さでなければ
ならない。最後に、ＮＦＳＬ間の組合わせ経路は、φ−
εより大きくない長さでなければならないが、その理由
は、これらの経路を縮小するためのリタイミングを利用
できないからである。リタイミングの前に、回路に与え
ることのできる条件を以下に挙げる。これらは図３で示
される。
【００２９】ＢF F ．ＦＳＬ ＸからＦＳＬ Ｚへの全
組合わせ経路の長さは ｄ（Ｐｆｆ）≦φ−ε−Ｓｉ（Ｘ）−Ｓｉ（Ｚ）） ＢF N ．ＦＳＬ ＸからＮＦＳＬ ｊへの全組合わせ経
路Ｐｆｎの長さは ｄ（Ｐｆｎ）≦φ＋Ｓｉ（Ｘ）−２ε ＢN F ．ＮＦＳＬ ｉからＦＳＬ Ｚへの全組合わせ経
路Ｐｎｆの長さは ｄ（Ｐｎｆ）≦φ−Ｓｉ（Ｚ） ＢN N ．ＮＦＳＬからＮＦＳＬへの全組合わせ経路Ｐｎ
ｎの長さは ｄ（Ｐｎｎ）≦φ−ε これら４つの条件を満足させる回路はリタイミング障害
のないことが分かる。回路を変形することによってこれ
らの条件を満足させることで、そのような回路のクロッ
ク周期を増すことができる。しかし、そのような回路は
リタイミング障害がないので、次のリタイミングによっ
て、いつも、クロック周期の全体的縮小を可能にし、所
望のクロック周期φ−εを達成する。基本的に、これは
短い方の組合わせ経路の長さを増やし、そして長い方の
クリティカル組合わせ経路の長さを減らすことによって
達成することができる。
組合わせ経路の長さは ｄ（Ｐｆｆ）≦φ−ε−Ｓｉ（Ｘ）−Ｓｉ（Ｚ）） ＢF N ．ＦＳＬ ＸからＮＦＳＬ ｊへの全組合わせ経
路Ｐｆｎの長さは ｄ（Ｐｆｎ）≦φ＋Ｓｉ（Ｘ）−２ε ＢN F ．ＮＦＳＬ ｉからＦＳＬ Ｚへの全組合わせ経
路Ｐｎｆの長さは ｄ（Ｐｎｆ）≦φ−Ｓｉ（Ｚ） ＢN N ．ＮＦＳＬからＮＦＳＬへの全組合わせ経路Ｐｎ
ｎの長さは ｄ（Ｐｎｎ）≦φ−ε これら４つの条件を満足させる回路はリタイミング障害
のないことが分かる。回路を変形することによってこれ
らの条件を満足させることで、そのような回路のクロッ
ク周期を増すことができる。しかし、そのような回路は
リタイミング障害がないので、次のリタイミングによっ
て、いつも、クロック周期の全体的縮小を可能にし、所
望のクロック周期φ−εを達成する。基本的に、これは
短い方の組合わせ経路の長さを増やし、そして長い方の
クリティカル組合わせ経路の長さを減らすことによって
達成することができる。
【００３０】次に、これらすべての条件を満足させるよ
うな、機能的に同等な回路を実現するために、元の回路
を変形する問題が残されている。
うな、機能的に同等な回路を実現するために、元の回路
を変形する問題が残されている。
【００３１】これらすべての条件を満足させるような、
機能的に同等な回路を実現するために、元の回路を変形
するのに利用できる様々な技術がある。
機能的に同等な回路を実現するために、元の回路を変形
するのに利用できる様々な技術がある。
【００３２】しかし、回路の全リタイムクリティカル入
力に関してのみ、条件を満足させることが、この良好な
技術の特徴である。これによって実行されねばならい計
算を大いに簡約する。
力に関してのみ、条件を満足させることが、この良好な
技術の特徴である。これによって実行されねばならい計
算を大いに簡約する。
【００３３】リタイムクリィカル入力を、スラックＳ
（ｊ）＜εを有するＰＩｊあるいは、Ｓｏ（Ｘ）＜ε
ＡＮＤ Ｓｉ（Ｘ）＋Ｓｏ（Ｘ）＜２εを有するＰＰＩ
Ｘとする。Ｓｉ（Ｘ）＋Ｓｏ（Ｘ）≧２εを満足させ
る、ラッチＸからのいずれのクリティカル経路でも、ラ
ッチを前方に動かすことによって、リタイミング中、非
クリティカルにすることができる。リタイムクリティカ
ル回路網は、リタイムクリティカル入力の推移ファンア
ウトの中の、εより小さいスラックを有する全ノードか
ら成る。変形回路を設計するために、先ず、リタイムク
リティカル回路網内の各経路がそこにＣノードを有する
ような、Ｃノードと称する１組のノード｛Ｖ｝を識別す
る。各Ｃノードｖのコーン、コーン（Ｖ）を抽出し、こ
れはＶからＰＩ／ＰＰＩへのすべての組合わせ経路を備
える部分回路である。条件ＢＦＦからＢＮＮまでを満足
させるためのアプローチは、Ｃノードセットを識別し、
そしてこのＣノードの対応コーンに対する１組のタイミ
ング制約を満足させることである。
（ｊ）＜εを有するＰＩｊあるいは、Ｓｏ（Ｘ）＜ε
ＡＮＤ Ｓｉ（Ｘ）＋Ｓｏ（Ｘ）＜２εを有するＰＰＩ
Ｘとする。Ｓｉ（Ｘ）＋Ｓｏ（Ｘ）≧２εを満足させ
る、ラッチＸからのいずれのクリティカル経路でも、ラ
ッチを前方に動かすことによって、リタイミング中、非
クリティカルにすることができる。リタイムクリティカ
ル回路網は、リタイムクリティカル入力の推移ファンア
ウトの中の、εより小さいスラックを有する全ノードか
ら成る。変形回路を設計するために、先ず、リタイムク
リティカル回路網内の各経路がそこにＣノードを有する
ような、Ｃノードと称する１組のノード｛Ｖ｝を識別す
る。各Ｃノードｖのコーン、コーン（Ｖ）を抽出し、こ
れはＶからＰＩ／ＰＰＩへのすべての組合わせ経路を備
える部分回路である。条件ＢＦＦからＢＮＮまでを満足
させるためのアプローチは、Ｃノードセットを識別し、
そしてこのＣノードの対応コーンに対する１組のタイミ
ング制約を満足させることである。
【００３４】Ｃノードｖに対して、コーン（Ｖ）に対す
るタイミング制約は、その入力（ＰＩとＰＰＩ）の到着
時間およびその出力ｖの所用時間によって特定される。
コーン（Ｖ）の各入力Ｘに対する新規到着時間は、
るタイミング制約は、その入力（ＰＩとＰＰＩ）の到着
時間およびその出力ｖの所用時間によって特定される。
コーン（Ｖ）の各入力Ｘに対する新規到着時間は、
【００３５】
【００３６】Ｃノードｖに対する新規所望時間
【００３７】
【００３８】は、その原所用時間ｒ（ｖ）であると設定
される。タイミング制約が満足される場合、コーン
（Ｖ）の全ノードおよびエッジは、ｖ以外の他のいずれ
のノードの推移ファンインにないので、取除かれる。そ
こでｖに対するコーンは新規回路Ｓコーン（Ｖ）と置換
され、これは制約を満足させる。この操作によって回路
の機能性を保持する。
される。タイミング制約が満足される場合、コーン
（Ｖ）の全ノードおよびエッジは、ｖ以外の他のいずれ
のノードの推移ファンインにないので、取除かれる。そ
こでｖに対するコーンは新規回路Ｓコーン（Ｖ）と置換
され、これは制約を満足させる。この操作によって回路
の機能性を保持する。
【００３９】図１の順序回路では、クロック周期３はリ
タイミングによって縮小することはできない。ε＝１と
する。回路内のリタイミング障害はクリティカルサイク
ル｛Ｗ，ｅ，ｆ，ｇ，Ｗ｝である。回路のクリティカル
入力はｙとｗである場合、唯一のリタイムクリティカル
入力はｗである。
タイミングによって縮小することはできない。ε＝１と
する。回路内のリタイミング障害はクリティカルサイク
ル｛Ｗ，ｅ，ｆ，ｇ，Ｗ｝である。回路のクリティカル
入力はｙとｗである場合、唯一のリタイムクリティカル
入力はｗである。
【００４０】リタイムクリティカル入力ｗのＣノードと
して、ノードｇが選択されるものとする。コーン（ｇ）
が図２（Ａ）に示されている。図示されるように、これ
はＯＲ１５、ＡＮＤ１３、ＯＲ１４およびラッチ１６、
１７そして１８を備え、その入力と出力は前述のように
相互接続している。満足されるべきタイミング制約は、
｛ａ（ｘ）＝ａ（ｙ）＝０；ａ（ｗ）＝ａ（ｄ）＝１；
ｒ（ｇ）＝３：｝である。この制約を満足させる新規コ
ーンが図２（Ｂ）に示される。コーン（Ｖ）を新規コー
ンと置換することによって、図２（Ｃ）に示される変換
回路を生成する。図示されるように、これはＡＮＤ１３
とＯＲ１５を、ＡＮＤ１９、ＯＲ２０およびＡＮＤ２１
と置換していて、ＡＮＤ１９は入力ｘとｙで供給され、
そしてその出力ｎおよび入力ｄはＯＲ２０に供給され
る。その出力ｋおよびＡＮＤ２１の出力ｍはＯＲ１４へ
の入力として供給される。ＡＮＤ２１は入力ｘとｗで供
給される。
して、ノードｇが選択されるものとする。コーン（ｇ）
が図２（Ａ）に示されている。図示されるように、これ
はＯＲ１５、ＡＮＤ１３、ＯＲ１４およびラッチ１６、
１７そして１８を備え、その入力と出力は前述のように
相互接続している。満足されるべきタイミング制約は、
｛ａ（ｘ）＝ａ（ｙ）＝０；ａ（ｗ）＝ａ（ｄ）＝１；
ｒ（ｇ）＝３：｝である。この制約を満足させる新規コ
ーンが図２（Ｂ）に示される。コーン（Ｖ）を新規コー
ンと置換することによって、図２（Ｃ）に示される変換
回路を生成する。図示されるように、これはＡＮＤ１３
とＯＲ１５を、ＡＮＤ１９、ＯＲ２０およびＡＮＤ２１
と置換していて、ＡＮＤ１９は入力ｘとｙで供給され、
そしてその出力ｎおよび入力ｄはＯＲ２０に供給され
る。その出力ｋおよびＡＮＤ２１の出力ｍはＯＲ１４へ
の入力として供給される。ＡＮＤ２１は入力ｘとｗで供
給される。
【００４１】図２（Ｃ）は、図１の元の回路が、図２
（Ａ）の回路の代わりに図２（Ｂ）のそれを使用して変
形された図である。変形回路のクロック周期は縮小され
ていないが、この回路にはどんなリタイミング障害も含
まれない。従って、それは所望値ε＝１だけクロック周
期を縮小するようリタイムすることができて、図２
（Ｄ）で示されるように、所望のクロック周期２を有す
る回路３０を達成する。特に、このリタイミングはラッ
チの位置と数を変化させている。特に、ラッチ１６はラ
ッチ２５と置換され、このラッチ２５はＡＮＤ１２の出
力ａによって供給され、そしてＡＮＤ１１とＡＮＤ２１
に入力ｒを供給している。ラッチ１６は前方に移動し
て、ラッチ２５および２６として複製されている。ラッ
チ２５はＡＮＤ１１とＡＮＤ２１に入力を供給し、そし
てＡＮＤ１２によって入力を供給されている。ラッチ２
６はＡＮＤ１２に入力を供給し、そしてＡＮＤ１１の出
力によって供給されている。ラッチ１７は前方に移動し
て、ラッチ２７となり、このラッチ２７はＡＮＤ１９に
よって入力を供給され、そしてＯＲ２０に入力を供給し
ている。図１の回路の遅延をε＝１だけ改善するため
に、組合せ遅延最適化技術によって｛ａ（ｘ）＝ａ
（ｙ）＝ａ（ｗ）＝ａ（ｄ）＝０；ｒ（ｇ）＝２；｝を
満足させようとしても、それは失敗するであろうことに
注目されたい。
（Ａ）の回路の代わりに図２（Ｂ）のそれを使用して変
形された図である。変形回路のクロック周期は縮小され
ていないが、この回路にはどんなリタイミング障害も含
まれない。従って、それは所望値ε＝１だけクロック周
期を縮小するようリタイムすることができて、図２
（Ｄ）で示されるように、所望のクロック周期２を有す
る回路３０を達成する。特に、このリタイミングはラッ
チの位置と数を変化させている。特に、ラッチ１６はラ
ッチ２５と置換され、このラッチ２５はＡＮＤ１２の出
力ａによって供給され、そしてＡＮＤ１１とＡＮＤ２１
に入力ｒを供給している。ラッチ１６は前方に移動し
て、ラッチ２５および２６として複製されている。ラッ
チ２５はＡＮＤ１１とＡＮＤ２１に入力を供給し、そし
てＡＮＤ１２によって入力を供給されている。ラッチ２
６はＡＮＤ１２に入力を供給し、そしてＡＮＤ１１の出
力によって供給されている。ラッチ１７は前方に移動し
て、ラッチ２７となり、このラッチ２７はＡＮＤ１９に
よって入力を供給され、そしてＯＲ２０に入力を供給し
ている。図１の回路の遅延をε＝１だけ改善するため
に、組合せ遅延最適化技術によって｛ａ（ｘ）＝ａ
（ｙ）＝ａ（ｗ）＝ａ（ｄ）＝０；ｒ（ｇ）＝２；｝を
満足させようとしても、それは失敗するであろうことに
注目されたい。
【００４２】特に、先述の例からわかるように、各コー
ン（Ｖ）に対してタイミング制約が満足される場合、こ
のコーンは回路のリタイムクリティカル回路網のカット
セットであり、上に挙げた条件ＢF F からＢN N は満足
される。次に、タイミング制約が満足され得るように、
識別Ｃノードの発生をアドレスする。コーン（Ｖ）を新
規コーンＳコーン（Ｖ）と置換することによって論理を
複製することへと導く。Ｃノードの選択における２つの
主要問題は、論理の複製によるペナルティ領域と、その
タイミング制約を満足させるコーン（Ｖ）の電位であ
る。
ン（Ｖ）に対してタイミング制約が満足される場合、こ
のコーンは回路のリタイムクリティカル回路網のカット
セットであり、上に挙げた条件ＢF F からＢN N は満足
される。次に、タイミング制約が満足され得るように、
識別Ｃノードの発生をアドレスする。コーン（Ｖ）を新
規コーンＳコーン（Ｖ）と置換することによって論理を
複製することへと導く。Ｃノードの選択における２つの
主要問題は、論理の複製によるペナルティ領域と、その
タイミング制約を満足させるコーン（Ｖ）の電位であ
る。
【００４３】そのタイミング制約を満足させるコーン
（Ｖ）の電位のヒューリスティックな測定は、下記の観
察から導出される。
（Ｖ）の電位のヒューリスティックな測定は、下記の観
察から導出される。
【００４４】（ａ）制約を満足させるために、リタイム
クリティカル入力からの経路を、ＦＳＬからの経路の方
を長くすることによって短くする。従って、コーンのＦ
ＳＬ入力を、リタイムクリティカル入力に比べて多くす
ればするほど、制約を満足させる電位は大きくなる。
クリティカル入力からの経路を、ＦＳＬからの経路の方
を長くすることによって短くする。従って、コーンのＦ
ＳＬ入力を、リタイムクリティカル入力に比べて多くす
ればするほど、制約を満足させる電位は大きくなる。
【００４５】（ｂ）コーン（Ｖ）がバランス木となって
いる場合、制約を満足させる機会は低減する。コーン
（Ｖ）はｎ入力をも持つとする。ａ（ｖ）／ｌｏｇ2 ｎ
の値が高ければ高いほど、コーン（Ｖ）は不均衡にな
り、そして制約を満足させる機会が増える。
いる場合、制約を満足させる機会は低減する。コーン
（Ｖ）はｎ入力をも持つとする。ａ（ｖ）／ｌｏｇ2 ｎ
の値が高ければ高いほど、コーン（Ｖ）は不均衡にな
り、そして制約を満足させる機会が増える。
【００４６】（Ｃ）コーン（Ｖ）における信号の再収斂
によって最適化コーン（Ｖ）の電位を増加させる。コー
ン（Ｖ）がそのタイミング制約を満足させる良好な電位
を持てるように、ＰＩ／ＰＰＩから最小レベルを持つＣ
ノードｖを見つけようとする。
によって最適化コーン（Ｖ）の電位を増加させる。コー
ン（Ｖ）がそのタイミング制約を満足させる良好な電位
を持てるように、ＰＩ／ＰＰＩから最小レベルを持つＣ
ノードｖを見つけようとする。
【００４７】ここでアルゴリズムＥＲＢの概要を述べる
と、コーンのタイミング制約を識別し、かつ満足させ、
そして回路をリタイムすることによって、リタイミング
障害を取り除くように、所望のクロック周期および同等
な初期状態を有する最終回路を発生する。各リタイムク
リティカル入力ｉに対して、機能ｃｎｏｄｅ（ｉ）は、
ｉからの各クリティカル経路がＣノードを有するよう
に、最小可能レベルを持つＣノードを識別する。すべて
のリタイムクリティカル入力に対するｃノ−ド、ｃノー
ドセットから、最小Ｃノードセット、最小ｃノードセッ
トが機能ｃノード−カバーによって識別され、従って最
小ｃノードセットはリタイムクリティカル回路網のカッ
トセットになっている。これは、Ｃノードの初期セット
である。
と、コーンのタイミング制約を識別し、かつ満足させ、
そして回路をリタイムすることによって、リタイミング
障害を取り除くように、所望のクロック周期および同等
な初期状態を有する最終回路を発生する。各リタイムク
リティカル入力ｉに対して、機能ｃｎｏｄｅ（ｉ）は、
ｉからの各クリティカル経路がＣノードを有するよう
に、最小可能レベルを持つＣノードを識別する。すべて
のリタイムクリティカル入力に対するｃノ−ド、ｃノー
ドセットから、最小Ｃノードセット、最小ｃノードセッ
トが機能ｃノード−カバーによって識別され、従って最
小ｃノードセットはリタイムクリティカル回路網のカッ
トセットになっている。これは、Ｃノードの初期セット
である。
【００４８】最小ｃノードセットにおけるＣノードは次
いで、逆方向レベル順に処理される。選別されたＣノー
ドｖに対して、コーン（Ｖ）が抽出される。このコーン
は崩壊して単一ノードとなり、そしてＫ．Ｊ．シィン
（Ｓｉｎｇｈ）、Ａ．Ｒウオン（Ｗａｎｇ）、Ｒ．Ｋ．
ブレイトン（Ｂｒａｙｔｏｎ）およびＡ．サンジョヴァ
ンニ ヴィンセンテリ（Ｓａｎｇｉｏｖａｎｎｉ Ｖｉ
ｎｃｅｎｔｉｌｌｉ）による「“Ｔｉｍｉｎｇ Ｏｐｔ
ｉｍｉｚａｔｉｏｎ ｏｆ Ｃｏｍｂｉｎａｔｉｏｎａ
ｌ Ｌｏｇｉｃ”ｉｎ Ｐｒｏｃ．ＩＥＥＥ Ｉｎｔｅ
ｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｃ
ｏｍｐｕｔｅｒ ＡｉｄｅｄＤｅｓｉｇｎ，ｐａｐｇｓ
２８２−２８５，Ｎｏｖｅｍｂｅｒ １９８８．」に
記述されているようなスピードアップアルゴリズムを利
用して、コーンに対するタイミング制約を満足させる。
タイミング制約が満足される場合、ｖ以外のいずれの他
のノードの推移ファンインに入らない、コーン（Ｖ）の
全ノードおよびエッジは取り除かれる。次いでｖに対す
るコーンは新規回路ｓコーン（Ｖ）と置換される。この
操作によって、回路の機能性を保持する。Ｃノードｖは
最小ｃノードセットから削除され、そして最高レベルを
持つ次のＣノードが選択される。
いで、逆方向レベル順に処理される。選別されたＣノー
ドｖに対して、コーン（Ｖ）が抽出される。このコーン
は崩壊して単一ノードとなり、そしてＫ．Ｊ．シィン
（Ｓｉｎｇｈ）、Ａ．Ｒウオン（Ｗａｎｇ）、Ｒ．Ｋ．
ブレイトン（Ｂｒａｙｔｏｎ）およびＡ．サンジョヴァ
ンニ ヴィンセンテリ（Ｓａｎｇｉｏｖａｎｎｉ Ｖｉ
ｎｃｅｎｔｉｌｌｉ）による「“Ｔｉｍｉｎｇ Ｏｐｔ
ｉｍｉｚａｔｉｏｎ ｏｆ Ｃｏｍｂｉｎａｔｉｏｎａ
ｌ Ｌｏｇｉｃ”ｉｎ Ｐｒｏｃ．ＩＥＥＥ Ｉｎｔｅ
ｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｃ
ｏｍｐｕｔｅｒ ＡｉｄｅｄＤｅｓｉｇｎ，ｐａｐｇｓ
２８２−２８５，Ｎｏｖｅｍｂｅｒ １９８８．」に
記述されているようなスピードアップアルゴリズムを利
用して、コーンに対するタイミング制約を満足させる。
タイミング制約が満足される場合、ｖ以外のいずれの他
のノードの推移ファンインに入らない、コーン（Ｖ）の
全ノードおよびエッジは取り除かれる。次いでｖに対す
るコーンは新規回路ｓコーン（Ｖ）と置換される。この
操作によって、回路の機能性を保持する。Ｃノードｖは
最小ｃノードセットから削除され、そして最高レベルを
持つ次のＣノードが選択される。
【００４９】コーン（Ｖ）に対するタイミング制約が満
足され得ない場合には、機能ｃｎｏｄｅ（Ｖ）が呼び出
されて、ｖをカバーするＣノードの新セットＣｖを識別
する。Ｃｖの幾つかのノードは、、最小ｃノードセット
にある他のＣノードをカバーすることができる。これら
のＣノードは、機能ｃノード−カバーによって識別さ
れ、最小ｃノードセットから削除される。次いで各新規
Ｃノードが処理される。ｃノード（Ｖ）がノードｖをカ
バーするＣノードセットを見つけることができない場
合、このアルゴリズムは機能を果たさない。
足され得ない場合には、機能ｃｎｏｄｅ（Ｖ）が呼び出
されて、ｖをカバーするＣノードの新セットＣｖを識別
する。Ｃｖの幾つかのノードは、、最小ｃノードセット
にある他のＣノードをカバーすることができる。これら
のＣノードは、機能ｃノード−カバーによって識別さ
れ、最小ｃノードセットから削除される。次いで各新規
Ｃノードが処理される。ｃノード（Ｖ）がノードｖをカ
バーするＣノードセットを見つけることができない場
合、このアルゴリズムは機能を果たさない。
【００５０】全コーンのタイミング制約が満足された
後、新規回路をリタイムして、所望のクロック周期（φ
−ε）を達成することができる。元の回路の初期状態を
与えられている場合、同等な最終リタイム回路の初期状
態を見つけることが常に可能であるというわけではな
い。この問題を回避するために、ラッチを移動させ、同
時に初期状態を計算する。従って、ＥＲＢは、所望のク
ロック周期（φ−ε）および新規初期状態を有する最終
回路に戻る。説明したアルゴリズムＥＲＢの輪郭を疑似
コード形で次に示す。
後、新規回路をリタイムして、所望のクロック周期（φ
−ε）を達成することができる。元の回路の初期状態を
与えられている場合、同等な最終リタイム回路の初期状
態を見つけることが常に可能であるというわけではな
い。この問題を回避するために、ラッチを移動させ、同
時に初期状態を計算する。従って、ＥＲＢは、所望のク
ロック周期（φ−ε）および新規初期状態を有する最終
回路に戻る。説明したアルゴリズムＥＲＢの輪郭を疑似
コード形で次に示す。
【００５１】
【００５２】図４には、前述の再設計プロセスの基本段
階を簡潔に表す流れ図が示されている。あるいはまた、
これを、所望の再設計をするために利用する装置の成分
のブロック図として見ることもできる。
階を簡潔に表す流れ図が示されている。あるいはまた、
これを、所望の再設計をするために利用する装置の成分
のブロック図として見ることもできる。
【００５３】ブロック４１で表示されるように、周知の
態様で、元の回路のタイム分析を行なうことによって開
始して、入力と出力、一次と疑似一次ノードの各々にス
ッラクを設立する。
態様で、元の回路のタイム分析を行なうことによって開
始して、入力と出力、一次と疑似一次ノードの各々にス
ッラクを設立する。
【００５４】次にブロック４２で表示されるように、前
述の通り、先ず、リタイムクリティカル入力、その各々
にリタイムクリティカル回路網があり、そしてブロック
４３で表示されるように、各回路網に対して元の回路の
Ｃノードが識別される。次に、ブロック４４で表示され
るように、そしてアルゴリズムＥＲＢに関して説明した
ように、Ｃノードセットから、全リタイムクリティカル
入力に対して、機能ｃノードカバーは最小Ｃノードセッ
トを識別し、それはリタイムクリティカル回路網のカッ
トセットとなっている。
述の通り、先ず、リタイムクリティカル入力、その各々
にリタイムクリティカル回路網があり、そしてブロック
４３で表示されるように、各回路網に対して元の回路の
Ｃノードが識別される。次に、ブロック４４で表示され
るように、そしてアルゴリズムＥＲＢに関して説明した
ように、Ｃノードセットから、全リタイムクリティカル
入力に対して、機能ｃノードカバーは最小Ｃノードセッ
トを識別し、それはリタイムクリティカル回路網のカッ
トセットとなっている。
【００５５】ブロック４５、４６および４７で表示され
るように、Ｃノードセットが空でない間は、最高レベル
を有するＣノードが選択され、そしてそのコーンがそれ
から抽出される。次いでブロック４８と４９で表示され
るように、コーンのタイミング制約が設定され、そして
満足される。それはコーンの崩壊により、そして当該者
に周知のスピードアップアルゴリズムを使って行われ
る。ブロック５０と５１で表示されるように、タイミン
グ制約が一旦、満足されると、コーンは新規回路、Ｓｃ
ｏｎｅと置換され、そしてブロック４５〜５１は、Ｃノ
ードセットが空になるまでは繰り返される。
るように、Ｃノードセットが空でない間は、最高レベル
を有するＣノードが選択され、そしてそのコーンがそれ
から抽出される。次いでブロック４８と４９で表示され
るように、コーンのタイミング制約が設定され、そして
満足される。それはコーンの崩壊により、そして当該者
に周知のスピードアップアルゴリズムを使って行われ
る。ブロック５０と５１で表示されるように、タイミン
グ制約が一旦、満足されると、コーンは新規回路、Ｓｃ
ｏｎｅと置換され、そしてブロック４５〜５１は、Ｃノ
ードセットが空になるまでは繰り返される。
【００５６】ブロック５０で表示されるように、Ｃノー
ドのコーンに対して、タイミング制約が満足されない場
合には、機能ｃｎｏｄｅ（Ｖ）が呼び出されてＣノード
をカバーする新規Ｃノードセットを識別する。コーンｖ
に対する新規Ｃノードを、見つけることができるとこの
Ｃノードは、テストされる必要のあるままになっている
と未決定Ｃノードに加えられ、そして加えられた後、ブ
ロック５４で表示されるように、Ｃノードセットにまだ
残っているＣノードと比較されるので、新しく加えられ
たＣノードがカバーし得る幾つかは、現存するセットか
ら取り除くことができる。次いで、なおセット内にある
最高レベルのＣノードが、ブロック４６で処理され、そ
してこの手順で繰り返される。
ドのコーンに対して、タイミング制約が満足されない場
合には、機能ｃｎｏｄｅ（Ｖ）が呼び出されてＣノード
をカバーする新規Ｃノードセットを識別する。コーンｖ
に対する新規Ｃノードを、見つけることができるとこの
Ｃノードは、テストされる必要のあるままになっている
と未決定Ｃノードに加えられ、そして加えられた後、ブ
ロック５４で表示されるように、Ｃノードセットにまだ
残っているＣノードと比較されるので、新しく加えられ
たＣノードがカバーし得る幾つかは、現存するセットか
ら取り除くことができる。次いで、なおセット内にある
最高レベルのＣノードが、ブロック４６で処理され、そ
してこの手順で繰り返される。
【００５７】タイミング制約を、満足させるコーンを備
えるＣノードを見つけることができないノードｖが残さ
れている場合、発明のプロセスはうまくいかない。
えるＣノードを見つけることができないノードｖが残さ
れている場合、発明のプロセスはうまくいかない。
【００５８】ブロック４５で表示されるように、Ｃノー
ドセットが空であり、全コーンにおけるタイミング制約
が満足されたと表示する場合には、見つけられた全Ｓコ
ーンを取り替えることによって変形回路を形成し、そし
てこの新規回路は、ブロック５７で表示されるように、
ラッチを適切に移動することによって、従来通り、リタ
イムされ、そして所望の縮小クロック周期および初期状
態を実現する。
ドセットが空であり、全コーンにおけるタイミング制約
が満足されたと表示する場合には、見つけられた全Ｓコ
ーンを取り替えることによって変形回路を形成し、そし
てこの新規回路は、ブロック５７で表示されるように、
ラッチを適切に移動することによって、従来通り、リタ
イムされ、そして所望の縮小クロック周期および初期状
態を実現する。
【００５９】この詳細に述べた特定実施態様は、発明の
一般原理を説明していることを理解すべきである。発明
の精神および範囲を逸脱せずに、様々な変更例が考案さ
れ得るでろう。例えば、リタイミング障害を取り除く条
件が決定された後、回路の入力および出力において必要
とされるタイミング制約、この制約を満足させる元の回
路の変形は、前述のスピードアップアルゴリズムで例示
されるように、他の遅延最適化技術を利用して、実行す
ることができる。
一般原理を説明していることを理解すべきである。発明
の精神および範囲を逸脱せずに、様々な変更例が考案さ
れ得るでろう。例えば、リタイミング障害を取り除く条
件が決定された後、回路の入力および出力において必要
とされるタイミング制約、この制約を満足させる元の回
路の変形は、前述のスピードアップアルゴリズムで例示
されるように、他の遅延最適化技術を利用して、実行す
ることができる。
【図１】発明の原理に従ってそのクロック周期を縮小す
るように再設計しようとする回路の１例のブロック図で
ある。
るように再設計しようとする回路の１例のブロック図で
ある。
【図２】Ａ：リタイミング障害を構成し、そして発明を
実行するために変形される必要のある図１の回路の１部
分のブロック図である。 Ｂ：図２Ａの回路部分の変形例のブロック図である。 Ｃ：図２Ａの回路部分の代わりに図２Ｂのそれを代入し
て変形された、図１の回路のブロック図である。 Ｄ：所望通り、クロック周期を縮小するようリタイムさ
れた後の、図２Ｃの回路のブロック図である。
実行するために変形される必要のある図１の回路の１部
分のブロック図である。 Ｂ：図２Ａの回路部分の変形例のブロック図である。 Ｃ：図２Ａの回路部分の代わりに図２Ｂのそれを代入し
て変形された、図１の回路のブロック図である。 Ｄ：所望通り、クロック周期を縮小するようリタイムさ
れた後の、図２Ｃの回路のブロック図である。
【図３】回路内の全リタイミング障害が取り除かれよう
とする場合、満足されることが必要な条件を示す図であ
る。
とする場合、満足されることが必要な条件を示す図であ
る。
【図４】発明の基本的段階の流れ図である。
フロントページの続き (72)発明者 スティーブン・ロスワイラー アメリカ合衆国 18058 ペンシルバニア 州 カンクルタウン 373Ａ ＲＤ２ ボ ックス
Claims (8)
- 【請求項１】 少なくとも一つの主入力と、少なくとも
一つの主出力を有し、そして回路を組み合わせ論理部分
回路に分割するラッチを含む順序同期回路を再設計する
コンピュータ実行プロセスであって、 主入力とラッチ間の経路の長さ、隣接するラッチペア間
の経路の長さ、およびラッチと主出力間の経路の長さを
測定することによってラッチの各々におけるスラックを
決定する段階と、 組合せ遅延最適化のためのタイミング制約を設定するた
めにリタイミング障害を取り除く条件を決定する段階
と、 回路内の組合せ論理部分回路を変形してタイミング制約
を満たすことによって前記条件を満足させ、リタイミン
グ障害のない変形回路を達成する段階と、 ラッチを位置替えすることによって変形回路をリタイム
して、クロック周期を縮小した再設計回路を達成する段
階、とからなることを特徴とする、同期順序回路のリタ
イミング障害の除去方法。 - 【請求項２】 元の回路の初期状態を与えられて再設計
回路の初期状態を計算する段階を有することを特徴とす
る、請求項１の記載に同期順序回路のリタイミング障害
の除去方法。 - 【請求項３】 組合せ遅延最適化のための制約を設定す
ることは、回路の入力と出力におけるタイミング制約を
特定化することと、遅延最適化技術を利用してこの制約
を満足させることを、含んでいることを特徴とする、請
求項１に記載の同期順序回路のリタイミング障害の除去
方法。 - 【請求項４】 障害を取り除く条件を決定する段階は、
回路のリタイムクリティカル入力と、各リタイムクリテ
ィカル入力のリタイムクリティカル回路網、および各リ
タイムクリティカル回路網に対するＣノードを識別する
段階を含むことを特徴とする、請求項３に記載の同期順
序回路のリタイミング障害の除去方法。 - 【請求項５】 リタイムクリティカル回路網に対してＣ
ノードが識別された後、リタイムクリティカル回路網の
カットセットとなっているＣノード最小セットが識別さ
れ、保持され、そしてこの最小セットの最高レベルのＣ
ノードがコーン抽出のために選ばれることを特徴とす
る、請求項４に記載の同期順序回路のリタイミング障害
の除去方法。 - 【請求項６】 回路が、ラッチ間に相互接続された複数
の組合せ部分回路を含んでいる、同期順序回路を再設計
するコンピュータ実行プロセスであって、 ａ）回路内のラッチにおけるスラックを計算するために
回路のノードのタイミング分析を行う段階と、 ｂ）回路のリタイムクリティカル入力、各リタイムクリ
ティカル入力のリタイムクリティカル回路網、および各
リタイムクリティカル回路網に対するＣノードを識別す
る段階と、 ｃ）最高レベルＣノードのコーンｖを抽出する段階と、 ｄ）コーンｖに対するタイミング制約を満足させ、そし
てこのコーンをタイミング制約を満足させ、かつ回路の
機能性を維持する新規回路に対応するＳコーンと置換す
る段階と、 ｅ）Ｓコーンが元のコーンに取って替わっている部分的
変形回路を形成する段階と、 ｆ）全Ｃノードが処理され、そして最終変形回路が得ら
れるまで、段階（ｃ）から（ｅ）を繰り返す段階と、 ｇ）ラッチを位置替えすることによって最終変形回路を
リタイムし、クロック周期の縮小された新規回路設計を
達成する段階、とからなることを特徴とする同期順序回
路のリタイミング障害の除去方法。 - 【請求項７】 リタイムクリティカル回路網に対してＣ
ノードが識別された後、リタイムクリティカル回路網の
カットセットとなっているＣノードの最小セットが識別
され、かつ保持され、そして最小セットの最高レベルを
持つＣノードが選別されてコーン抽出されることを特徴
とする、請求項６に記載の同期順序回路のリタイミング
障害の除去方法。 - 【請求項８】 各リタイムクリティカル入力に対して最
小可能レベルを有するＣノードが識別され、従って前記
入力からの各クリティカル経路にはＣノードがあり、全
クリティカルリタイム入力に対するＣノードセットはＣ
ノードの最小セットで有り、従ってこの最小セットは、
Ｃノードの初期セットとして識別されるリタイムクリテ
ィカル回路網のカットセットとなっていることを特徴と
する、請求項６に記載の同期順序回路のリタイミング障
害の除去方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/972,149 | 1992-11-05 | ||
| US07/972,149 US5553000A (en) | 1992-11-05 | 1992-11-05 | Eliminating retiming bottlenecks to improve performance of synchronous sequential VLSI circuits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06243195A true JPH06243195A (ja) | 1994-09-02 |
| JP2601161B2 JP2601161B2 (ja) | 1997-04-16 |
Family
ID=25519248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5273309A Expired - Fee Related JP2601161B2 (ja) | 1992-11-05 | 1993-11-01 | 同期順序回路のリタイミング障害除去を用いたリタイミング方法 |
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| Country | Link |
|---|---|
| US (1) | US5553000A (ja) |
| JP (1) | JP2601161B2 (ja) |
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| US6282695B1 (en) | 1998-12-16 | 2001-08-28 | International Business Machines Corporation | System and method for restructuring of logic circuitry |
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| US4703435A (en) * | 1984-07-16 | 1987-10-27 | International Business Machines Corporation | Logic Synthesizer |
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-
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- 1992-11-05 US US07/972,149 patent/US5553000A/en not_active Expired - Fee Related
-
1993
- 1993-11-01 JP JP5273309A patent/JP2601161B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
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