JPH06242887A - アレイ記憶線形・直交拡張型マルチプロセシングコンピュータシステム - Google Patents

アレイ記憶線形・直交拡張型マルチプロセシングコンピュータシステム

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JPH06242887A
JPH06242887A JP4263446A JP26344692A JPH06242887A JP H06242887 A JPH06242887 A JP H06242887A JP 4263446 A JP4263446 A JP 4263446A JP 26344692 A JP26344692 A JP 26344692A JP H06242887 A JPH06242887 A JP H06242887A
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エム チャン ウイン
William T Fuller
ティー フラー ウィリアム
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    • G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
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Abstract

(57)【要約】 【目的】 データ記憶アレイシステムのＩ／Ｏ帯域幅と
ＣＰＵのＩ／Ｏ性能が最適に整合するようコンピュータ
システムを構成可能にする。 【構成】 切換ネットワーク７により、複数のＣＰＵ１
と複数のディスクアレイ４とを自在直接接続可能にす
る。 【効果】 切換ネットワーク７を用いてＣＰＵ１をディ
スクアレイ４に接続することにより、ディスクアレイ４
のＩ／Ｏ帯域幅とＣＰＵ１のＩ／Ｏ性能を最適に整合す
るようコンピュータシステムを構成することが可能であ
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はコンピュータシステムに
関し、より詳細には、切換ネットワークによってデータ
記憶容量及び帯域幅を線形的及び直交座標的に拡張可能
にしたデータ記憶アレイシステムを有するマルチプロセ
シングコンピュータシステムに関する。
【０００２】
【従来の技術】典型的なマルチプロセシングコンピュー
タシステムは、一般に、複数のＣＰＵに接続されたデー
タ記憶ユニットを有している。ＣＰＵとデータ記憶ユニ
ットの間の接続は、入出力バス（Ｉ／Ｏバス）を介して
直接行われ、あるいはＩ／Ｏコントロールユニット及び
Ｉ／Ｏチャネルを介して行われる。データ記憶ユニット
は、ＣＰＵがデータ処理タスクを実行する際に用いるデ
ータ及びプログラムを記憶する。
【０００３】米国特許第４，２２８，４９６号（本願出
願人に譲渡済み）には、マルチプロセシングシステムの
一例が示されている。図１には、このシステムのアーキ
テクチャが簡略図示されている。このシステムは、複数
のＣＰＵ１を２個の冗長プロセッサ間バスＩＰＢにより
相互に接続することによって、高い信頼性を実現してい
る。しかしながら、コスト低減の要求が信頼性の維持確
保の要求より上位にある場合、複数のプロセッサ間バス
を用いるシステムよりは、単一のプロセッサ間バスを用
いるシステムの方が好ましい。
【０００４】図１に示されるシステムは複数のデータ記
憶ユニット２を有している。これらのユニット２は、Ｉ
／Ｏバス３によって複数のＣＰＵ１にそれぞれ接続され
ている。ただし、Ｉ／Ｏバス３に代え、図示しない冗長
Ｉ／Ｏコントロールユニットにより接続しても構わな
い。また、このシステムにおいては、データ記憶ユニッ
トとして各種の構成が用いられている。通常は、大容量
テープユニット及び／又はディスクドライブ（磁気、
光、半導体等）が用いられる。無論、コストが追及され
た場合には、二重接続よりも単独接続の方が用いられ
る。
【０００５】このアーキテクチャにおいては、ＣＰＵ１
は、自己に直接接続されていればどのデータ記憶ユニッ
ト２にもアクセスできる。また、いずれのＣＰＵ１も、
ＩＰＢ及び他のＣＰＵ１を介することにより、いずれの
データ記憶ユニット２にも間接的にアクセスできる。
【０００６】図１に示されるアーキテクチャにおいて
は、ＣＰＵ１をプロセッサ間バスＩＰＢに付加すること
により、ｘ方向（図１参照）に沿って演算資源を線形拡
張できる。また、このアーキテクチャにおいては、デー
タ記憶ユニット２をＩ／Ｏバス３又は図示しないＩ／Ｏ
チャネルに付加することにより、ｘ方向と直交するｙ方
向にＩ／Ｏ資源を線形拡張できる。ｘ及びｙ方向の拡張
は互いに独立しており、性能及び物理的制約によっての
み制限され得る。
【０００７】このように、従来の技術は、ＣＰＵ１と個
々のデータ記憶ユニット２とを直交座標でそれぞれ線形
に拡張することにより、ＣＰＵ１の記憶の要求に対応す
るものである。
【０００８】ごく最近では、非常に高信頼性のディスク
アレイデータ記憶システムが市販されている。このよう
なディスクアレイシステムを上記のようなマルチプロセ
ッサシステム内に接続する際には、注意を必要とする。
【０００９】ディスクアレイシステムには様々なタイプ
がある。カリフォルニア大学バークレー校のある研究グ
ループは、“A Case for Redundant Arrays of Inexpen
siveDisks(RAID)”，Patterson et al.，Proc. ACM SIG
MOD,June,1988の中で、ＲＡＩＤという頭文字を有する
５種類のアーキテクチャを提案している。
【００１０】まずＲＡＩＤ１のアーキテクチャは、鏡の
ごとく対となった同一の構成のデータ記憶ユニットを有
している。このアーキテクチャでは、各データ記憶ユニ
ットの全てのデータをペアとなっている他のデータ記憶
ユニットにコピーする。タンデム・コンピュータズ社
（Tandem Computers Incorporated ）は、ＲＡＩＤ１を
各種実現している。
【００１１】ＲＡＩＤ２のアーキテクチャは、各ディス
クドライブにおいて、データワードの各ビットにさらに
誤り検出訂正（ＥＤＣ）ビットを付加して記憶するもの
である。例えば米国特許第４，７２２，０８５号（Flor
a et al.）に開示されたディスクドライブメモリは、比
較的小さく独立して操作される複数のディスクサブシス
テムを有している。このディスクドライブメモリは、非
常に高いフォルトトレランスと非常に大きなデータ転送
帯域幅を有する大型大容量のディスクドライブとして機
能する。データオーガナイザは、３２ビットの各データ
ワードに周知のハミングコードを用いて決定される７ビ
ットのＥＤＣビットを加え、誤り検出及び訂正を行わせ
る。結果として得られる３９ビットのワードは、ディス
ク毎に１ビットずつ３９個のディスクドライブ上に書き
込まれる。３９個のディスクドライブの１個が障害を起
こした場合、記憶されている３９ビットのワードのうち
残り３８ビットが３８個のディクスドライブから読み込
まれ、ワードバイワードベースで３２ビットの各データ
ワードが再構成される。これによってフォルトトレラン
スが得られる。
【００１２】ＲＡＩＤ３のアーキテクチャは、各ディス
クドライブ記憶ユニットが障害やデータ誤りを検出する
内部手段を有するという概念に基づいている。従って、
誤りビットの位置を検出するための付加情報を記憶する
必要がない。このため、パリティベースの簡単な誤り訂
正が用いられる。このアプローチでは、パリティ情報生
成のため、障害を起こす可能性のある全ての記憶ユニッ
トの内容の排他的論理和（ＸＯＲ）が求められる。これ
により得られるパリティ情報は、単一の冗長記憶ユニッ
トに記憶される。もしある記憶ユニットに障害が起きた
場合、その装置のデータは代わりの記憶ユニット上に再
構成することができる。すなわち、残りの記憶ユニット
のデータとパリティ情報とのＸＯＲを求めればよい。こ
のような構成は、鏡構造を有するＲＡＩＤ１のアーキテ
クチャに対し、Ｎ個の記憶ユニットに付加すべき記憶ユ
ニットが１個だけであるという利点を有している。ま
た、ＲＡＩＤ３のアーキテクチャでは、ＲＡＩＤ２シス
テム同様複数個のディスクドライブが結合して動作する
と共に、単一のディスクドライブがパリティユニットに
用いられている。マイクロポリス・コーポレーション(M
icropolis Corporation)のパラレルドライブアレイであ
るモデル１８０４ＳＣＳＩは、ＲＡＩＤ３アーキテクチ
ャを実現したものであり、同期化された並列４個のディ
スクドライブと１個の冗長パリティドライブを採用して
いる。このモデルでは、４個のデータディスクドライブ
のうちの１個の故障に対し、パリティディスクドライブ
に記憶されているパリティビットを用いて対処可能であ
る。ＲＡＩＤ３システムの別の例は米国特許第４，０９
２，７３２号（Ouchi ）に記述されている。
【００１３】ＲＡＩＤ４アーキテクチャは、ＲＡＩＤ３
アーキテクチャと同じくパリティによる誤り訂正の概念
を用いつつ、ＲＡＩＤ３アーキテクチャに改良を加えた
ものである。この改良は、各ディスクドライブアクチュ
エータの個別駆動により小さいファイルのランダム読み
込み性能を向上させるものであり、また、より大きい最
小量のデータ（典型的には、ディスクセクタ）を各ディ
スク（これはまたブロックストライピングとして周知で
ある）に読み込んだり書き込んだりすることによって、
小さいファイルのランダム読み込み性能を向上させるも
のである。ＲＡＩＤ４のアーキテクチャのもう１つの面
は、単一の記憶ユニットがパリティユニットとして用い
られていることである。
【００１４】ＲＡＩＤ５アーキテクチャは、ＲＡＩＤ４
アーキテクチャと同じくパリティによる誤り訂正の概念
と、独立したアクチュエータとを用いている。ＲＡＩＤ
５アーキテクチャは、書込可能な全てのディスクドライ
ブにデータ及びパリティ情報を分配することにより、Ｒ
ＡＩＤ４システムの書き込み性能を向上させている。具
体的には、１個のシステムに属するＮ＋１記憶ユニット
（また冗長グループとして周知である）が、ブロックと
呼ばれる複数個の等しい大きさのアドレス領域に分割さ
れる。一般に、各記憶ユニットはそれぞれ同じ個数のブ
ロックを含む。同一の冗長グループに属する各記憶ユニ
ットから読み出されるブロックは、同じ単位アドレス範
囲を有している場合、ストライプと呼ばれる。各ストラ
イプは、Ｎブロックのデータに加え１つのパリティブロ
ックを有しており、後者はパリティのための記憶ユニッ
ト上に存在している。さらに、各ストライプのそれぞれ
のパリティブロックは、異なる記憶ユニットに分散配置
される。従って、同一の冗長グループにおける１回１回
のデータ訂正に関連するパリティ更新作業は、異なる記
憶ユニットに分散される。どの記憶ユニットも、パリテ
ィ更新作業の全てを負担することはない。例えば、５個
のディスクドライブを有するＲＡＩＤ５システムにおい
て、ブロックの１番目のストライプのためのパリティ情
報が５番目のドライブに書き込まれ、ブロックの２番目
のストライプのためのパリティ情報が４番目のドライブ
に書き込まれ、ブロックの３番目のストライプが３番目
のドライブに書き込まれる、という態様でもよい。続く
ストライプのためのパリティブロックは、ディスクドラ
イブのあちらこちらに螺旋状に配置される。無論、他の
パターンで配置してもよい。このように、どのディスク
ドライブも、ＲＡＩＤ４アーキテクチャと異なりパリテ
ィ情報を記憶するために使用されていない。ＲＡＩＤ５
システムの一例は米国特許第４，７６１，７８５号（Cl
ark et al.）に記述されている。
【００１５】
【発明が解決しようとする課題】線形及び直交座標上で
ＣＰＵ及びデータ記憶ユニットを拡張するマルチプロセ
ッサアーキテクチャにディスクアレイデータ記憶システ
ムを接続する際に問題となるのは、ディスクアレイシス
テムのＩ／Ｏ帯域幅と接続されるＣＰＵのＩ／Ｏ容量と
の整合にある。ディスクアレイを管理するため必要とさ
れるアレイコントローラにオーバーヘッドコストが生じ
るため、コントローラのコストを多数のデータ記憶ユニ
ットを用いることにより相対的に低減しようとすると、
アレイ内部に多くのデータ記憶ユニットが要求される。
また、ディスクアレイシステム全体の性能はシステム内
部のデータ記憶ユニットの個数に応じて線形的に向上す
る。従って、通常は、ディスクアレイシステムは１個の
アレイコントローラ及び３以上のディスクを有してい
る。ある種の構成では、数ダースのディスクが接続され
る。しかしながら、ディスクアレイシステムに多数のデ
ィスクドライブを用いると、しばしば、単一のＣＰＵで
は得られない大きなＩ／Ｏ性能（すなわち毎秒当りデー
タ転送量）がこのディスクアレイシステムに付与される
結果となる。これは、データ記憶ユニットのデータ転送
容量のアンダーユーティリゼイションにつながる。その
結果、ディスクアレイシステムに接続されたＣＰＵによ
るアレイへの間接的アクセスの際、ディスクアレイシス
テムに直接接続されたＣＰＵが、ボトルネックとなる。
ＣＰＵにさらにディスクアレイシステムを追加すること
は、このＣＰＵに直接接続されていないディスクアレイ
システムに記憶されているデータに関しては、ボトルネ
ック問題の解決とはならない。また、このようなアプロ
ーチでは、各ディスクアレイの余分なデータ転送容量が
使用されないので、コストが高くなる。
【００１６】このように、従来の線形・直交拡張型マル
チプロセシングコンピュータシステムにおいては、ディ
スクアレイシステムのＩ／Ｏ帯域幅をマルチＣＰＵのＩ
／Ｏ性能に整合させることが困難である。このような限
界を克服し、従来の技術の持つ線形及び直交座標上での
拡張特性を保持することが望ましいと思われる。
【００１７】本発明は、これらの規準を満たすシステム
を提供するものである。
【００１８】
【発明の概要】本発明は、ディスクアレイ記憶システム
を有するマルチプロセシングコンピュータシステムから
構成される。このディスクアレイ記憶システムは、ディ
スクアレイ記憶システムとマルチプロセッサとを接続す
る切換ネットワークにより、データ記憶容量及び帯域幅
を線形及び直交座標上で拡張することを可能にするもの
である。
【００１９】より詳細には、この切換ネットワークは複
数のＣＰＵと複数のディスクアレイシステムとを接続す
るものである。この切換ネットワークによって、各ＣＰ
Ｕをいずれのディスクアレイにも直接接続可能になる。
【００２０】この切換ネットワークを用いて多重ＣＰＵ
と多重ディスクアレイシステムとを接続することによっ
て、ディスクアレイシステムのＩ／Ｏ帯域幅とＣＰＵの
Ｉ／Ｏ性能とが最適に整合するよう、コンピュータシス
テムを構成することが可能である。
【００２１】本発明の好ましい実施態様の詳細は添付図
面及び以下の記述において述べられる。ひとたび本発明
の詳細が周知されると、多数の付加的な発明や変更が当
業者に明らかになるであろう。
【００２２】
【実施例】以下の記述により示される好適な実施例は、
本発明の範囲を画するものではなく、むしろ、本発明の
一例構成として把握されるべきである。また、図におい
て同一参照番号及び符号は同一要素に言及している。
【００２３】マルチプロセシングコンピュータシステム
とディスクアレイシステムとを接続する際に従来技術に
おいて問題とされていた点は、本発明においては、図２
に示されるタイプの新規なアーキテクチャを用いること
により解決される。このアーキテクチャでは、従来技術
同様、複数のＣＰＵ１がプロセッサ間バスＩＰＢにより
互いに接続される。ＣＰＵ１はそれぞれＩ／Ｏバス３を
有している。また、アレイコントローラ５及び複数のデ
ィスク６を有するディスクアレイ４が、ＣＰＵ１と接続
されるよう、設けられている。
【００２４】この実施例においては、ディスクアレイ４
が、それぞれ少なくとも２つのアレイコントローラ５を
有している。これにより、冗長性が提供される。ディス
クアレイ４は、例えばＲＡＩＤ１からＲＡＩＤ５等、如
何なるタイプのものでもよい。このようなアレイ４は、
例えば、米国特許出願第０７／２７０，７１３号“Arra
yed Disk Drive System and Method”（本願出願人に譲
渡済み）に示されている。
【００２５】従来技術における問題は、特に、切換ネッ
トワーク７によって克服される。切換ネットワーク７
は、各Ｉ／Ｏバス３により複数のＣＰＵ１に接続され、
かつ各ディスクアレイ４に接続されている。この切換ネ
ットワーク７によって、いずれのＣＰＵ１をもいずれの
ディスクアレイ４にも直接接続することが可能になる。
切換ネットワーク７には、Ｎ×Ｎタイプを用いるのが好
ましい。すなわち、各ノードを他のいずれのノードにも
直接接続できればよい。これにより、各ＣＰＵ１をいず
れのディスクアレイ４にも接続可能になる。切換ネット
ワーク７のアーキテクチャは、例えば、Ｎ×Ｎクロスポ
イントスイッチでも、またはＮ×Ｎ多段スイッチでもよ
い。クロスポイントスイッチアーキテクチャは、図３に
示されるように、それぞれ複数のノード１０と対応する
複数の通信リンク１１を有している。ノードｉ１０は、
それぞれ出力ポートＮi を介して１個の通信リンク１１
に接続されており、また、入力ポートｎi からマルチプ
レクサ１２を介して通信リンク１１に接続される。周知
のように、各ノード１０は、このような接続によりその
出力ポートＮi を介してどの入力ポートｎi へも信号を
転送することができる。信号パスの選択は、周知の方法
により各ノードからのアドレスによって制御できる。ア
ドレスに矛盾が生じない限り多重同時接続も可能であ
る。例えば、ノード＃１はノード＃２に接続することが
でき、またノード＃４は同時にノード＃６に接続するこ
とができる。
【００２６】図４には多段スイッチアーキテクチャの一
例が示されている。この例では複数の（詳細には２０４
８個の）ノード出力ポートＮi がそれと同じ数のノード
入力ポートｎi に接続されている。この例では、それぞ
れ３２×６３の大きさを有する６４個のステージ１セレ
クタ１５は、それぞれ、３２個の入力部Ｎi を６３個の
出力部に自在に接続可能である。各ステージ１セレクタ
１５の出力部はステージ２を形成する６３個のセレクタ
１６と接続されている。ステージ２セレクタ１６はそれ
ぞれ６４×６４の大きさを有しており、これらはいずれ
も、６４個の入力部を６４個の出力部に自在に接続可能
である。そして、各ステージ２セレクタ１６の出力部
は、ステージ３を形成する６４個のセレクタ１７とそれ
ぞれ接続されている。ステージ３セレクタ１７はそれぞ
れ６３×３２の大きさを有しており、これらの６３個の
入力部は３２個の出力部ｎi と自在に接続可能である。
これらのことから理解できるように、このような接続に
よれば、各ノードからその出力ポートＮi を介して出力
される信号をどの入力ポートｎi へも転送できる。な
お、この図の例では、それ自身の入力ポートには信号転
送できない。例えば、出力ポートＮ1 を入力ポートｎ20
48 に接続することを所望する場合、出力ポートＮ1 が
ステージ１のセレクタ＃１の出力部として選択される。
この出力部はステージ２のセレクタ＃６３の入力部に接
続され、このセレクタ＃６３がその出力部としてこの入
力部を選択する。ステージ２の出力部はステージ３のセ
レクタ＃６４の入力部に接続され、このセレクタ＃６４
がその出力部としてこの入力部を選択する。ステージ３
の出力部が所望されるように入力ポートｎ2048 に接続
される。また、信号パスの選択は各ノードからのアドレ
スによって制御することが可能であり、アドレスに矛盾
が生じない場合は多重同時接続が可能である。
【００２７】上記の実施例においては、切換ネットワー
ク７は高速データ転送のためのファイバー光学リンクを
有している。しかしながら、より低速の実現には配線式
リンクが使用されてもよい。また、上記の実施例におい
ては、切換ネットワーク７はどの単一の部分で障害が起
きた場合でも継続的に動作を行えるようなフォルトトレ
ランスを有している。このタイプのフォルトトレランス
は従来の技術においても周知である。代替方法として、
重複切換ネットワーク７を設けて、図３に示されたよう
に従来型のチャネルアダプタ８を介して複数のＣＰＵ１
に接続して冗長性を提供してもよい。
【００２８】どの場合でも、切換ネットワーク７がＣＰ
Ｕ１の各Ｉ／Ｏチャネル帯域幅によって多重化されたノ
ード（すなわち、接続されたＣＰＵ）の数とほぼ等しい
データ伝送帯域幅を有していることが好ましい。例えば
図２の構成では、ＣＰＵ＃１がディスクアレイ＃０と交
信中である場合、ＣＰＵ＃１とディスクアレイ＃０の動
作から独立することにより、ＣＰＵ＃２はディスクアレ
イ＃１とこれら２つのノード間のＩ／Ｏリンクによって
可能とされた速度いっぱいで交信することができる。こ
の特徴により、ＣＰＵ１及びディスクアレイ４を線形に
拡張することができる。
【００２９】また、切換ネットワーク７を用いて多重Ｃ
ＰＵを多重ディスクアレイ４に接続することにより、デ
ィスクアレイシステム４のＩ／Ｏ帯域幅をＣＰＵ１のＩ
／Ｏ性能に最適に整合するようコンピュータシステムを
構成できる。例えばより高速でデータをＣＰＵに転送す
ることを要求するアプリケーションの場合、ディスクア
レイ４にさらにデータ記憶ユニットを付加することによ
り、システムをｙ方向に線形拡張できる。その範囲は、
ディスクアレイ４に接続されたＩ／Ｏチャネル３のデー
タ転送容量まで、あるいはアレイコントローラ５のデー
タ転送容量までであり、その後は、付加されるデータ記
憶ユニット６を別のディスクアレイ４に付加するかまた
は別のディスクアレイ４を切換ネットワーク７に接続し
なければならない。付加された記憶ユニット６は、ディ
スクアレイ４のデータ転送レートの総和を増加させる。
【００３０】一方で、ディスクアレイ４のデータ転送容
量がＣＰＵ１のデータ転送容量を越えた場合、あるいは
ＣＰＵ１により提供可能なＩ／Ｏ速度よりも高速のＩ／
Ｏ速度を要求するアプリケーションの場合、ＣＰＵ１を
切換ネットワーク７に追加接続することにより、システ
ムをｘ方向に線形拡張できる。付加されたＣＰＵ１はグ
ループとしてのＣＰＵのデータ転送レートを増加させ
る。
【００３１】このように、本発明は線形・直交拡張形マ
ルチプロセッサコンピュータシステムにおいて、ディス
クアレイデータ記憶ユニットシステムのＩ／Ｏ帯域幅を
多重ＣＰＵのＩ／Ｏ性能に整合させる手段を提供するも
のである。
【００３２】以上のように記述された本発明の多くの実
施態様については、本発明の精神と範囲から逸脱するこ
となく各種の修正を施すことができる。例えば、ディス
クアレイ記憶ユニットは回転ディスク（磁気ディスクや
光ディスク等）である必要はなく、磁気又は半導体記憶
装置等の周辺データ記憶装置等、どのタイプであっても
よい。従って、本発明の技術的範囲は、特定の実施例に
限定されるものではなく、むしろ添付する請求の範囲に
よってのみ限定されるものである。
【図面の簡単な説明】
【図１】一従来例のマルチプロセッサシステムのブロッ
ク図である。
【図２】本発明の第１実施例のブロック図である。
【図３】本発明において好適に使用可能なクロスバー切
換ネットワークのブロック図である。
【図４】本発明において好適に使用可能な多段切換ネッ
トワークのブロック図である。
【図５】本発明の第２実施例のブロック図である。
【符号の説明】
１ ＣＰＵ ２ データ記憶ユニット ３ Ｉ／Ｏバス ４ ディスクアレイ ５ アレイコントローラ ６ ディスク ７ 切換ネットワーク ８ チャネル １０ ノード １１ 通信リンク １２ マルチプレクサ １５ ステージ１セレクタ １６ ステージ２セレクタ １７ ステージ３セレクタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アルバート エス ルイ アメリカ合衆国 カリフォルニア州 95148 サンホセ ヘリテージ バレイ ドライブ 3164 (72)発明者 ハラルド サマー ドイツ連邦共和国 フリードリッヒスドル フ 6382 アム エッシェンホースト 10 (72)発明者 ウイン エム チャン アメリカ合衆国 カリフォルニア州 94588 プレザントン ケンパーコート 7922 (72)発明者 ウィリアム ティー フラー アメリカ合衆国 カリフォルニア州 95126 サンホセ シャスタアベニュー 1536

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 複数のデータ処理装置と、 データ記憶アレイシステムと、 前記複数のデータ処理装置及び前記データ記憶アレイシ
    ステムに接続され、少なくとも１個のデータ処理装置と
    少なくとも１個のデータ記憶アレイシステムを選択的に
    接続し、両者の間の通信リンクを確立するネットワーク
    切換手段と、 を備えることを特徴とするマルチプロセシングコンピュ
    ータシステム。
  2. 【請求項２】 少なくとも１個の付加データ処理装置と
    の接続に十分な容量を有するプロセッサ間バスにより相
    互接続され、それぞれ所定のデータ転送レートでデータ
    を入出力する複数個のデータ処理装置と、 それぞれ所定のデータ転送レートでデータを入出力する
    複数個のデータ記憶ユニットを含み、各データ記憶ユニ
    ットがそれぞれ少なくとも１個の付加データ処理装置を
    包含し得る容量を有するデータ記憶アレイシステムと、 前記データ処理装置と前記データ記憶アレイシステムに
    接続され、所定のデータ転送レートでデータを入出力
    し、少なくとも１個のデータ処理装置と少なくとも１個
    のデータ記憶アレイシステムを選択的に接続し、両者の
    間の通信リンクを確立するネットワーク切換手段と、 を備え、 ネットワーク切換手段のデータ転送レートが、データ処
    理装置のデータ転送レートの総和又はデータ記憶アレイ
    システムのデータ転送レートの総和のいずれか以上であ
    り、 付加データ記憶ユニットを少なくとも１個のデータ記憶
    アレイシステムに付加することによりデータ記憶アレイ
    システムのデータ転送レートの総和が増加し、 付加データ処理装置をプロセッサ間バスに付加すること
    によりデータ処理装置のデータ転送レートの総和が増加
    することを特徴とする線形・直交拡張型マルチプロセシ
    ングコンピュータシステム。
  3. 【請求項３】 請求項２記載のマルチプロセシングコン
    ピュータシステムにおいて、 データ処理装置のデータ転送レートの総和とデータ記憶
    アレイシステムのデータ転送レートの総和がほぼ等しく
    なるよう、付加データ記憶ユニット又は付加データ処理
    装置が付加されたことを特徴とするマルチプロセシング
    コンピュータシステム。
  4. 【請求項４】 請求項１又は２記載のマルチプロセシン
    グコンピュータシステムにおいて、 ネットワーク切換手段がクロスポイントスイッチを有す
    ることを特徴とするマルチプロセシングコンピュータシ
    ステム。
  5. 【請求項５】 請求項１又は２記載のマルチプロセシン
    グコンピュータシステムにおいて、 切換ネットワーク手段が多段スイッチを有することを特
    徴とするマルチプロセシングコンピュータシステム。
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