JPH06232058A - エピタキシャル半導体構造製造方法 - Google Patents
エピタキシャル半導体構造製造方法Info
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Abstract
(57)【要約】 （修正有）
【目的】 半導体表面上にエピタキシャルな絶縁体・金
属構造を成長させる方法を得る。 【構成】 本発明の方法は、半導体表面を約１×１０-7
ミリバールよりも低い圧力に保つこと、前記半導体表面
を約２５℃と４００℃との間の本質的に固定された第１
の温度に保つこと、ステップ３０前記半導体表面上へ第
１の金属層をエピタキシャルに堆積させること、３２前
記半導体表面を約２５℃と２００℃との間の本質的に固
定された第２の温度に調節すること、３４前記金属層上
へＣａＦ2 のエピタキシャル堆積を開始すること、３６
前記第２の温度を時間を掛けて２００℃と５００℃との
間の本質的に固定された第３の温度へランプ状に上昇さ
せること、望みの厚さにエピタキシャルＣａＦ2 が堆積
されるまで前記第３の温度を保つこと、そして前記第１
の金属層上へのエピタキシャルＣａＦ2 の堆積を停止す
ること、の工程を含む。
属構造を成長させる方法を得る。 【構成】 本発明の方法は、半導体表面を約１×１０-7
ミリバールよりも低い圧力に保つこと、前記半導体表面
を約２５℃と４００℃との間の本質的に固定された第１
の温度に保つこと、ステップ３０前記半導体表面上へ第
１の金属層をエピタキシャルに堆積させること、３２前
記半導体表面を約２５℃と２００℃との間の本質的に固
定された第２の温度に調節すること、３４前記金属層上
へＣａＦ2 のエピタキシャル堆積を開始すること、３６
前記第２の温度を時間を掛けて２００℃と５００℃との
間の本質的に固定された第３の温度へランプ状に上昇さ
せること、望みの厚さにエピタキシャルＣａＦ2 が堆積
されるまで前記第３の温度を保つこと、そして前記第１
の金属層上へのエピタキシャルＣａＦ2 の堆積を停止す
ること、の工程を含む。
Description
【０００１】
【産業上の利用分野】本発明は一般的にはＣａＦ2 ／金
属／Ｓｉ、金属／ＣａＦ2 ／Ｓｉそして金属／ＣａＦ2
／金属／Ｓｉ構造のエピタキシャル成長に関するもので
ある。
属／Ｓｉ、金属／ＣａＦ2 ／Ｓｉそして金属／ＣａＦ2
／金属／Ｓｉ構造のエピタキシャル成長に関するもので
ある。
【０００２】
【従来の技術】本発明の範囲を限定するものではない
が、半導体デバイスを例にとって本発明の背景について
説明する。
が、半導体デバイスを例にとって本発明の背景について
説明する。
【０００３】これまで、当該分野で半導体の上に絶縁体
をエピタキシャル成長させることは、アモルファス絶縁
体によっては実現できない新規なデバイスの他に、金属
・絶縁体・半導体電界効果トランジスタ（ＭＩＳＦＥ
Ｔ）、絶縁体上のシリコン（ＳＯＩ）技術、三次元集積
回路、等の各種電子デバイスを作製するうえで重要な工
程であった。シリコン上にＩＩ族フッ化物をエピタキシ
ャル成長させることは、それが技術的および科学的に興
味深いものであることから広く研究されてきている。こ
の分野で最も有望なものの１つとして、ＣａＦ2 ／Ｓｉ
の組み合わせが注目を浴びている。材料を準備する側の
視点から、ＣａＦ2 はシリコン上へ堆積するためには、
フッ化物のなかでも適切な選択である。それは良いエピ
タキシャル系としてのいくつかの重要な判断基準、例え
ば格子不整合が小さいとか、同様な立方構造であるとか
の条件を満たしているからである。これまでの研究によ
ってＣａＦ2 ／Ｓｉの界面の化学的、構造的性質が堆積
条件によって変化し、それらの変化がこの界面を含む系
の電気的特性に大きく影響するということが明らかにな
っている。同時譲渡の米国特許出願第０７／７０４，５
３５号は、良い界面特性を得るための重要な特性であ
る、ＣａＦ2 膜の方位がシリコン基板のそれと本質的に
同一であることを実現しながら膜成長を行う方法につい
て述べている。
をエピタキシャル成長させることは、アモルファス絶縁
体によっては実現できない新規なデバイスの他に、金属
・絶縁体・半導体電界効果トランジスタ（ＭＩＳＦＥ
Ｔ）、絶縁体上のシリコン（ＳＯＩ）技術、三次元集積
回路、等の各種電子デバイスを作製するうえで重要な工
程であった。シリコン上にＩＩ族フッ化物をエピタキシ
ャル成長させることは、それが技術的および科学的に興
味深いものであることから広く研究されてきている。こ
の分野で最も有望なものの１つとして、ＣａＦ2 ／Ｓｉ
の組み合わせが注目を浴びている。材料を準備する側の
視点から、ＣａＦ2 はシリコン上へ堆積するためには、
フッ化物のなかでも適切な選択である。それは良いエピ
タキシャル系としてのいくつかの重要な判断基準、例え
ば格子不整合が小さいとか、同様な立方構造であるとか
の条件を満たしているからである。これまでの研究によ
ってＣａＦ2 ／Ｓｉの界面の化学的、構造的性質が堆積
条件によって変化し、それらの変化がこの界面を含む系
の電気的特性に大きく影響するということが明らかにな
っている。同時譲渡の米国特許出願第０７／７０４，５
３５号は、良い界面特性を得るための重要な特性であ
る、ＣａＦ2 膜の方位がシリコン基板のそれと本質的に
同一であることを実現しながら膜成長を行う方法につい
て述べている。
【０００４】また、Ｓｉ上のＡｌのエピタキシャル成長
も最近注目されている。それは、集積回路の金属配線に
広く使用されている多結晶のＡｌによって引き起こされ
る信頼性に関する問題を解決するかもしれないからであ
る。最近の研究では単結晶Ａｌのエレクトロマイグレー
ション抵抗が多結晶Ａｌのそれに比べて大幅に優れてい
ることを明らかにしている。単結晶Ａｌを使用した場合
に熱的安定性が向上することも報告されている。絶縁体
上に導体をエピタキシャル成長させることについては同
様な特長が存在する。山田（Yamada）および高木（Taka
gi）は１９８７年５月号のIEEE Transactions on Elect
ron Devices の第３４巻の第５号で、イオン化クラスタ
ビーム（ＩＣＢ）エピタキシーを用いてエピタキシャル
ＣａＦ2上に単結晶Ａｌを成長させることを報告してい
る。ＩＣＢは運動エネルギーを持ったイオンを供給する
ための高電界場に頼っており、そのようにすることによ
って低い基板温度での膜のエピタキシャル成長を可能に
している。
も最近注目されている。それは、集積回路の金属配線に
広く使用されている多結晶のＡｌによって引き起こされ
る信頼性に関する問題を解決するかもしれないからであ
る。最近の研究では単結晶Ａｌのエレクトロマイグレー
ション抵抗が多結晶Ａｌのそれに比べて大幅に優れてい
ることを明らかにしている。単結晶Ａｌを使用した場合
に熱的安定性が向上することも報告されている。絶縁体
上に導体をエピタキシャル成長させることについては同
様な特長が存在する。山田（Yamada）および高木（Taka
gi）は１９８７年５月号のIEEE Transactions on Elect
ron Devices の第３４巻の第５号で、イオン化クラスタ
ビーム（ＩＣＢ）エピタキシーを用いてエピタキシャル
ＣａＦ2上に単結晶Ａｌを成長させることを報告してい
る。ＩＣＢは運動エネルギーを持ったイオンを供給する
ための高電界場に頼っており、そのようにすることによ
って低い基板温度での膜のエピタキシャル成長を可能に
している。
【０００５】
【発明の概要】イオン化クラスタビームエピタキシーは
現在のところ工業界で広く利用されるまでに至っておら
ず、また比較的複雑な装置を必要とすることから、ここ
で、ＡｌをＣａＦ2 上に堆積させるためには、分子線エ
ピタキシー（ＭＢＥ）やＣＶＤのような大量生産向きの
技術を用いた方法が望ましいことを確認しておく。更
に、絶縁体上に単結晶金属を成長させる能力だけでな
く、導電体層上に絶縁体をエピタキシャル成長できるこ
とも望まれるところである。金属珪化物上にＣａＦ2を
成長させることについては報告があるが、この絶縁体を
Ａｌ等の単体金属上へ成長させることについては報告さ
れたことがない。測定は困難であるが、ＣａＦ 2 と単体
金属との界面はＣａＦ2 と金属珪化物との界面と比較し
た場合、急峻性の点で優れているように感じられる。Ｃ
ａＦ2 のような絶縁体をエピタキシャル単体金属上へ成
長させる能力は、なかんずく金属・絶縁体超格子や共通
ゲートトランジスタを作製するために利用できる金属・
絶縁体・金属のエピタキシャル構造を形成することを可
能にする。ＣａＦ2 上へＡｌをエピタキシャル成長させ
るためにイオン化クラスタビームエピタキシーが使用さ
れたが、この技術に固有な運動エネルギーを持ったイオ
ンは単結晶Ａｌ上へのＣａＦ2 のエピタキシャル成長を
邪魔するのではないかと感じられる。それは比較的柔ら
かなＡｌ表面へのＣａＦ2 成長中のイオン衝撃による損
傷効果のためである。
現在のところ工業界で広く利用されるまでに至っておら
ず、また比較的複雑な装置を必要とすることから、ここ
で、ＡｌをＣａＦ2 上に堆積させるためには、分子線エ
ピタキシー（ＭＢＥ）やＣＶＤのような大量生産向きの
技術を用いた方法が望ましいことを確認しておく。更
に、絶縁体上に単結晶金属を成長させる能力だけでな
く、導電体層上に絶縁体をエピタキシャル成長できるこ
とも望まれるところである。金属珪化物上にＣａＦ2を
成長させることについては報告があるが、この絶縁体を
Ａｌ等の単体金属上へ成長させることについては報告さ
れたことがない。測定は困難であるが、ＣａＦ 2 と単体
金属との界面はＣａＦ2 と金属珪化物との界面と比較し
た場合、急峻性の点で優れているように感じられる。Ｃ
ａＦ2 のような絶縁体をエピタキシャル単体金属上へ成
長させる能力は、なかんずく金属・絶縁体超格子や共通
ゲートトランジスタを作製するために利用できる金属・
絶縁体・金属のエピタキシャル構造を形成することを可
能にする。ＣａＦ2 上へＡｌをエピタキシャル成長させ
るためにイオン化クラスタビームエピタキシーが使用さ
れたが、この技術に固有な運動エネルギーを持ったイオ
ンは単結晶Ａｌ上へのＣａＦ2 のエピタキシャル成長を
邪魔するのではないかと感じられる。それは比較的柔ら
かなＡｌ表面へのＣａＦ2 成長中のイオン衝撃による損
傷効果のためである。
【０００６】このように、半導体基板上へ金属・ＣａＦ
2 ・金属構造をエピタキシャル成長させるための方法が
必要とされている。更に、単結晶金属上へＣａＦ2 をエ
ピタキシャル成長させ、またエピタキシャルＣａＦ2 上
へ単結晶金属を堆積させる大量生産向きの方法に対する
需要が存在することも認識されるであろう。本発明はこ
れらの要求に応えることを目的としている。
2 ・金属構造をエピタキシャル成長させるための方法が
必要とされている。更に、単結晶金属上へＣａＦ2 をエ
ピタキシャル成長させ、またエピタキシャルＣａＦ2 上
へ単結晶金属を堆積させる大量生産向きの方法に対する
需要が存在することも認識されるであろう。本発明はこ
れらの要求に応えることを目的としている。
【０００７】一般的に、また本発明の１つの態様とし
て、半導体表面上へ絶縁体・金属構造をエピタキシャル
に成長させる方法は、前記半導体を約１×１０-7ミリバ
ールよりも低い圧力に保つこと、前記半導体表面を約２
５℃と４００℃との間の本質的に固定された第１の温度
に保つこと、前記半導体表面上へ第１の金属層をエピタ
キシャルに堆積させること、前記半導体表面を約２５℃
と２００℃との間の本質的に固定された第２の温度に調
節すること、前記金属層上へＣａＦ2 のエピタキシャル
堆積を開始すること、前記第２の温度を時間を掛けて２
００℃と５００℃との間の本質的に固定された第３の温
度へランプ状に上昇させること、望みの厚さにエピタキ
シャルＣａＦ2 が堆積されるまで前記第３の温度を保つ
こと、そして前記第１の金属層上へのエピタキシャルＣ
ａＦ2 の堆積を停止すること、の工程を含んでいる。
て、半導体表面上へ絶縁体・金属構造をエピタキシャル
に成長させる方法は、前記半導体を約１×１０-7ミリバ
ールよりも低い圧力に保つこと、前記半導体表面を約２
５℃と４００℃との間の本質的に固定された第１の温度
に保つこと、前記半導体表面上へ第１の金属層をエピタ
キシャルに堆積させること、前記半導体表面を約２５℃
と２００℃との間の本質的に固定された第２の温度に調
節すること、前記金属層上へＣａＦ2 のエピタキシャル
堆積を開始すること、前記第２の温度を時間を掛けて２
００℃と５００℃との間の本質的に固定された第３の温
度へランプ状に上昇させること、望みの厚さにエピタキ
シャルＣａＦ2 が堆積されるまで前記第３の温度を保つ
こと、そして前記第１の金属層上へのエピタキシャルＣ
ａＦ2 の堆積を停止すること、の工程を含んでいる。
【０００８】本発明の特長は、明らかなように初めて、
絶縁体・金属・半導体のエピタキシャル構造を形成する
ことができるということである。同様に、本発明は金属
・絶縁体・半導体のエピタキシャル構造を形成でき、更
に明らかなように初めて、金属・絶縁体・金属・半導体
構造を形成できるということである。
絶縁体・金属・半導体のエピタキシャル構造を形成する
ことができるということである。同様に、本発明は金属
・絶縁体・半導体のエピタキシャル構造を形成でき、更
に明らかなように初めて、金属・絶縁体・金属・半導体
構造を形成できるということである。
【０００９】それぞれの図面で共通に用いられている参
照符号や記号は、特に記述がなければ対応する部品を示
している。
照符号や記号は、特に記述がなければ対応する部品を示
している。
【００１０】
【実施例】好適実施例のプロセスはすべて、図１に模式
的に示された超高真空システム（例えばＶＧのSemicon
Ｖ８０）中で実行される。この真空システムは、分子線
エピタキシー（ＭＢＥ）チェンバ１０、金属化チェンバ
１２、そしてＣＶＤチェンバ１４で構成されている。ウ
エハは、２つのロードロックを備えた超高真空移送シス
テム１６を通ってこれら３つのチェンバ相互間で転送す
ることができる。図２、図３、そして図４に示され、こ
こに述べられる好適実施例プロセスでは、ＭＢＥチェン
バと金属化チェンバのベース圧力はそれぞれ１×１０
-10 ミリバールと１×１０-9ミリバールよりも低い。Ｃ
ａＦ2 成長中のチェンバ圧力は５×１０ -10 ミリバール
で、Ａｌ成長中のプロセス圧力は２×１０-9ミリバール
であった。ＡｌまたはＣａＦ2 堆積の前に、Ｓｉ（１１
１）ウエハをＭＢＥチェンバ中で９５０℃で１０分間ア
ニールし、更に１０分間、０．０１単原子層／秒の割合
でＳｉフラックスを飛ばすことで清浄なＳｉ（１１１）
表面が得られる。この清浄化プロセスを評価するため
に、高エネルギー反射電子線回折（ＲＨＥＥＤ）とオー
ジェ電子分光が用いられた。この清浄化とそれの評価は
図２、図３、そして図４に工程１８および２０として示
されている。
的に示された超高真空システム（例えばＶＧのSemicon
Ｖ８０）中で実行される。この真空システムは、分子線
エピタキシー（ＭＢＥ）チェンバ１０、金属化チェンバ
１２、そしてＣＶＤチェンバ１４で構成されている。ウ
エハは、２つのロードロックを備えた超高真空移送シス
テム１６を通ってこれら３つのチェンバ相互間で転送す
ることができる。図２、図３、そして図４に示され、こ
こに述べられる好適実施例プロセスでは、ＭＢＥチェン
バと金属化チェンバのベース圧力はそれぞれ１×１０
-10 ミリバールと１×１０-9ミリバールよりも低い。Ｃ
ａＦ2 成長中のチェンバ圧力は５×１０ -10 ミリバール
で、Ａｌ成長中のプロセス圧力は２×１０-9ミリバール
であった。ＡｌまたはＣａＦ2 堆積の前に、Ｓｉ（１１
１）ウエハをＭＢＥチェンバ中で９５０℃で１０分間ア
ニールし、更に１０分間、０．０１単原子層／秒の割合
でＳｉフラックスを飛ばすことで清浄なＳｉ（１１１）
表面が得られる。この清浄化プロセスを評価するため
に、高エネルギー反射電子線回折（ＲＨＥＥＤ）とオー
ジェ電子分光が用いられた。この清浄化とそれの評価は
図２、図３、そして図４に工程１８および２０として示
されている。
【００１１】図２にプロセス流れ図を示した第１の好適
実施例で、Ｓｉ（１１１）基板温度を７００℃に調節す
る工程２４の後に、ＭＢＥを用いてＳｉ（１１１）上へ
ＣａＦ2 膜が堆積された２２。ＣａＦ2 の結晶性を良く
するためにはＣａＦ2 の堆積の間、基板温度を１００℃
から５分間掛けて６００℃へランプ状に上昇させ、それ
以後６００℃に保っておく。ウエハを金属化チェンバへ
移送した後、２５℃と４００℃との間の各種温度に設定
しながら２８、ＣａＦ2 膜上へＡｌ膜が堆積された２
６。Ａｌ／ＣａＦ2 ／Ｓｉ（１１１）試料から得たＸ線
ロッキングカーブ測定結果は、ＣａＦ2 （１１１）／Ｓ
ｉ（１１１）上へ単結晶Ａｌ（１１１）がエピタキシャ
ル成長していることを示している。図５はバルクＡｌと
比べた場合のＡｌ膜の格子歪みを示し、図６は各種の温
度で成長させた場合のＡｌ膜中のＡタイプドメインとＢ
タイプドメインの割合を示している。図６から明らかな
ように、ＣａＦ2 膜に対してＡｌ膜がＡタイプとなる温
度は３００℃である。”Ａタイプ”のエピタキシーとい
うのは基板と同じ結晶方位の膜成長を意味する。”Ｂタ
イプ”エピタキシーはアジマス回転させた基板の方位と
同一の結晶方位を有する膜成長を意味する。ｎ回対称の
表面に関しては、アジマス回転の角度は３６０°／２ｎ
または３６０°／２ｎに３６０°／ｎの倍数を加えたも
のである。Ｓｉ（１１１）やＣａＦ2 （１１１）のよう
な３回対称の表面に関しては、アジマス回転角度は６０
°（あるいは１８０°および３００°）である。Ａタイ
プの膜の利点は小さい段差の存在する下層上へ成長させ
る時に、Ｂタイプの膜に比べて一般的に転位密度が小さ
く結晶質も優れていることである。
実施例で、Ｓｉ（１１１）基板温度を７００℃に調節す
る工程２４の後に、ＭＢＥを用いてＳｉ（１１１）上へ
ＣａＦ2 膜が堆積された２２。ＣａＦ2 の結晶性を良く
するためにはＣａＦ2 の堆積の間、基板温度を１００℃
から５分間掛けて６００℃へランプ状に上昇させ、それ
以後６００℃に保っておく。ウエハを金属化チェンバへ
移送した後、２５℃と４００℃との間の各種温度に設定
しながら２８、ＣａＦ2 膜上へＡｌ膜が堆積された２
６。Ａｌ／ＣａＦ2 ／Ｓｉ（１１１）試料から得たＸ線
ロッキングカーブ測定結果は、ＣａＦ2 （１１１）／Ｓ
ｉ（１１１）上へ単結晶Ａｌ（１１１）がエピタキシャ
ル成長していることを示している。図５はバルクＡｌと
比べた場合のＡｌ膜の格子歪みを示し、図６は各種の温
度で成長させた場合のＡｌ膜中のＡタイプドメインとＢ
タイプドメインの割合を示している。図６から明らかな
ように、ＣａＦ2 膜に対してＡｌ膜がＡタイプとなる温
度は３００℃である。”Ａタイプ”のエピタキシーとい
うのは基板と同じ結晶方位の膜成長を意味する。”Ｂタ
イプ”エピタキシーはアジマス回転させた基板の方位と
同一の結晶方位を有する膜成長を意味する。ｎ回対称の
表面に関しては、アジマス回転の角度は３６０°／２ｎ
または３６０°／２ｎに３６０°／ｎの倍数を加えたも
のである。Ｓｉ（１１１）やＣａＦ2 （１１１）のよう
な３回対称の表面に関しては、アジマス回転角度は６０
°（あるいは１８０°および３００°）である。Ａタイ
プの膜の利点は小さい段差の存在する下層上へ成長させ
る時に、Ｂタイプの膜に比べて一般的に転位密度が小さ
く結晶質も優れていることである。
【００１２】図３に示された第２の好適実施例では、Ｓ
ｉ基板に対して異なるエピタキシャル関係を持つ膜を得
るために、金属化チェンバ中で基板温度を３００℃と４
００℃に設定して３２、Ａｌ膜を堆積させた３０。３０
０℃の基板温度の場合、Ａタイプの膜が生成し、４００
℃ではＢタイプの膜が形成された。Ａｌ成長の後、ウエ
ハはＭＢＥチェンバへ移送して戻され、成長温度を５分
間に１００℃から３００℃へランプ状に上昇させながら
Ａｌ膜の上にＣａＦ2 を堆積させ３４、その後はＣａＦ
2 成長の終了まで３００℃に保たれた３６。このランプ
状の工程はＣａＦ2 成長の初期に基板温度を下げてＡｌ
とＣａＦ2 との混合を抑制するために採用された。
ｉ基板に対して異なるエピタキシャル関係を持つ膜を得
るために、金属化チェンバ中で基板温度を３００℃と４
００℃に設定して３２、Ａｌ膜を堆積させた３０。３０
０℃の基板温度の場合、Ａタイプの膜が生成し、４００
℃ではＢタイプの膜が形成された。Ａｌ成長の後、ウエ
ハはＭＢＥチェンバへ移送して戻され、成長温度を５分
間に１００℃から３００℃へランプ状に上昇させながら
Ａｌ膜の上にＣａＦ2 を堆積させ３４、その後はＣａＦ
2 成長の終了まで３００℃に保たれた３６。このランプ
状の工程はＣａＦ2 成長の初期に基板温度を下げてＡｌ
とＣａＦ2 との混合を抑制するために採用された。
【００１３】第１の好適実施例のプロセスと同様に、試
料に対して室温でのＸ線回折測定が実施された。図７ａ
は立方晶系結晶の標準的な（１１１）投影と、ＣａＦ2
／Ａｌ／Ｓｉ（１１１）試料から検出されたＳｉ（１１
１）、ＣａＦ2 （１１１）、そしてＡｌ（１１１）のピ
ークのＸ線ロッキングカーブを示す。図７ｂは３００℃
でＡｌを成長させたＣａＦ2 ／Ａｌ／Ｓｉ（１１１）試
料から検出されたＡｌ（１１３）、ＣａＦ2 （２２
４）、そしてＳｉ（２２４）のロッキングカーブを示
す。Ｘ線回折をＳｉ基板の＜００１＞方向（アジマス角
度φ＝０°）に沿って測定した時、Ａｌ（１１３）、Ｃ
ａＦ2 （２２４）、そしてＳｉ（２２４）ピークが観測
された。これに対して、試料を表面の法線の周りに１８
０°回転させた時（φ＝１８０°）同じブラッグ角度に
ピークは観測されなかった。これらのロッキングカーブ
はＡｌとＣａＦ2 膜のいずれもが”Ａタイプ”のエピタ
キシャル条件で成長していることを示している。図７ｃ
はＡｌを４００℃で成長させた時のＣａＦ2 ／Ａｌ／Ｓ
ｉ（１１１）試料から取られたロッキングカーブを示
す。Ｓｉ＜００１＞のアジマス方向（φ＝０°）に沿っ
てはＡｌ（１１３）およびＣａＦ2 （２２４）のいずれ
のピークも観測されないが、試料を表面法線の周りで１
８０°回転させると両ピークが観測される。この結果は
ＡｌとＳｉとの間の結晶関係は”Ｂタイプ”であるが、
それでもＣａＦ2 の結晶方位はＡｌ膜と同一の（Ａタイ
プ）ものとなっていることを示している。基板からのＳ
ｉ（１１１）ピークを基準とすることで、［１１１］方
向に沿っての面間隔を計算するためにＡｌ（１１１）の
正確なブラッグ角を得ることができる。Ｓｉ（１１１）
上へ成長したＡｌ（１１１）の格子歪みは３００℃と４
００℃とで、それぞれ０．０８％と０．２９％（引っ張
り応力）である。ＣａＦ2 の成長の後、Ａｌ膜の格子歪
みは０．０２％と０．１７％（引っ張り）である。
料に対して室温でのＸ線回折測定が実施された。図７ａ
は立方晶系結晶の標準的な（１１１）投影と、ＣａＦ2
／Ａｌ／Ｓｉ（１１１）試料から検出されたＳｉ（１１
１）、ＣａＦ2 （１１１）、そしてＡｌ（１１１）のピ
ークのＸ線ロッキングカーブを示す。図７ｂは３００℃
でＡｌを成長させたＣａＦ2 ／Ａｌ／Ｓｉ（１１１）試
料から検出されたＡｌ（１１３）、ＣａＦ2 （２２
４）、そしてＳｉ（２２４）のロッキングカーブを示
す。Ｘ線回折をＳｉ基板の＜００１＞方向（アジマス角
度φ＝０°）に沿って測定した時、Ａｌ（１１３）、Ｃ
ａＦ2 （２２４）、そしてＳｉ（２２４）ピークが観測
された。これに対して、試料を表面の法線の周りに１８
０°回転させた時（φ＝１８０°）同じブラッグ角度に
ピークは観測されなかった。これらのロッキングカーブ
はＡｌとＣａＦ2 膜のいずれもが”Ａタイプ”のエピタ
キシャル条件で成長していることを示している。図７ｃ
はＡｌを４００℃で成長させた時のＣａＦ2 ／Ａｌ／Ｓ
ｉ（１１１）試料から取られたロッキングカーブを示
す。Ｓｉ＜００１＞のアジマス方向（φ＝０°）に沿っ
てはＡｌ（１１３）およびＣａＦ2 （２２４）のいずれ
のピークも観測されないが、試料を表面法線の周りで１
８０°回転させると両ピークが観測される。この結果は
ＡｌとＳｉとの間の結晶関係は”Ｂタイプ”であるが、
それでもＣａＦ2 の結晶方位はＡｌ膜と同一の（Ａタイ
プ）ものとなっていることを示している。基板からのＳ
ｉ（１１１）ピークを基準とすることで、［１１１］方
向に沿っての面間隔を計算するためにＡｌ（１１１）の
正確なブラッグ角を得ることができる。Ｓｉ（１１１）
上へ成長したＡｌ（１１１）の格子歪みは３００℃と４
００℃とで、それぞれ０．０８％と０．２９％（引っ張
り応力）である。ＣａＦ2 の成長の後、Ａｌ膜の格子歪
みは０．０２％と０．１７％（引っ張り）である。
【００１４】これらの膜の結晶性を見積もるために、対
称な（１１１）反射曲線の半価幅（ＦＷＨＭ）が用いら
れた。同じ厚さの膜については、より小さいＦＷＨＭは
結晶性が優れていることを意味する。Ａｌ（１１１）ロ
ッキングカーブのＦＷＨＭは４００−６００秒（角度）
程度であり、ＣａＦ2 ／Ａｌ／Ｓｉ（１１１）構造から
得られたＡｌ（１１１）ピークのＦＷＨＭは１０００−
１８００秒（角度）の間にある。このことはＡｌの結晶
性がＣａＦ2 の成長によって劣化したことを示す。これ
に対して、ＣａＦ2 ／Ａｌ／Ｓｉ（１１１）構造から得
られたＣａＦ2（１１１）ピークのＦＷＨＭは２４００
秒（角度）程度である。この値は３００℃でＳｉ（１１
１）上へ成長された同じ厚さのＣａＦ2 膜の典型的なＦ
ＷＨＭ（２２５０秒（角度））に近い。
称な（１１１）反射曲線の半価幅（ＦＷＨＭ）が用いら
れた。同じ厚さの膜については、より小さいＦＷＨＭは
結晶性が優れていることを意味する。Ａｌ（１１１）ロ
ッキングカーブのＦＷＨＭは４００−６００秒（角度）
程度であり、ＣａＦ2 ／Ａｌ／Ｓｉ（１１１）構造から
得られたＡｌ（１１１）ピークのＦＷＨＭは１０００−
１８００秒（角度）の間にある。このことはＡｌの結晶
性がＣａＦ2 の成長によって劣化したことを示す。これ
に対して、ＣａＦ2 ／Ａｌ／Ｓｉ（１１１）構造から得
られたＣａＦ2（１１１）ピークのＦＷＨＭは２４００
秒（角度）程度である。この値は３００℃でＳｉ（１１
１）上へ成長された同じ厚さのＣａＦ2 膜の典型的なＦ
ＷＨＭ（２２５０秒（角度））に近い。
【００１５】図４に示された第３の好適実施例では、Ｓ
ｉ基板に対して異なるエピタキシャル関係の膜を得るた
めに、Ａｌ膜は金属化チェンバ中で３００℃と４００℃
とに設定されて４０、堆積された３８。Ａｌ成長の後、
ウエハはＭＢＥチェンバへ移送して戻され、５分間で成
長温度を１００℃から３００℃へランプ状に上昇させ、
その後はＣａＦ2 成長が終了するまで３００℃に保つこ
とによって４４、Ａｌ膜の上にＣａＦ2 が堆積された４
２。次にウエハは金属化チェンバへ戻され、ＣａＦ2 層
の上へＡｌのエピタキシャル堆積が行われた４６。Ｃａ
Ｆ2 の堆積速度は４ｎｍ／分で、蒸発セルの温度は１１
５０℃である。この実験で用いられたＡｌ膜とＣａＦ2
膜の厚さはそれぞれ、３００−５００ｎｍと１００−２
００ｎｍである。図８は前記第３の好適実施例プロセス
で形成されたエピタキシャルな、金属４８、ＣａＦ2 ５
０、金属５２、半導体５４構造の断面図である。
ｉ基板に対して異なるエピタキシャル関係の膜を得るた
めに、Ａｌ膜は金属化チェンバ中で３００℃と４００℃
とに設定されて４０、堆積された３８。Ａｌ成長の後、
ウエハはＭＢＥチェンバへ移送して戻され、５分間で成
長温度を１００℃から３００℃へランプ状に上昇させ、
その後はＣａＦ2 成長が終了するまで３００℃に保つこ
とによって４４、Ａｌ膜の上にＣａＦ2 が堆積された４
２。次にウエハは金属化チェンバへ戻され、ＣａＦ2 層
の上へＡｌのエピタキシャル堆積が行われた４６。Ｃａ
Ｆ2 の堆積速度は４ｎｍ／分で、蒸発セルの温度は１１
５０℃である。この実験で用いられたＡｌ膜とＣａＦ2
膜の厚さはそれぞれ、３００−５００ｎｍと１００−２
００ｎｍである。図８は前記第３の好適実施例プロセス
で形成されたエピタキシャルな、金属４８、ＣａＦ2 ５
０、金属５２、半導体５４構造の断面図である。
【００１６】以上、数例の好適実施例について詳細に説
明してきた。ここに述べなかったが本発明の特許請求の
範囲には含まれるといったその他の実施例が可能である
ことは理解されよう。含むという表現は本発明の範囲を
意味する場合、非排他的に解釈されるべきである。
明してきた。ここに述べなかったが本発明の特許請求の
範囲には含まれるといったその他の実施例が可能である
ことは理解されよう。含むという表現は本発明の範囲を
意味する場合、非排他的に解釈されるべきである。
【００１７】本発明はここに例示した好適実施例に関し
て説明したが、この説明は限定的な意図のものではな
い。特に、好適実施例の説明で（１１１）方位のシリコ
ンを用いたことは、他の方位では本発明の恩恵に与れな
いということを意味するものではない。また、好適実施
例の説明で分子線エピタキシー（ＭＢＥ）を用いたこと
は、本発明の方法が例えばＣＶＤのような中性のビーム
エピタキシー（すなわち、運動エネルギーを持つイオン
に頼らないエピタキシー）のその他の態様によっては実
現できないことを意味するものではない。ここに例示し
た実施例の各種の修正や組み合わせは、本発明のその他
の実施例とともに、本明細書を参考にすることで当業者
には明かであろう。従って、本発明の特許請求の範囲は
それらの実施例や修正をすべて包含するものと解釈すべ
きである。
て説明したが、この説明は限定的な意図のものではな
い。特に、好適実施例の説明で（１１１）方位のシリコ
ンを用いたことは、他の方位では本発明の恩恵に与れな
いということを意味するものではない。また、好適実施
例の説明で分子線エピタキシー（ＭＢＥ）を用いたこと
は、本発明の方法が例えばＣＶＤのような中性のビーム
エピタキシー（すなわち、運動エネルギーを持つイオン
に頼らないエピタキシー）のその他の態様によっては実
現できないことを意味するものではない。ここに例示し
た実施例の各種の修正や組み合わせは、本発明のその他
の実施例とともに、本明細書を参考にすることで当業者
には明かであろう。従って、本発明の特許請求の範囲は
それらの実施例や修正をすべて包含するものと解釈すべ
きである。
【００１８】以上の説明に関して更に以下の項を開示す
る。 （１）半導体表面上へ絶縁体・金属のエピタキシャルな
成長を実現するための方法であって：前記半導体表面を
約１×１０-7ミリバールより低い圧力に保つこと、前記
半導体表面を約２５℃と４００℃との間の本質的に固定
された第１の温度に保つこと、前記半導体表面上へ第１
の金属層をエピタキシャルに堆積すること、前記半導体
表面を約２５℃と２００℃との間の本質的に固定された
第２の温度に調節すること、前記エピタキシャルな第１
の金属層の上へＣａＦ2 のエピタキシャルな堆積を開始
すること、前記第２の温度を約２００℃と５００℃との
間の本質的に固定された第３の温度へ時間を掛けてラン
プ状に上昇させること、前記エピタキシャルＣａＦ2 が
望みの厚さに堆積するまで前記第３の温度を保つこと、
前記エピタキシャルな第１の金属層上のエピタキシャル
ＣａＦ2 の前記堆積を停止して、それによってエピタキ
シャルな、絶縁体・金属・半導体の構造を形成するこ
と、の工程を含む方法。
る。 （１）半導体表面上へ絶縁体・金属のエピタキシャルな
成長を実現するための方法であって：前記半導体表面を
約１×１０-7ミリバールより低い圧力に保つこと、前記
半導体表面を約２５℃と４００℃との間の本質的に固定
された第１の温度に保つこと、前記半導体表面上へ第１
の金属層をエピタキシャルに堆積すること、前記半導体
表面を約２５℃と２００℃との間の本質的に固定された
第２の温度に調節すること、前記エピタキシャルな第１
の金属層の上へＣａＦ2 のエピタキシャルな堆積を開始
すること、前記第２の温度を約２００℃と５００℃との
間の本質的に固定された第３の温度へ時間を掛けてラン
プ状に上昇させること、前記エピタキシャルＣａＦ2 が
望みの厚さに堆積するまで前記第３の温度を保つこと、
前記エピタキシャルな第１の金属層上のエピタキシャル
ＣａＦ2 の前記堆積を停止して、それによってエピタキ
シャルな、絶縁体・金属・半導体の構造を形成するこ
と、の工程を含む方法。
【００１９】（２）第１項記載の方法であって、前記圧
力が２×１０-9ミリバールより低い圧力である方法。
力が２×１０-9ミリバールより低い圧力である方法。
【００２０】（３）第１項記載の方法であって、前記第
１の温度が３００℃である方法。
１の温度が３００℃である方法。
【００２１】（４）第１項記載の方法であって、前記エ
ピタキシャルな第１の金属層がＡｌである方法。
ピタキシャルな第１の金属層がＡｌである方法。
【００２２】（５）第１項記載の方法であって、前記本
質的に固定された第２の温度が１００℃である方法。
質的に固定された第２の温度が１００℃である方法。
【００２３】（６）第１項記載の方法であって、前記第
３の本質的に固定された温度が３００℃である方法。
３の本質的に固定された温度が３００℃である方法。
【００２４】（７）第１項記載の方法であって、前記時
間が５分間である方法。
間が５分間である方法。
【００２５】（８）第１項記載の方法であって、前記エ
ピタキシャルなＣａＦ2 の堆積が４ｎｍ／分の速度で行
われる方法。
ピタキシャルなＣａＦ2 の堆積が４ｎｍ／分の速度で行
われる方法。
【００２６】（９）第１項記載の方法であって、前記半
導体基板を約２５℃と４００℃との間の本質的に固定さ
れた温度に調節し、エピタキシャルな第２の金属層を前
記エピタキシャルなＣａＦ2 層上へ堆積させる工程を含
む方法。
導体基板を約２５℃と４００℃との間の本質的に固定さ
れた温度に調節し、エピタキシャルな第２の金属層を前
記エピタキシャルなＣａＦ2 層上へ堆積させる工程を含
む方法。
【００２７】（１０）第９項記載の方法であって、前記
本質的に固定された温度が３００℃である方法。
本質的に固定された温度が３００℃である方法。
【００２８】（１１）第９項記載の方法であって、前記
エピタキシャルな第２の金属層がＡｌである方法。
エピタキシャルな第２の金属層がＡｌである方法。
【００２９】（１２）半導体表面へエピタキシャルなＣ
ａＦ2 と金属を成長させるための方法であって：すべて
のプロセス工程を１×１０-7ミリバールより低い圧力で
実行すること、前記半導体表面を約２５℃と８００℃と
の間の第１の温度に保つこと、中性ビームエピタキシー
を用いて前記半導体表面上へエピタキシャルなＣａＦ 2
を堆積すること、前記半導体表面を約２５℃と４００℃
との間の本質的に固定された第２の温度に調節するこ
と、前記ＣａＦ2 上へエピタキシャルな金属を堆積し、
それによってエピタキシャルな、金属・絶縁体・半導体
の構造を形成すること、の工程を含む方法。
ａＦ2 と金属を成長させるための方法であって：すべて
のプロセス工程を１×１０-7ミリバールより低い圧力で
実行すること、前記半導体表面を約２５℃と８００℃と
の間の第１の温度に保つこと、中性ビームエピタキシー
を用いて前記半導体表面上へエピタキシャルなＣａＦ 2
を堆積すること、前記半導体表面を約２５℃と４００℃
との間の本質的に固定された第２の温度に調節するこ
と、前記ＣａＦ2 上へエピタキシャルな金属を堆積し、
それによってエピタキシャルな、金属・絶縁体・半導体
の構造を形成すること、の工程を含む方法。
【００３０】（１３）第１２項記載の方法であって、前
記圧力が２×１０-9ミリバールよりも低い圧力である方
法。
記圧力が２×１０-9ミリバールよりも低い圧力である方
法。
【００３１】（１４）第１２項記載の方法であって、前
記金属がＡｌである方法。
記金属がＡｌである方法。
【００３２】（１５）第１２項記載の方法であって、前
記第１の温度が７００℃である方法。
記第１の温度が７００℃である方法。
【００３３】（１６）第１２項記載の方法であって、前
記第１の温度が時間を掛けて１００℃から６００℃へラ
ンプ状に上昇させられ、次にそこに本質的に固定される
ようになった方法。
記第１の温度が時間を掛けて１００℃から６００℃へラ
ンプ状に上昇させられ、次にそこに本質的に固定される
ようになった方法。
【００３４】（１７）第１６項記載の方法であって、前
記時間が５分間である方法。
記時間が５分間である方法。
【００３５】（１８）第１２項記載の方法であって、前
記中性ビームエピタキシーが分子線エピタキシーである
方法。
記中性ビームエピタキシーが分子線エピタキシーである
方法。
【００３６】（１９）第１２項記載の方法であって、前
記本質的に固定された第２の温度が３００℃である方
法。
記本質的に固定された第２の温度が３００℃である方
法。
【００３７】（２０）第１２項記載の方法であって、前
記半導体がＳｉである方法。
記半導体がＳｉである方法。
【００３８】（２１）半導体上の金属上のエピタキシャ
ルＣａＦ2 構造。
ルＣａＦ2 構造。
【００３９】（２２）第２１項記載の構造であって、前
記ＣａＦ2 層の上に更にエピタキシャルな金属層が形成
された構造。
記ＣａＦ2 層の上に更にエピタキシャルな金属層が形成
された構造。
【００４０】（２３） 本発明の１つの態様において、
半導体表面上にエピタキシャルな絶縁体・金属構造を成
長させるための方法は、前記半導体を約１×１０-7ミリ
バールよりも低い圧力に保つこと、前記半導体表面を約
２５℃と４００℃との間の本質的に固定された第１の温
度に保つこと、３０前記半導体表面上へ第１の金属層を
エピタキシャルに堆積させること、３２前記半導体表面
を約２５℃と２００℃との間の本質的に固定された第２
の温度に調節すること、３４前記金属層上へＣａＦ2 の
エピタキシャル堆積を開始すること、３６前記第２の温
度を時間を掛けて２００℃と５００℃との間の本質的に
固定された第３の温度へランプ状に上昇させること、望
みの厚さにエピタキシャルＣａＦ2 が堆積されるまで前
記第３の温度を保つこと、そして前記第１の金属層上へ
のエピタキシャルＣａＦ2 の堆積を停止すること、の工
程を含んでいる。その他のデバイス、システム、そして
方法についても開示されている。
半導体表面上にエピタキシャルな絶縁体・金属構造を成
長させるための方法は、前記半導体を約１×１０-7ミリ
バールよりも低い圧力に保つこと、前記半導体表面を約
２５℃と４００℃との間の本質的に固定された第１の温
度に保つこと、３０前記半導体表面上へ第１の金属層を
エピタキシャルに堆積させること、３２前記半導体表面
を約２５℃と２００℃との間の本質的に固定された第２
の温度に調節すること、３４前記金属層上へＣａＦ2 の
エピタキシャル堆積を開始すること、３６前記第２の温
度を時間を掛けて２００℃と５００℃との間の本質的に
固定された第３の温度へランプ状に上昇させること、望
みの厚さにエピタキシャルＣａＦ2 が堆積されるまで前
記第３の温度を保つこと、そして前記第１の金属層上へ
のエピタキシャルＣａＦ2 の堆積を停止すること、の工
程を含んでいる。その他のデバイス、システム、そして
方法についても開示されている。
【図１】超高真空システムの模式図。
【図２】本発明の第１の好適実施例の方法のプロセス流
れ図。
れ図。
【図３】本発明の第２の好適実施例の方法のプロセス流
れ図。
れ図。
【図４】本発明の第３の好適実施例の方法のプロセス流
れ図。
れ図。
【図５】バルクのＡｌに対するＡｌ膜の格子歪みを示す
図。
図。
【図６】温度に対するＡｌのタイプを示す図。
【図７】ａは立方晶系結晶の（１１１）標準投影とＣａ
Ｆ2 ／Ａｌ／Ｓｉ（１１１）試料から検出されたＳｉ
（１１１）、ＣａＦ2 （１１１）、そしてＡｌ（１１
１）のＸ線ロッキングカーブ。ｂは３００℃でＡｌを成
長させたＣａＦ2 ／Ａｌ／Ｓｉ（１１１）試料から検出
されたＡｌ（１１３）、ＣａＦ2 （２２４）、そしてＳ
ｉ（２２４）のロッキングカーブ。ｃは４００℃でＡｌ
を成長させたＣａＦ2 ／Ａｌ／Ｓｉ（１１１）試料から
得られたロッキングカーブ。
Ｆ2 ／Ａｌ／Ｓｉ（１１１）試料から検出されたＳｉ
（１１１）、ＣａＦ2 （１１１）、そしてＡｌ（１１
１）のＸ線ロッキングカーブ。ｂは３００℃でＡｌを成
長させたＣａＦ2 ／Ａｌ／Ｓｉ（１１１）試料から検出
されたＡｌ（１１３）、ＣａＦ2 （２２４）、そしてＳ
ｉ（２２４）のロッキングカーブ。ｃは４００℃でＡｌ
を成長させたＣａＦ2 ／Ａｌ／Ｓｉ（１１１）試料から
得られたロッキングカーブ。
【図８】エピタキシャルな金属・ＣａＦ2 ・金属・半導
体構造の断面図。
体構造の断面図。
【符号の説明】 １０ ＭＢＥチェンバ １２ 金属化チェンバ １４ ＣＶＤチェンバ １６ 超高真空移送システム ４８ 金属 ５０ ＣａＦ2 ５２ 金属 ５４ 半導体
Claims (2)
- 【請求項１】 半導体表面上へ絶縁体・金属のエピタキ
シャルな成長を実現するための方法であって：前記半導
体表面を約１×１０-7ミリバールより低い圧力に保つこ
と、 前記半導体表面を約２５℃と４００℃との間の本質的に
固定された第１の温度に保つこと、 前記半導体表面上へ第１の金属層をエピタキシャルに堆
積すること、 前記半導体表面を約２５℃と２００℃との間の本質的に
固定された第２の温度に調節すること、 前記エピタキシャルな第１の金属層の上へＣａＦ2 のエ
ピタキシャルな堆積を開始すること、 前記第２の温度を約２００℃と５００℃との間の本質的
に固定された第３の温度へ時間を掛けてランプ状に上昇
させること、 前記エピタキシャルＣａＦ2 が望みの厚さに堆積するま
で前記第３の温度を保つこと、 前記エピタキシャルな第１の金属層上のエピタキシャル
ＣａＦ2 の前記堆積を停止して、それによってエピタキ
シャルな、絶縁体・金属・半導体の構造を形成するこ
と、の工程を含む方法。 - 【請求項２】 半導体上の金属上のエピタキシャルＣａ
Ｆ2 構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US841172 | 1992-02-25 | ||
| US07/841,172 US5229332A (en) | 1992-02-25 | 1992-02-25 | Method for the growth of epitaxial metal-insulator-metal-semiconductor structures |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232058A true JPH06232058A (ja) | 1994-08-19 |
Family
ID=25284209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5036266A Pending JPH06232058A (ja) | 1992-02-25 | 1993-02-25 | エピタキシャル半導体構造製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5229332A (ja) |
| EP (1) | EP0557890A3 (ja) |
| JP (1) | JPH06232058A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5907347A (en) * | 1995-07-31 | 1999-05-25 | Rohm Co., Ltd. | Linear thermal print head and linear thermal print head apparatus |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5529640A (en) * | 1993-06-21 | 1996-06-25 | Texas Instruments Incorporated | Epitaxial metal-insulator-metal-semiconductor structures |
| US5453399A (en) * | 1993-10-06 | 1995-09-26 | Texas Instruments Incorporated | Method of making semiconductor-on-insulator structure |
| JP3272532B2 (ja) * | 1993-12-27 | 2002-04-08 | 富士通株式会社 | 半導体装置の製造方法 |
| JPH08213640A (ja) | 1994-08-15 | 1996-08-20 | Texas Instr Inc <Ti> | 窒化ｉｉｉ−ｖ化合物共鳴トンネリングダイオード |
| US5785756A (en) * | 1997-03-06 | 1998-07-28 | Northrop Grumman Corporation | Process for fabricating structurally robust optical coatings |
| US6534348B1 (en) | 1998-04-14 | 2003-03-18 | Texas Instruments Incorporated | Ultrascaled MIS transistors fabricated using silicon-on-lattice-matched insulator approach |
| US6274442B1 (en) * | 1998-07-15 | 2001-08-14 | Advanced Micro Devices, Inc. | Transistor having a nitrogen incorporated epitaxially grown gate dielectric and method of making same |
| US6838367B1 (en) | 2000-08-24 | 2005-01-04 | Micron Technology, Inc. | Method for simultaneous formation of fuse and capacitor plate and resulting structure |
| US7777290B2 (en) * | 2006-06-13 | 2010-08-17 | Wisconsin Alumni Research Foundation | PIN diodes for photodetection and high-speed, high-resolution image sensing |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4665412A (en) * | 1985-06-19 | 1987-05-12 | Ga Technologies Inc. | Coupled heterostructure superlattice devices |
-
1992
- 1992-02-25 US US07/841,172 patent/US5229332A/en not_active Expired - Lifetime
-
1993
- 1993-02-18 EP EP19930102551 patent/EP0557890A3/en not_active Withdrawn
- 1993-02-25 JP JP5036266A patent/JPH06232058A/ja active Pending
- 1993-06-21 US US08/048,406 patent/US5364468A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5907347A (en) * | 1995-07-31 | 1999-05-25 | Rohm Co., Ltd. | Linear thermal print head and linear thermal print head apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| US5364468A (en) | 1994-11-15 |
| EP0557890A2 (en) | 1993-09-01 |
| EP0557890A3 (en) | 1993-10-27 |
| US5229332A (en) | 1993-07-20 |
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