JPH0623101Y2 - Superimpose circuit - Google Patents
Superimpose circuitInfo
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- JPH0623101Y2 JPH0623101Y2 JP1990025477U JP2547790U JPH0623101Y2 JP H0623101 Y2 JPH0623101 Y2 JP H0623101Y2 JP 1990025477 U JP1990025477 U JP 1990025477U JP 2547790 U JP2547790 U JP 2547790U JP H0623101 Y2 JPH0623101 Y2 JP H0623101Y2
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Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は、全体画面を形成するビデオ信号に対して文字
等のインポーズ画面を形成するインポーズ信号を混合す
るスーパーインポーズ回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial field of application] The present invention relates to a superimpose circuit for mixing an imposing signal forming an imposing screen such as a character with a video signal forming an entire screen.
この種のスーパーインポーズ回路として、第３図に示す
ようなビデオスイッチ回路Ａがある。１はインポーズ信
号の入力端子、２はビデオ信号（被インポーズ信号）の
入力端子、３は出力端子、４はスーパーインポーズのタ
イミング信号の入力端子である。また、Ｑ１とＱ２は入
力端子１とし出力端子３との間に接続される差動回路を
構成するトランジスタ、Ｑ３とＱ４は入力端子２と出力
端子３との間に接続される差動回路を構成するトランジ
スタ、Ｑ５とＱ６は上記した両差動回路のオン／オフを
制御する差動回路を構成するトランジスタ、Ｑ７は入力
端子４に印加するタイミング信号によりオン／オフして
トランジスタＱ５とＱ６を交互にオン／オフさせるスイ
ッチング用のトランジスタである。ここで、定電流源Ｉ
１の電流Ｉ１は定電流源Ｉ２の電流Ｉ２のほぼ２倍に設
定される。Ｒ1〜Ｒ3は抵抗、Ｖ1、Ｖ2は電圧源である。As a superimposing circuit of this type, there is a video switch circuit A as shown in FIG. Reference numeral 1 is an input terminal for an impose signal, 2 is an input terminal for a video signal (imposed signal), 3 is an output terminal, and 4 is an input terminal for a superimpose timing signal. Further, Q1 and Q2 are transistors forming a differential circuit connected between the input terminal 1 and the output terminal 3, and Q3 and Q4 are differential circuits connected between the input terminal 2 and the output terminal 3. The transistors Q5 and Q6 form a differential circuit that controls the ON / OFF of both differential circuits described above, and the transistor Q7 turns ON / OFF according to the timing signal applied to the input terminal 4 to turn on the transistors Q5 and Q6. It is a switching transistor that is turned on / off alternately. Here, the constant current source I
The current I1 of 1 is set to almost twice the current I2 of the constant current source I2. R 1 to R 3 are resistors, and V 1 and V 2 are voltage sources.
この回路では、入力端子２に画面全体の情報をもつビデ
オ信号を入力し、入力端子１に特定の色信号を入力して
おいて、入力端子４にキャラクタゼネレータから出力さ
せたタイミング信号を入力すれば、画面の特定部分に上
記特定の色で表される文字等が挿入されるようになる。In this circuit, a video signal having information of the entire screen is input to the input terminal 2, a specific color signal is input to the input terminal 1, and a timing signal output from the character generator is input to the input terminal 4. For example, the character or the like represented by the specific color is inserted in the specific portion of the screen.
また、入力端子１に別の画面インポーズ信号を入力させ
て、特定のタイミング信号を入力端子４に入力すれば、
入力端子２に入力するビデオ信号で作成される画面（親
画面）の特定部分に、入力端子１から入力するインポー
ズ信号で作成される画面（子画面）が挿入されるように
なる。In addition, if another screen imposing signal is input to the input terminal 1 and a specific timing signal is input to the input terminal 4,
The screen (child screen) created by the imposing signal input from the input terminal 1 is inserted into a specific portion of the screen (parent screen) created by the video signal input to the input terminal 2.
ところが、このようなビデオスイッチからなるスーパー
インポーズ回路では、スーパーインポーズされている状
態とスーパーインポーズされていない状態しかなく、そ
の中間の状態、つまり画面中に文字等が徐々に浮かび上
がってくるようなことは実現できないという問題があ
る。However, in the superimposing circuit composed of such video switches, there are only superimposing state and non-superimposing state, and in the intermediate state, that is, characters etc. gradually emerge in the screen. There is a problem that such things cannot be realized.
本考案の目的は、このような点を解消して、スーパーイ
ンポーズする文字等をフェードイン、フェードアウトで
きる機能を有するようにしたスーパーインポーズ回路を
提供することである。An object of the present invention is to solve the above problems and to provide a superimposing circuit having a function of fading in and out the characters to be superimposed.
このため、本考案は、コレクタに固定電圧が印加される
第１のトランジスタ、及びベース・コレクタが共通に第
１の定電流源に接続された第２のトランジスタから成る
第１の差動回路と、コレクタに固定電圧が印加された第
３のトランジスタ、及びベース・コレクタが上記第１の
定電流源に共通接続された第４のトランジスタから成
り、該第３のトランジスタのベースにビデオ信号が入力
する第２の差動回路と、コレクタが上記第１及び第２の
エミッタに共通接続された第５のトランジスタ、及びコ
レクタが上記第３及び第４のトランジスタのエミッタに
共通接続された第６のトランジスタから成り、該第５及
び第６のトランジスタのエミッタが上記第１の定電流源
の半分の電流の第２の定電流源に共通接続されると共
に、上記第５のトランジスタのベースに固定バイアスが
印加された第３の差動回路と、インポーズ表示領域を決
めるタイミング信号により上記第５及び第６のトランジ
スタを差動的にスイッチングさせる第７のトランジスタ
と、から構成されるビデオスイッチ回路、 ベースにビデオ信号が入力しコレクタに固定電圧が印加
される第８のトランジスタ、及びベース・コレクタが共
通に第３の定電流源に接続された第９のトランジスタか
ら成る第４の差動回路と、ベースにインポーズ信号が入
力しコレクタに固定電圧が印加された第１０のトランジ
スタ、及びベース・コレクタが上記第３の定電流源に共
通接続された第１１のトランジスタから成る第５の差動
回路と、コレクタが上記第８及び第９のエミッタに共通
接続された第１２のトランジスタ、及びコレクタが上記
第１０及び第１１のトランジスタのエミッタに共通接続
された第１３のトランジスタから成り、該第１２及び第
１３のトランジスタのエミッタが上記第３の定電流源の
半分の電流の第４の定電流源に共通接続される共に、上
記第１２のトランジスタのベースに固定バイアスが印加
された第６の差動回路と、フェード制御信号により上記
第１２及び第１３のトランジスタのコレクタ電流を差動
的に連続変化させる第１４のトランジスタと、から構成
される混合回路、 を具備し、上記混合回路の上記第９及び第１１のトラン
ジスタのコレクタ共通接続点を上記ビデオスイッチ回路
の上記第１のトランジスタのベースに接続し、上記ビデ
オスイッチ回路の上記第２及び第４のトランジスタのコ
レクタ共通接続点から出力信号を取り出すように構成し
た。Therefore, the present invention provides a first differential circuit including a first transistor having a collector to which a fixed voltage is applied, and a second transistor having a base and collector commonly connected to a first constant current source. A third transistor having a fixed voltage applied to the collector, and a fourth transistor having a base and collector commonly connected to the first constant current source, and a video signal is input to the base of the third transistor. A second differential circuit, a fifth transistor whose collector is commonly connected to the first and second emitters, and a sixth transistor whose collector is commonly connected to the emitters of the third and fourth transistors. The fifth and sixth transistors have their emitters commonly connected to a second constant current source having a half current of the first constant current source, and the fifth transistor A third differential circuit to which a fixed bias is applied to the base of the transistor, and a seventh transistor which differentially switches the fifth and sixth transistors according to a timing signal that determines the imposing display area. A video switch circuit, an eighth transistor to which a video signal is input to the base and a fixed voltage is applied to the collector, and a ninth transistor whose base and collector are commonly connected to the third constant current source. 4 differential circuit, a tenth transistor to which an imposing signal is input to the base and a fixed voltage is applied to the collector, and an eleventh transistor whose base and collector are commonly connected to the third constant current source. A fifth differential circuit, a twelfth transistor whose collector is commonly connected to the eighth and ninth emitters, and a collector A fourth constant current source comprising a thirteenth transistor commonly connected to the emitters of the tenth and eleventh transistors, the emitters of the twelfth and thirteenth transistors having a half current of the third constant current source. And a sixth differential circuit in which a fixed bias is applied to the base of the twelfth transistor, and a collector current of the twelfth and thirteenth transistors is differentially continuous by a fade control signal. A mixing circuit composed of a fourteenth transistor to be changed, and a common collector connection point of the ninth and eleventh transistors of the mixing circuit to the base of the first transistor of the video switch circuit. Connected to obtain an output signal from a common connection point of the collectors of the second and fourth transistors of the video switch circuit It was.
〔実施例〕 以下、本考案の実施例について説明する。第１図はその
一実施例の回路図であり、第３図に示したものと同一の
ものには同一の符号を付した。本実施例では、ビデオス
イッチ回路Ａの前段に混合回路Ｂを設けている。[Embodiment] An embodiment of the present invention will be described below. FIG. 1 is a circuit diagram of one embodiment thereof, and the same components as those shown in FIG. 3 are designated by the same reference numerals. In this embodiment, the mixing circuit B is provided in front of the video switch circuit A.
この混合回路Ｂにおいて、５はビデオ信号の入力端子、
６はインポーズ信号の入力端子、７は制御電圧が印加す
る制御端子、８はブランクパルスの入力端子、９はスー
パーインポーズのタイミング信号の入力端子である。ま
た、Ｑ８とＱ９は入力端子５側に接続される差動回路を
構成するトランジスタ、Ｑ１０とＱ１１は入力端子６側
に接続される差動回路を構成するトランジスタ、Ｑ１２
とＱ１３は上記した両差動回路を制御する差動回路を構
成するトランジスタで各々可変電流源として働く。Ｑ１
４は制御端子７に印加する制御電圧によりトランジスタ
Ｑ１２、Ｑ１３の電流を差動的に制御するトランジスタ
である。そして、トランジスタＱ９、Ｑ１１のコレクタ
がビデオスイッチ回路ＡのトランジスタＱ１のベースに
接続される。また、定電流源Ｉ３の電流１３は定電流源
Ｉ４の電流Ｉ４のほぼ２倍に設定される。Ｒ４〜Ｒ８は
抵抗、Ｖ３、Ｖ４は電圧源、１０はオアゲート、１１は
インバータである。In this mixing circuit B, 5 is a video signal input terminal,
6 is an input terminal for an imposing signal, 7 is a control terminal to which a control voltage is applied, 8 is an input terminal for a blank pulse, and 9 is an input terminal for a superimposing timing signal. Further, Q8 and Q9 are transistors forming a differential circuit connected to the input terminal 5 side, Q10 and Q11 are transistors forming a differential circuit connected to the input terminal 6 side, and Q12.
And Q13 are transistors forming a differential circuit for controlling both of the differential circuits described above, and each of them serves as a variable current source. Q1
Reference numeral 4 is a transistor that differentially controls the currents of the transistors Q12 and Q13 by the control voltage applied to the control terminal 7. The collectors of the transistors Q9 and Q11 are connected to the base of the transistor Q1 of the video switch circuit A. Further, the current 13 of the constant current source I3 is set to be approximately twice the current I4 of the constant current source I4. R4 to R8 are resistors, V3 and V4 are voltage sources, 10 is an OR gate, and 11 is an inverter.
さて、この混合回路Ｂにおいては、トランジスタＱ９の
コレクタ電流をＩａ、トランジスタＱ１１のコレクタ電
流をＩｂとすると、トランジスタＱ１のベースに流れ込
む混合信号の電流Ｉｃは、 Ｉｃ≒Ｉ３−（Ｉａ＋Ｉｂ） となる。ここで、電流Ｉａは入力端子５に印加するビデ
オ信号に対応し、電流Ｉｂは入力端子６に印加するイン
ポーズ信号に対応している。In the mixing circuit B, assuming that the collector current of the transistor Q9 is Ia and the collector current of the transistor Q11 is Ib, the mixed signal current Ic flowing into the base of the transistor Q1 is Ic≈I3- (Ia + Ib). Here, the current Ia corresponds to the video signal applied to the input terminal 5, and the current Ib corresponds to the impose signal applied to the input terminal 6.
いま、制御端子７の制御電圧を例えば高くすればトラン
ジスタＱ１３のベース電圧が上昇するので、トランジス
タＱ１３のコレクタ電流が増し、トランジスタＱ１２の
コレクタ電流が減少する。このため、上記した電流Ｉ
ａ、Ｉｂは、Ｉａ＜Ｉｂの関係となる。制御電圧を逆に
低下すれば、この関係は反転する。すなわち、制御端子
７に印加する制御電圧のレベルによって、電流ＩａとＩ
ｂの比率、つまり混合信号電流Ｉｃ中の電流Ｉａ成分と
電流Ｉｂ成分との混合比率が制御できる。Now, if the control voltage of the control terminal 7 is increased, for example, the base voltage of the transistor Q13 rises, so that the collector current of the transistor Q13 increases and the collector current of the transistor Q12 decreases. Therefore, the above current I
a and Ib have a relationship of Ia <Ib. Conversely, if the control voltage is lowered, this relationship is reversed. That is, depending on the level of the control voltage applied to the control terminal 7, the currents Ia and Ia
The ratio of b, that is, the mixing ratio of the current Ia component and the current Ib component in the mixed signal current Ic can be controlled.
このとき、トランジスタＱ１２とＱ１３は差動回路を構
成しているので、「Ｉａ＋Ｉｂ」の値そのものは変化し
ない。但し、制御端子７の制御電圧によってトランジス
タＱ１３が完全にカットオフすれば、電流Ｉａのみとな
り、トランジスタＱ１２が同様にカットオフすれば電流
Ｉｂのみとなる。At this time, since the transistors Q12 and Q13 form a differential circuit, the value “Ia + Ib” itself does not change. However, if the transistor Q13 is completely cut off by the control voltage of the control terminal 7, only the current Ia is obtained, and if the transistor Q12 is similarly cut off, only the current Ib is obtained.
この結果、ビデオスイッチ回路ＡのトランジスタＱ１の
ベースに入力するインポーズ信号とトランジスタＱ３の
ベースに印加するビデオ信号とがスイッチングされると
き、混合回路Ｂの制御端子７のレベルを例えば最低値か
ら徐々に高くすれば、電流Ｉａ成分が徐々に小さくな
り、フェードアウトを実現できる。逆に、制御端子７の
レベルを最高値から徐々に低くすれは電流Ｉａ成分が徐
々に大きくなり、フェードインを実現できる。As a result, when the impose signal input to the base of the transistor Q1 of the video switch circuit A and the video signal applied to the base of the transistor Q3 are switched, the level of the control terminal 7 of the mixing circuit B is gradually changed from the lowest value, for example. If it is set to a high value, the current Ia component gradually decreases, and fade-out can be realized. On the contrary, when the level of the control terminal 7 is gradually lowered from the maximum value, the current Ia component gradually increases and the fade-in can be realized.
また、スイッチングのトランジスタＱ７の制御信号とし
て、タイミング信号を入力端子９に印加する他に、ブラ
クパルスを入力端子８に印加して、これらをオアゲート
１０を介して取り込んでいるので、ブランキング期間
（同期信号期間とバースト期間）のビデオ信号がカット
されることはない（第２図参照）。In addition to applying a timing signal to the input terminal 9 as a control signal for the switching transistor Q7, a black pulse is applied to the input terminal 8 and these signals are taken in through the OR gate 10. The video signal in the signal period and the burst period) is not cut (see FIG. 2).
以上のように本考案によれば、ビデオ信号とインポーズ
信号とを混合した混合信号をビデオ信号とスイッチング
させるようにしたので、その混合の比率を変化させるこ
とにより、インポーズ信号による画面をフェードイン、
フェードアウトすることができるという利点がある。更
に、本考案の混合回路とビデオスイッチ回路はほぼ同じ
回路構成で実現できるので、集積回路化の際のマスクパ
ターン等の設計が容易となるという利点もある。As described above, according to the present invention, the mixed signal in which the video signal and the impose signal are mixed is switched with the video signal. Therefore, by changing the mixing ratio, the screen by the imposing signal is faded. Inn,
It has the advantage that it can be faded out. Further, since the mixed circuit and the video switch circuit of the present invention can be realized with substantially the same circuit configuration, there is an advantage that the mask pattern and the like can be easily designed when integrated into an integrated circuit.
第１図は本考案の一実施例のスーパーインポーズ回路の
回路図、第２図はそのタイミングチャート、第３図は従
来のスーパーインポーズ回路の回路図である。 Ａ……ビデオスイッチ回路、Ｂ……混合回路、 １……インポーズ信号の入力端子、２……ビデオ信号の
入力端子、３……出力端子、４……タイミング信号の入
力端子、５……ビデオ信号の入力端子、６……インポー
ズ信号の入力端子、７……制御端子。FIG. 1 is a circuit diagram of a superimposing circuit according to an embodiment of the present invention, FIG. 2 is its timing chart, and FIG. 3 is a circuit diagram of a conventional superimposing circuit. A ... Video switch circuit, B ... Mixing circuit, 1 ... Impose signal input terminal, 2 ... Video signal input terminal, 3 ... Output terminal, 4 ... Timing signal input terminal, 5 ... Video signal input terminal, 6 ... impose signal input terminal, 7 ... control terminal.
Claims (1)
ランジスタ、及びベース・コレクタが共通に第１の定電
流源に接続された第２のトランジスタから成る第１の差
動回路と、コレクタに固定電圧が印加された第３のトラ
ンジスタ、及びベース・コレクタが上記第１の定電流源
に共通接続された第４のトランジスタから成り、該第３
のトランジスタのベースにビデオ信号が入力する第２の
差動回路と、コレクタが上記第１及び第２のエミッタに
共通接続された第５のトランジスタ、及びコレクタが上
記第３及び第４のトランジスタのエミッタに共通接続さ
れた第６のトランジスタから成り、該第５及び第６のト
ランジスタのエミッタが上記第１の定電流源の半分の電
流の第２の定電流源に共通接続されると共に、上記第５
のトランジスタのベースに固定バイアスが印加された第
３の差動回路と、インポーズ表示領域を決めるタイミン
グ信号により上記第５及び第６のトランジスタを差動的
にスイッチングさせる第７のトランジスタと、から構成
されるビデオスイッチ回路、 ベースにビデオ信号が入力しコレクタに固定電圧が印加
される第８のトランジスタ、及びベース・コレクタが共
通に第３の定電流源に接続された第９のトランジスタか
ら成る第４の差動回路と、ベースにインポーズ信号が入
力しコレクタに固定電圧が印加された第１０のトランジ
スタ、及びベース・コレクタが上記第３の定電流源に共
通接続された第１１のトランジスタから成る第５の差動
回路と、コレクタが上記第８及び第９のエミッタに共通
接続された第１２のトランジスタ、及びコレクタが上記
第１０及び第１１のトランジスタのエミッタに共通接続
された第１３のトランジスタから成り、該第１２及び第
１３のトランジスタのエミッタが上記第３の定電流源の
半分の電流の第４の定電流源に共通接続される共に、上
記第１２のトランジスタのベースに固定バイアスが印加
された第６の差動回路と、フェード制御信号により上記
第１２及び１３のトランジスタのコレクタ電流を差動的
に連続変化させる第１４のトランジスタと、から構成さ
れる混合回路、 を具備し、上記混合回路の上記第９及び第１１のトラン
ジスタのコレクタ共通接続点を上記ビデオスイッチ回路
の上記第１のトランジスタのベースに接続し、上記ビデ
オスイッチ回路の上記第２及び第４のトランジスタのコ
レクタ共通接続点から出力信号を取り出すようにしたこ
とを特徴とするスーパーインポーズ回路。1. A first differential circuit comprising a first transistor having a collector to which a fixed voltage is applied, and a second transistor having a base and collector commonly connected to a first constant current source, and a collector. A third transistor to which a fixed voltage is applied, and a fourth transistor whose base and collector are commonly connected to the first constant current source.
A second differential circuit in which a video signal is input to the base of the transistor, a fifth transistor whose collector is commonly connected to the first and second emitters, and a collector which is the third and fourth transistors. A sixth transistor commonly connected to the emitter, wherein the emitters of the fifth and sixth transistors are commonly connected to a second constant current source having a half current of the first constant current source, and Fifth
A third differential circuit in which a fixed bias is applied to the base of the transistor, and a seventh transistor that differentially switches the fifth and sixth transistors according to a timing signal that determines the imposing display area. A video switch circuit configured, an eighth transistor to which a video signal is input to the base and a fixed voltage is applied to the collector, and a ninth transistor whose base and collector are commonly connected to the third constant current source. A fourth differential circuit, a tenth transistor to which an imposing signal is input to the base and a fixed voltage is applied to the collector, and an eleventh transistor whose base and collector are commonly connected to the third constant current source. And a twelfth transistor whose collector is commonly connected to the eighth and ninth emitters, and And a third transistor connected in common to the emitters of the tenth and eleventh transistors, the emitters of the twelfth and thirteenth transistors having a fourth current of half the current of the third constant current source. A sixth differential circuit commonly connected to a constant current source and having a fixed bias applied to the base of the twelfth transistor, and a collector current of the twelfth and thirteenth transistors are differentially changed by a fade control signal. And a mixing circuit composed of a fourteenth transistor which is continuously changed to, wherein a common connection point of the collectors of the ninth and eleventh transistors of the mixing circuit is connected to the first transistor of the video switching circuit. Connected to the base so that the output signal is taken out from the common connection point of the collectors of the second and fourth transistors of the video switch circuit. A superimposing circuit characterized by
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990025477U JPH0623101Y2 (en) | 1990-03-13 | 1990-03-13 | Superimpose circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990025477U JPH0623101Y2 (en) | 1990-03-13 | 1990-03-13 | Superimpose circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03115468U JPH03115468U (en) | 1991-11-28 |
| JPH0623101Y2 true JPH0623101Y2 (en) | 1994-06-15 |
Family
ID=31528411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1990025477U Expired - Lifetime JPH0623101Y2 (en) | 1990-03-13 | 1990-03-13 | Superimpose circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0623101Y2 (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5939573U (en) * | 1982-09-06 | 1984-03-13 | 三洋電機株式会社 | Character signal recording circuit |
| JPH0636580B2 (en) * | 1987-05-07 | 1994-05-11 | シャープ株式会社 | Super import system |
-
1990
- 1990-03-13 JP JP1990025477U patent/JPH0623101Y2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03115468U (en) | 1991-11-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |