JPH06230961A - データ処理システムにおいてバックアップ機能を備えてレジスタ再命名を実行する方法 - Google Patents

データ処理システムにおいてバックアップ機能を備えてレジスタ再命名を実行する方法

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JPH06230961A
JPH06230961A JP5040755A JP4075593A JPH06230961A JP H06230961 A JPH06230961 A JP H06230961A JP 5040755 A JP5040755 A JP 5040755A JP 4075593 A JP4075593 A JP 4075593A JP H06230961 A JPH06230961 A JP H06230961A
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JP5040755A
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Mitchell Alsup
ミッチェル・アルサップ
Michael C Becker
マイケル・シー・ベッカー
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Abstract

(57)【要約】 （修正有） 【目的】 データ処理システムにおいて、バックアップ
機能を備えて、レジスタ再命名を実行する方法。 【構成】 レジスタ再命名装置１８は、論理・物理（Ｌ
Ｐ）マップ３０，フリー・リスト３２，およびこの２つ
の間で情報を交換するための内部スワップ・バス９０に
よって構成される。前記レジスタ再命名ハードウェア１
８は命令シーケンサ１２および命令デコード／発行論理
１６に接続される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般にデータ・プロセッ
サに関し、より具体的にはレジスタ再命名を用いるデー
タ・プロセッサに関する。
【０００２】
【従来の技術】推論的に命令（例：分岐）を実行するデ
ータ・プロセッサは、誤った分岐予測の場合のように、
「推論的」な命令をデータ・プロセッサが完全に実行で
きない場合に、データ・プロセッサの状態を復元する機
構を備えなければならない。通常、これらのデータ・プ
ロセッサは、アーキテクチャ上の実行の流れから見て厳
正な意味の実行順序を緩和して、これにより、命令のダ
イナミックな再配列を可能にすることによって、データ
・プロセッサ全体の性能を改善する。分岐予測の誤りま
たは命令の例外から、データ・プロセッサが実行する命
令実行順序が、アーキテクチャ上プロセッサ・モデルが
要求する意味から逸脱する場合がある。そのような場合
には、データ・プロセッサは、あたかも分岐の予測誤り
の結果出された命令が発生しなかったかのように、当該
分岐予測の誤りまたは例外状態が発生した時点または発
生する前の発行ポイントへと、バックアップ動作を実行
する必要がある。したがって、膨大な数の予測および／
または例外が発生する可能性がある場合には、データ・
プロセッサは、アーキテクチャ上の正しい順序を復元す
るために、迅速なバックアップ動作を実行する機構を必
要とする。
【０００３】既知の高性能データ・プロセッサは通常、
物理レジスタの使用を介して、高速データ記憶を処理し
ており、この方法によってプログラムは、必要なデータ
・オペランドが格納されている指定の物理レジスタを指
定する。一般に、命令を符号化すると、プログラムが使
用できる物理レジスタの数が制限される。たとえば、２
個のソース・レジスタと１個の宛先物理レジスタを扱う
32ビット符号化機能では、物理レジスタの最大数は３２
である（この場合、符号化された各フィールドは５ビッ
トの命令符号化を用いる）。高度なパイプライン方式の
コンピュータ・アーキテクチャでは、レジスタ内のデー
タ記憶期間が長くなっており、多くのプログラムがより
多くの物理レジスタを利用できるというメリットを受け
ることができる。命令の符号化を確保しながら、より多
くの物理（ハードウェア）レジスタを提供するために、
データ処理システムが採用する１つの機構がレジスタ再
命名である。この再命名機構は、命令の符号化フィール
ドにある元の論理（プログラム）レジスタ番号を、物理
レジスタのプール内に割り当てることによって動作す
る。この論理レジスタは、命令の実行中にプログラムが
操作するものである。物理レジスタのプールは一般に、
構築された（architected ）レジスタの数より大きい
（すなわち数が多い）。システムがリセットされると、
データ処理システムがエミュレートしている命令セット
・アーキテクチャの各論理レジスタに、これを表す物理
レジスタが割り当てられる。現在割り当てられていない
物理レジスタはフリー・リスト内に保存される。
【０００４】
【発明が解決しようとする課題】レジスタ割当は、プロ
グラムによって決定される。最初、すべての論理レジス
タは、再命名機構によって、一意の物理レジスタ番号に
割当られる。プログラムが、プログラム（論理）レジス
タ値の変更を指定するたびに、再命名機構は、使用可能
な物理レジスタのプールから新しい物理レジスタ（「被
再命名」レジスタ）を探して、当該プログラム・レジス
タに割り当てる。この変更されたプログラム・レジスタ
に対して読み取りを行うたびに、この新しい再命名レジ
スタを使用する。このため個々の論理レジスタは、任意
のときにおいて、１つまたは複数の再命名（物理）レジ
スタに再割当できる。しかしながら、任意の時におい
て、当該論理レジスタの最新のマッピングになるのは、
ただ１つの物理レジスタ・マッピングだけである。分岐
を越えた高度な命令の推論的な実行を可能にするために
は、データ処理システムを以前のマッピングにバックア
ップする機能が必要になる。したがって、データ処理シ
ステムのバックアップが必要になる場合は常に、古いレ
ジスタ・マッピングを復元しなければならない。またク
ロック・サイクルごとに複数の命令を発行できる高性能
データ処理システムでは、レジスタ再命名機構は複数命
令発行ハードウェアをサポートしなければならない。実
質的には、レジスタ再命名機構は、複数の命令をバック
アップする機能と、複数の命令に対するレジスタ・マッ
ピングの両方をサポートしなければならない。
【０００５】
【課題を解決するための手段】データ処理システムにお
いて、バックアップ機能を備えてレジスタ再命名を実行
する方法が提供される。このデータ処理システムは、所
定数の実行装置に対する命令パケットのデコードと発行
を制御するために、命令順序付け・発行論理を備えてい
る。レジスタ再命名機構は命令順序付け・発行論理およ
び実行装置に結合されている。このレジスタ再命名機構
は論理・物理（ＬＰ）レジスタ・マップおよびフリー・
リストによって構成されており、これは命令順序付け手
段が各命令パケットを発行すると直ちに、所定数の論理
レジスタを、所定の物理レジスタ・セットに割り当てる
ためのものである。
【０００６】このレジスタ再命名機構は、ＬＰレジスタ
・マップ内のレジスタ・マップ・セルの第１セットの各
セル、およびフリー・リスト内のフリー・セルの第１セ
ットの各セルの中に、一意の物理レジスタ名を格納し、
各フリー・セルに結合された制御ラッチ内の１つのビッ
トを、第１論理値に設定することによって、ＬＰレジス
タ・マップを初期化する。
【０００７】第１命令発行チェックポイントでは、第１
命令パケットをデコードする命令順序付け・発行論理に
応答して、レジスタ再命名機構は、レジスタ・マップ・
セルの第１セット内に格納された第１宛先レジスタ群内
の一意の物理レジスタを、選択した数のフリー・セル内
の第１ラッチから割り当てられた物理レジスタ名と交換
し、選択された数のフリー・セルのそれぞれに結合され
た制御ラッチ内のビットを切り換える。このレジスタ再
命名機構は同時に、レジスタ・マップ・セルの第１セッ
ト内に格納された第１ソース・レジスタ群内の一意の物
理レジスタ名のそれぞれを、レジスタ・マップ・セルの
第１セットから、レジスタ・マップ・セルの第２セット
の中にコピーする。
【０００８】第２命令発行チェックポイントでは、つぎ
の命令パケットが、命令順序付け・発行論理によってデ
コードされた後、レジスタ再命名機構は、新しい宛先レ
ジスタ群を、新しく選択された数の各フリー・セル内の
第１ラッチから新しく割り当てられた物理レジスタ名と
交換することによって、各フリー・セルを、新しい宛先
レジスタ名群で更新し、新しく選択された数の各フリー
・セルに結合された制御ラッチ内のビットを切り換え
る。
【０００９】命令順序付・発行論理がバックアップ動作
の実行を必要とする場合には、レジスタ再命名機構は、
ＬＰレジスタ・マップを、命令順序付・発行論理が指定
するところの以前の命令発行チェックポイントに復元す
る。これを行うには、現在命令発行チェックポイントに
おけるフリー・セルの制御ビットの論理状態を検査し、
命令順序付・発行論理が指定するところの以前の命令発
行チェックポイントと、現在チェックポイントとの間に
送出された命令発行チェックポイントにおいて、相補形
論理状態を有する、フリー・セルの制御ビットの最初の
ビットを検索する。またレジスタ再命名機構は、現在命
令発行チェックポイントと、指定された命令発行チェッ
クポイントとの間の制御ビットをそれぞれ切り換える。
【００１０】
【実施例】本発明は、多岐にわたるコンピュータ・シス
テム環境で実現できる。したがって、図１のデータ処理
システム１０は、図示目的だけのものであって、本発明
の範囲を限定することを意図するものではない。図１
は、本発明の好適実施例に従ってレジスタ再命名を実行
するデータ処理システム１０を示したものである。演算
中、シーケンサ・ウインドウ制御論理回路１２が、実行
対象の命令群（パケット）を選択し、この選択した命令
の命令アドレスを命令キャッシュ１４に提供する。命令
キャッシュ１４は要求された命令の位置を突きとめ、命
令もしくは命令パケットを命令デコード／発行論理１６
に送る。レジスタ再命名ハードウェア１８は、（実行す
べき各命令について）入ってくる論理レジスタ名を、物
理レジスタ名に割り当て、つぎの発行サイクルのための
対応表の中に新しいエントリを作る。この物理レジスタ
名は索引付けされて、物理レジスタ・ファイル２０の中
に入れられる。実行装置２４による命令の実行が未了で
あると、パケットの各命令に対して割り当てられた物理
レジスタの中に格納されているデータ値は、予約ステー
ション２２に格納される。この予約ステーション２２
は、シーケンサ１２から、発行ポイントおよび後退ポイ
ントを指示する制御情報を受け取る。また予約ステーシ
ョン２２は、命令スロットおよびウィンドウ制御情報を
保存する。
【００１１】このマッピング・プロセスと同時に、命令
デコード／発行論理１６は、各命令を検査して、各命令
が値を送出するか否かを判断する。命令が値を送出する
場合には、再命名ハードウェア１８内のレジスタ・マッ
プは本発明に従って更新される。命令デコード／発行論
理１６が再命名ハードウェア１８に送出した（書き込む
ための）論理レジスタ名は、特定の順序（スロット情
報）を有しており、この情報によって、再命名ハードウ
ェア１８は当該命令に物理レジスタ名を割り当てること
ができる。物理レジスタ・ファイル２０は、この物理レ
ジスタ名またはこれに相当するなんらかの機能（例：
「ＴＡＧ」）を用いて、結果を書き込むべき正しい物理
レジスタを、実行装置２４に指示する。シーケンサ１２
は各命令群（「ＰＡＣＫＥＴ」）を追跡して、再命名ハ
ードウェア１８および予約ステーション２２に、各命令
パケットの識別子（「発行ポイント」）を送出する。ま
たシーケンサ１２は各命令パケットを追跡して、実行装
置２４の１つが命令の実行を完了したことによって、ど
のパケットもしくはパケット群を後退してもよいか
（「後退チェックポイント」）、再命名ハードウェア１
８および予約ステーション２２に指示する。
【００１２】図２に示すように、レジスタ再命名ハード
ウェア１８は、論理・物理（ＬＰ）マップ３０，フリー
・リスト３２，ならびにＬＰマップ３０とフリー・リス
ト３２との間で物理レジスタ名を交換する手段となる物
理レジスタ・スワップ・バス９０によって構成される。
図２に示す実施例では、ＬＰマップ３０は、Ｍ行および
Ｘ列を有するマップ・セル４０〜５５のマトリックスに
よって構成され、ここでＭはデータ処理システム１０の
アーキテクチャ・モデル内の論理レジスタの数に等しい
整数であり、Ｘは発行ポイントの数に等しい整数であ
る。フリー・リスト３２は、Ｎ行のポインタ８０〜８３
およびＸ列を有するフリー・リスト・セル６０〜７５の
マトリックスによって構成され、ここでＮは命令発行ス
ロットの数、Ｘは発行ポイントの数にあたる。図２に示
すＬＰマップ３０およびフリー・リスト３２は、４×４
のマトリックス配列になっている。したがってＬＰマッ
プ３０は、４個の論理レジスタＲ０〜Ｒ３をマッピング
（割当）するための１６個のマップ・セル４０〜５５に
よって構成され、フリー・リスト３２は、４個の命令ス
ロットそれぞれのフリー物理レジスタを格納するため
に、１６個のフリー・リスト・セル６０〜７５によって
構成されている。
【００１３】命令（または命令群）が命令デコード／発
行論理１６によってデコードされるたびに、読み取り対
象となる論理レジスタは、それらの値が見つかる物理レ
ジスタ「名」を探すための索引を、再命名ハードウェア
（１８）内の論理・物理（ＬＰ）マップ３０に付ける。
この「名前」は予約ステーション２２に送られる。本発
明に基づき、書き込み対象となる論理レジスタは、フリ
ー・リスト３２から物理レジスタ名を取り出し、物理レ
ジスタ・スワップ・バス９０を介して、当該物理レジス
タ名をＬＰマップ３０内に入れる。この時点でＬＰマッ
プ３０は、ＬＰマップ３０内のマッピング配列の一部で
ある１個のマップ・セル、たとえばマップ・セル４０内
に、新しいレジスタ・マッピングが格納されることにな
る。したがってＬＰマップ３０は、命令デコード／発行
論理１６が命令もしくは命令群をデコードされるたびに
発生する異なるレジスタ・マッピング（論理・物理間)
を格納する。フリー・リスト３２は、フリー・リスト・
セル６０〜７５のそれぞれの中に、データ処理システム
１０が再使用できる使用可能な（「使用されていな
い」）物理レジスタを格納する。使用されていないレジ
スタとは、ＬＰマップ３０内に有効なエントリがない物
理レジスタであり、そのため割当（マッピング）用に選
択できる。各発行ポイントについて、フリー・リスト３
２は、一緒にデコードされた命令群が書き込める現在の
フリー物理レジスタ名をすべて格納する。このフリー・
リスト３２は、命令スロット（ＳＬＯＴ）情報によって
索引が付けられており、この情報は、ある命令の相対的
位置を、同時にデコードされた他の命令に示すものであ
る。
【００１４】図３〜図９は、データ処理システム１０が
本発明に従って実行するレジスタ再命名動作を順追って
示したものである。この一連の例では、データ処理シス
テム１０は４個の論理レジスタ（Ｒ０〜Ｒ３）と４個の
発行ポイントを有しており、そのため、発行幅（ＩＷ）
は４である。本発明では、レジスタ再命名動作を実行す
るのに必要な物理レジスタ（Ｐ）の数を１ー１式で算出
する。
【００１５】
【数１ー１】 Ｐ＝Ｒ＊（ＩＷ＋１） このため、図３〜図９に示す一連の例では、レジスタ再
命名動作をサポートするのに必要な物理レジスタの数は
２０となる。
【００１６】図３に、初期化（Ｉ０）の間に発生するレ
ジスタ・マッピングを示す。初期化の間に、物理レジス
タＰ０〜Ｐ３がフリー・リスト３２から取り出されて、
物理レジスタ・スワップ・バス９０を介して、ＬＰマッ
プ３０に転送される。このため図に示すように、論理レ
ジスタＲ０〜Ｒ３はＬＰマップ３０内の物理レジスタＰ
０〜Ｐ３にそれぞれ割り当てられる。黒く塗られた領域
は、ＬＰマップ３０およびフリー・リスト・セル３２内
の割り当てられていないセルを示している。このため、
初期化時に、論理レジスタＲ０〜Ｒ３はそれぞれ物理レ
ジスタＰＯ〜Ｐ３に割り当てられ、物理レジスタＰ４〜
Ｐ１９はフリー・リスト３２の中に格納される。この初
期化の結果、物理レジスタＰ０〜Ｐ３が「可視」にな
る。実質的には、可視の物理レジスタは、ＬＰマップ３
０内の、これに対応する論理レジスタによる索引が付け
られている位置に見つかる。
【００１７】図４に、レジスタ再命名シーケンスにおけ
る第１発行ポイント（Ｉ１）を示す。第１発行ポイント
では、命令デコード／発行論理１６は、以下の表に示す
ような４つのＡＤＤ命令によって構成される第１命令パ
ケット（ＰＡＣＫＥＴ１）をデコードする。
【００１８】
【表１】 ＳＬＯＴ０ ＡＤＤ（Ｒ１＋Ｒ２）−＞ Ｒ０ ＳＬＯＴ１ ＡＤＤ（Ｒ１＋Ｒ２）−＞ Ｒ１ ＳＬＯＴ２ ＡＤＤ（Ｒ１＋Ｒ２）−＞ Ｒ２ ＳＬＯＴ３ ＡＤＤ（Ｒ１＋Ｒ２）−＞ Ｒ３ 前述のように、フリー・リスト３２は命令スロット（Ｓ
ＬＯＴ０〜３）によって索引が付けられており、そのた
め第１ＡＤＤ命令はＳＬＯＴ０に割り当てられ、最後の
ＡＤＤ命令はＳＬＯＴ３に割当られる。そのため、命令
ＳＬＯＴ０内ではＰ４がフリー物理レジスタなので、宛
先論理レジスタＲ０は物理レジスタＰ４に割り当てられ
る。同様に、命令ＳＬＯＴ１内ではＰ５がフリー物理レ
ジスタなので、宛先論理レジスタＲ１は物理レジスタＰ
５に割り当てられる（以下同様）。発行ポイントＩ１で
は、物理レジスタＰ４〜Ｐ７がフリー・リスト３２から
取り出されて、ＬＰマップ３０のマップ・セル１０４〜
１０７内にそれぞれ入れられる。そのため第１発行ポイ
ント（Ｉ１）におけるＲ０〜Ｒ３のレジスタ・マッピン
グはそれぞれＰ４〜Ｐ７となる。
【００１９】図１１に示すように、本発明に基づくフリ
ー・リスト・セル６０〜７９はそれぞれ、２つの物理レ
ジスタ名（すなわちＬＡＳＴとＣＵＲＲＥＮＴ）、およ
びどの物理レジスタ名がＣＵＲＲＥＮＴであるかを指定
する１個のポインタ８０〜８３（図２）を含んでいる。
データ処理システム１０が書き込み動作を実行するたび
に、ＣＵＲＲＥＮＴ物理レジスタ名が、前記のようにＬ
Ｐマップ３０に転送され、ＬＰマップ３０からの物理レ
ジスタ名は、フリー・リスト３２内の、ＬＡＳＴの位置
に入れられる。ついでポインタ（例：ポインタ８０）が
切り替わって、ＬＡＳＴがＣＵＲＲＥＮＴになる。これ
により前記のように、物理レジスタＰ４がフリー・リス
ト３２から取り出されて、スワップ・バス９０を介して
ＬＰマップ３０に転送される。その結果、Ｐ４が宛先論
理レジスタＲ０に割当られ、可視となる。ＬＰマップ３
０内でＲ０に以前割り当てられていた物理レジスタ名
（Ｐ０）は、対応するフリー・リスト・セルのファース
ト(first) 名ラッチ１１６（図１１）の中に格納され、
これによって「不可視」となる。不可視レジスタとは、
論理的な意味で上書きされたものであるが、分岐の予測
誤りまたは例外によって、シーケンサ１２が「バックア
ップ動作」を実行する必要があれば、可視にできるもの
をいう。ついでポインタ８０（図２）が切り替わって、
割り当てられたＬＡＳＴ（不可視）物理レジスタ（Ｐ
０）を、フリー・リスト・セル６０内のＣＵＲＲＥＮＴ
フリー物理レジスタに指定する。したがって、物理レジ
スタＰ０〜Ｐ３は以前の初期化の時にＲ０〜Ｒ３に割り
当てられていたので、Ｐ０〜Ｐ３は、それぞれフリー・
リスト・セル６０〜６３のファースト名ラッチ１１６
（図１１）の中に格納され、ポインタ（８０）は、Ｐ０
〜Ｐ３をＣＵＲＲＥＮＴフリー物理レジスタとして示す
ように切り換えられる。同様に、ＰＡＣＫＥＴ１内の命
令が発行された結果、物理レジスタＰ４〜Ｐ７が論理レ
ジスタＲ０〜Ｒ３に現在割り当てられている（「可視」
になっている）ので、Ｐ４〜Ｐ７は、図４の黒く塗られ
た部分が示すように、それぞれフリー・リスト・セル６
０〜６３のＬＡＳＴ名ラッチ１２０（図１１）の中に格
納される。
【００２０】図５に示す第２発行ポイント（Ｉ２）で
は、命令デコード／発行論理１６は、表ＩＩに示すよう
に３つのＡＤＤ命令を含んでいる命令ＰＡＣＫＥＴ２を
デコードする。
【００２１】
【表２】 ＳＬＯＴ０ ＡＤＤ（Ｒ１＋Ｒ２）−＞ Ｒ３ ＳＬＯＴ１ ＡＤＤ（Ｒ３＋Ｒ２）−＞ Ｒ１ ＳＬＯＴ２ ＮＯＰ ＳＬＯＴ３ ＡＤＤ（Ｒ１＋Ｒ２）−＞ Ｒ２ 前述のように、フリー・リスト３２は命令スロットによ
って索引付けされている。したがって、第１ＡＤＤ命令
はＳＬＯＴ０に割り当てられる。そのため、フリー・リ
スト３２の命令ＳＬＯＴ０内では、Ｐ８がフリー物理レ
ジスタであるので、宛先論理レジスタＲ３は物理レジス
タＰ８に割り当てられる。同様に、宛先論理レジスタＲ
１は、フリー・リスト３２の命令ＳＬＯＴ１内ではＰ９
がフリー物理レジスタであるので、物理レジスタＰ９に
割り当てられる。ＳＬＯＴ２内でデコードされるＮＯＰ
命令はレジスタ・マッピングに影響を及ぼさない。その
ためフリー物理レジスタＰ１０は、図５の矢印が示すよ
うに、ＳＬＯＴ２のために、隣接するフリー・リスト・
セルにコピーされる。同様に、ＰＡＣＫＥＴ２でデコー
ドされる命令はいずれも、論理レジスタＲ０のマッピン
グに影響を及ぼさないので、再命名ハードウェア１８
は、図５に示すように、Ｒ０に対する以前のレジスタ・
マッピング（Ｐ４）を、ＬＰマップ３０内で隣接するマ
ップ・セルにコピーする。最後のＡＤＤ命令は、宛先論
理レジスタＲ２を、ＳＬＯＴ３内のフリー論理レジスタ
（Ｐ１１）で再命名する必要がある。このため第２発行
ポイントにおけるＲ０〜Ｒ３のレジスタ・マッピング
は、図５に示すようにそれぞれＰ４，Ｐ９，Ｐ１１，Ｐ
８となる。ＬＰマップ３内で以前割り当てられていた物
理レジスタ名Ｐ５，Ｐ６，Ｐ７は、フリー・リスト・セ
ル６４〜６７（図２）内のＬＡＳＴ名の位置に入れら
れ、ラストがカレントになるように、ポインタ８１が切
り換えられる。
【００２２】図６に示す第３発行ポイントでは、命令デ
コード／発行論理１６は、以下の表ＩＩＩに示すよう
に、２つのＡＤＤ命令と２つのＮＯＰ命令によって構成
される命令ＰＡＣＫＥＴ３をデコードする。
【００２３】
【表３】 ＳＬＯＴ０ ＡＤＤ（Ｒ１＋Ｒ２）−＞ Ｒ０ ＳＬＯＴ１ ＮＯＰ ＳＬＯＴ２ ＡＤＤ（Ｒ１＋Ｒ２）−＞ Ｒ１ ＳＬＯＴ３ ＮＯＰ ＳＬＯＴ０でデコードされる第１のＡＤＤ命令によっ
て、論理宛先レジスタＲ０は、ＳＬＯＴ０内のフリー物
理レジスタＰ１２に再割当される。一方第２のＡＤＤ命
令によって、レジスタＲ１は、ＳＬＯＴ２内のフリー物
理レジスタＰ１４に再割当される。ＰＡＣＫＥＴ２でデ
コードされる命令は論理レジスタＲ２，Ｒ３のマッピン
グに影響を及ぼさないので、以前Ｒ２，Ｒ３にそれぞれ
割り当てられていた物理レジスタＰ１１，Ｐ１８は、矢
印が示すように、ＬＰマップ３０内の隣接するマップ・
セル内にコピーされる。同様に、割り当てられなかった
ＳＬＯＴ１およびＳＬＯＴ３のフリー物理レジスタは、
図７の矢印が示すように、フリー・リスト３２内の隣接
するフリー・リスト・セル内にコピーされる。このため
第３命令発行ポイント（Ｉ３）におけるＲ０〜Ｒ３のレ
ジスタ・マッピングはそれぞれＰ１２，Ｐ１４，Ｐ１
１，Ｐ８となる。前述のように、以前割り当てられてい
た物理レジスタ（Ｐ４，Ｐ９）はラスト名ラッチ内に入
れられ、ポインタはラスト名がカレント名になるように
切り替わる。
【００２４】図７に示すレジスタ再命名シーケンスの第
４発行ポイント（Ｉ３）では、命令デコード／発行論理
１６は、以下の表ＩＶに示すように３つのＡＤＤ命令と
１つのＮＯＰ命令によって構成される命令ＰＡＣＫＥＴ
４をデコードする。
【００２５】
【表４】 ＳＬＯＴ０ ＡＤＤ（Ｒ１＋Ｒ２）−＞ Ｒ０ ＳＬＯＴ１ ＡＤＤ（Ｒ１＋Ｒ２）−＞ Ｒ１ ＳＬＯＴ２ ＡＤＤ（Ｒ１＋Ｒ２）−＞ Ｒ１ ＳＬＯＴ３ ＮＯＰ ＳＬＯＴ０内でデコードされる第１ＡＤＤ命令によっ
て、レジスタＲ０は、フリー・リスト３２のＳＬＯＴ０
内のフリー物理レジスタであるＰ１６に再割当される。
ＳＬＯＴ１内でデコードされる第２ＡＤＤ命令によっ
て、Ｒ１は、ＳＬＯＴ１内のフリー物理レジスタである
Ｐ１７に再割当される。第３ＡＤＤ命令によって、Ｒ１
は、フリー・リスト３２のＳＬＯＴ２内のフリー物理レ
ジスタであるＰ１８に再割当される。前述のように、Ｎ
ＯＰ命令は、ＬＰマップ３０内のレジスタ・マッピング
には影響を及ぼさない。パケット３内でデコードされる
命令は論理レジスタＲ２，Ｒ３のマッピングには影響を
及ぼさないので、図７に示すように、命令発行ポイント
Ｉ４では、それらの以前の物理レジスタ・マッピングＰ
１１，Ｐ８はそれぞれ、隣接するマップ・セル内にコピ
ーされる。このため、第４命令発行ポイントにおけるＲ
０〜Ｒ４のレジスタ・マッピングはそれぞれＰ１６，Ｐ
１８，Ｐ１１，Ｐ８となる。以前割り当てられていた物
理レジスタ（Ｐ１２，Ｐ１４）は、矢印が示すように、
フリー・リスト３２内の対応するフリー・リスト・セル
のラスト名ラッチ内に入れられる。ポインタが切り替わ
り、ラスト名の物理レジスタが、カレント名の物理レジ
スタになる。
【００２６】本発明に基づくレジスタ再命名シーケンス
中、最終的には、ＬＰマップ３０およびフリー・リスト
３２は共にラップアラウンドして、古い物理レジスタ名
の上に上書きされる。実行装置２４が、「バックアッ
プ」発生の機会がなく、上書きされた発行ポイント内の
すべての命令の実行を完了する限り、これは問題を生じ
ない。したがって図８に示す第５命令発行チェックポイ
ント（Ｉ５）では、命令発行論理が、以下の表Ｖに示す
ような４つのＡＤＤ命令によって構成される命令ＰＡＣ
ＫＥＴ５をデコードする。
【００２７】
【表５】 ＳＬＯＴ０ ＡＤＤ（Ｒ１＋Ｒ２）−＞ Ｒ３ ＳＬＯＴ１ ＡＤＤ（Ｒ１＋Ｒ２）−＞ Ｒ１ ＳＬＯＴ２ ＡＤＤ（Ｒ１＋Ｒ２）−＞ Ｒ０ ＳＬＯＴ３ ＡＤＤ（Ｒ１＋Ｒ２）−＞ Ｒ２ 図８に示すように、フリー・リスト３２はラップアラウ
ンドしており、そのため、使用可能な第１のフリー物理
レジスタはＰ０〜Ｐ３となる。ＰＡＣＫＥＴ５が発行さ
れた結果発生するレジスタ・マッピング（論理・物理
間）は、前述のようにＬＰマップ３０の中に格納され
る。このため、第５命令発行ポインにおいて、論理レジ
スタＲ０〜Ｒ３に対して発生するレジスタ・マッピング
はそれぞれＰ２，Ｐ１，Ｐ３，Ｐ０となる。以前割り当
てられていた物理レジスタ（Ｐ１６，Ｐ１８，Ｐ１１，
Ｐ８）は、矢印が示すように、フリー・リスト３２内の
対応するフリー・リスト・セルのラスト名ラッチの中に
入れられる。ここでも、ポインタが切り替わり、ラスト
名の物理レジスタ（Ｐ８，Ｐ１８，Ｐ１６，Ｐ１１）
が、カレント名の物理レジスタとなる。
【００２８】例外（例：割り込み）発生の結果、または
分岐予測の誤りが原因で、データ処理システム１０が、
シーケンサ１２の状態を以前の発行ポイントに復元する
必要がある場合には、「バックアップ」動作が実行され
る。図３〜図８に示すように、データ処理システム１０
が実行するレジスタ再命名動作全体を通じて、後退チェ
ックポイント（ＲＥＴＩＲＥ ＰＯＩＮＴ）はずっと同
じ場所にあり、命令デコード／発行論理１６が各命令パ
ケットを発行すると直ちに、シーケンサ１２は発行ポイ
ントのみ（例：Ｉ１〜Ｉ５）を進ませた。本発明では、
例外状況または分岐予測誤りが発生すると、シーケンサ
１２は、レジスタ再命名ハードウェア１８に、最新の良
好な発行ポイント（たとえばチェックポイントＩ２）を
提供し、再命名ハードウェア１８は「バックアップ」を
行い、これによって物理レジスタ・マッピングを発行ポ
イントＩ２に存在するレジスタ・マッピングに復元す
る。このためシーケンサ１２の管理下において、レジス
タ再命名ハードウェア１８は発行ポイントをチェックポ
イントＩ２まで戻す。したがってＬＰマップ３０および
フリー・リスト３２は、それらの発行ポイントを発行ポ
イントＩ２に移動する。本発明では、フリー・リスト３
２も、試みた最新の発行ポイント（Ｉ６）と、最新の良
好な発行ポイント（Ｉ２）との間にある「カレント」ポ
インタ８０〜８３のすべてを切り換える。これを行って
いる間、フリー・リスト３２は、発行ポイントＩ２にお
いてフリーであった物理レジスタを、物理レジスタのフ
リー・プールに復元する。図６に戻ると、論理レジスタ
Ｒ０〜Ｒ３に対するＬＰマップ３０内の物理レジスタ・
マッピングはそれぞれＰ４，Ｐ９，Ｐ１１，Ｐ８であっ
た。このため図１０（図９？）に示すように、ＬＰマッ
プ３０およびフリー・リスト３２は、発行ポイントＩ２
（図６）に対し示されているのと同一のレジスタ・マッ
ピングおよびフリー物理レジスタを反映する。
【００２９】図１０はＬＰマップ３０のマップ・セル４
０（図２）をブロック図に示したものである。好適実施
例では、ＬＰマップ３０は所定のマップ・セル４０〜５
５によって構成されており、各マップ・セルは、マップ
・セル４０と同一の構造を有している。図１１（図１０
？）に示すように、初期化されると直ちに、シーケンサ
１２が提供する第１制御信号（ＣＯＮＴＲＯＬ１）に応
答して、初期物理レジスタ名が、マルチプレクサ１１０
を介してラッチ１１２の中に格納される。このため論理
レジスタＲ０〜Ｒ３は前述のように、最初は物理レジス
タＰ０〜Ｐ３に割り当てられる。命令デコード／発行論
理１６が、論理宛先レジスタに対するレジスタ割当を変
更する命令もしくは命令群をデコードするたびに、物理
レジスタ名（ＰＲ）がＳＬＯＴ番号によってフリー・リ
スト３２から検索されて、ＬＰマップ３０内のマップ・
セルの中に格納される。パケット内（例：ＰＡＣＫＥＴ
２）でデコードされる命令がいずれも、特定の論理レジ
スタ番号（例：Ｒ０）に対する物理レジスタ・マッピン
グを変更しない場合には、前記の特定の論理レジスタ番
号に対して以前割り当てられていた物理レジスタ名（す
なわちＰ４）が、当該命令パケットの発行ポイント（Ｉ
２）に関連するマップ・セルの中に転送される。したが
って、マルチプレクサ１１０は初期物理レジスタ名（す
なわちフリー・リスト３２から新しく割り当てられた物
理レジスタ）、または以前のセルからの物理レジスタ名
のいずれかを、ラッチ１１２の中に格納することができ
る。
【００３０】図１１はフリー・リスト３２のフリー・リ
スト・セル６０（図２）をブロック図に示したものであ
る。好適実施例では、フリー・リスト３２は、所定数の
フリー・リスト・セル６０〜７５によって構成され、各
フリー・リスト・セルは、フリー・リスト・セル６０と
同一の構造を有している。図に示すように、初期化され
ると直ちに、シーケンサ１２が提供する第２制御信号
（ＣＯＮＴＲＯＬ２）に応答して、初期物理レジスタ名
が、マルチプレクサ１１４を介してラッチ１１６の中に
格納される。このため、フリー物理レジスタＰ４〜Ｐ１
９は、前述のように、命令スロット番号によってフリー
・リスト３２の中に格納される。命令もしくは命令群が
論理レジスタに対する物理レジスタ・マッピングを変更
するたびに、フリー・リスト３２が更新される。したが
って書き込み対象となる論理レジスタは、フリー・リス
ト・セル（例：セル６０）から物理レジスタ名を取り出
し、マルチプレクサ１２２を介して、当該物理レジスタ
名をＬＰマップ３０に転送する。マルチプレクサ１２２
は物理レジスタ名およびＳＬＯＴ番号（Ｎ）をスワップ
・バス９０（図２）を介して位置づける。前述のよう
に、フリー・リスト３２は、各発行ポイントについて、
一緒にデコードされる命令群が書き込めるのと同じ数の
フリー物理レジスタ名を、各発行ポイントに対して格納
する（すなわち、ライトバック(write-back)ＳＬＯ
Ｔ）。
【００３１】フリー・リスト・セル６０は２つの物理レ
ジスタ名（すなわちＬＡＳＴとＣＵＲＲＥＮＴ）、なら
びにどの名前がＣＵＲＲＥＮＴであるかを指定する１個
のポインタ（ＣＯＮＴＲＯＬ４）を含んでいる。好適実
施例では、ＣＯＮＴＲＯＬ４信号は符号化信号（ＣＯＮ
ＴＲＯＬ４＝ＣＯＮＴＲＯＬ２／ＣＯＮＴＲＯＬ３＊）
であり、この信号の論理状態は、マルチプレクサ１１
４，１１８に対する制御信号の論理状態を検査すること
によって決定される。各書き込み動作の後、レジスタ再
命名ハードウェア１８はＬＰマップ３０内のＣＵＲＲＥ
ＮＴ物理レジスタ名を、フリー・リスト３２から割り当
てられているフリー物理レジスタ名と交換する。したが
って、ＣＵＲＲＥＮＴ物理レジスタ名がＬＰマップ３０
に転送され、ＬＰマップ３０からの物理レジスタ名が、
フリー・リスト内のＬＡＳＴ名の場所に入れられ、ポイ
ンタ８０の１つのビットが、ＬＡＳＴがＣＵＲＲＥＮＴ
になるように切り替わる。ＬＡＳＴ名が格納されるラッ
チは、ポインタ８０が提供するＣＯＮＴＲＯＬ４の状態
によって決定される。たとえばＣＵＲＲＥＮＴ物理レジ
スタ名（例：Ｐ４）がラッチ１１６の中に格納された場
合には、ＣＯＮＴＲＯＬ４信号によって、ＭＵＸ１２２
はスワップ・バス９０を介して、物理レジスタＰ４をＬ
Ｐマップ３０に提供する。ついで、論理レジスタに以前
割り当てられていた物理レジスタ（例：Ｐ０）は、ラッ
チ１２０（ＬＡＳＴ名の場所）の中に入れられ、ポイン
タ８０は、ＬＡＳＴ（ラッチ１２０）がＣＵＲＲＥＮＴ
になるように切り替わる。それぞれの命令発行ポイント
に対してこのプロセスがひき続き行われる。このためシ
ーケンサ１２がバックアップを実行すると、レジスタ再
命名ハードウェア１８は、ポインタ８０内のビットを切
り換えることによって、以前のフリー物理レジスタを復
元し、これによりＣＯＮＴＲＯＬ４信号は、Ｐ０に代わ
ってＰ４をフリー物理レジスタに指定する。
【００３２】図１２は、本発明に基づくバックアップ機
能を備えたレジスタ再命名順序付けの流れ図２００であ
る。図１２に示すように、ステップ２０２では、シーケ
ンサ１２によって、再命名ハードウェア１８はＬＰマッ
プ３０を初期化し、これによって物理レジスタの第１セ
ット（例：Ｐ０〜Ｐ３）を、前述のように論理レジスタ
Ｒ０〜Ｒ３に割り当てる。ステップ２０４では、シーケ
ンサ１２は再命名ハードウェア１８に対して、命令デコ
ード／発行論理１６によってデコードされる各命令パケ
ットの命令ポイント番号を提供する。
【００３３】ステップ２０６の間に、再命名ハードウェ
ア１８は、パケット内の各命令が、ＬＰマップ３０に問
い合わせて、ソース論理レジスタの物理レジスタ名の位
置を突きとめられるようにし、新しい物理レジスタ名を
宛先論理レジスタに割り当てられるようにする。したが
って宛先論理レジスタに対する物理レジスタ名が取り入
れられて、前記宛先論理レジスタに以前割り当てられて
いた物理レジスタは、（前述のように）ＬＰマップ３０
から外されて、フリー・リスト３２の中に入れられ、
「不可視」となる。当該宛先論理レジスタに対応する論
理レジスタに、命令が書き込みを行うと、可視の物理レ
ジスタは不可視になる。そのため以前割り当てられてい
た可視の物理レジスタ（例：Ｐ０）が不可視となるの
は、再命名ハードウェア１８がＰ０を、新しく割り当て
られたレジスタ（例：Ｐ４）が以前占めていたフリー・
リスト３２内の命令スロット（例：ＳＬＯＴ０）に入れ
る場合である。ついで、この新しく割り当てられたレジ
スタＰ４はＬＰマップ３０内に入れられて可視となる。
【００３４】ステップ２０８に示すように、例外状況ま
たは分岐予測誤りが発生する場合には、シーケンサ１２
は、レジスタ再命名ハードウェア１８に対して、「バッ
クアップ」動作が必要であることを知らせる。「バック
アップ」を必要としない場合には、ステップ２１０で、
実行装置２４が、以前デコードされた命令の実行を完了
したか否かをシーケンサが判断する。命令もしくは命令
群が実行を完了している場合には、ステップ２１２で、
シーケンサ１２は、レジスタ再命名ハードウェア１８に
対して新しい後退ポイントを発行する。命令が完了して
いない場合には、命令デコード／発行論理１６が新しい
命令パケットをデコードし、シーケンサ１２は、レジス
タ再命名ハードウェア１８に対して新しい発行ポイント
を発行する。
【００３５】付録Ａは、本発明に基づきレジスタ再命名
を実行するＣモデルを、ソース・コード形式で示したも
のである。付録ＡのＣモデルは、入ってくる論理レジス
タ（例：Ｒ０〜Ｒ３）を、物理レジスタ内に割り当て、
つぎの命令発行サイクルのための対応表（ＬＰマップ３
０）の中に新しいエントリを作る。ライン２９〜ライン
３２はつぎのマップ・エントリを初期化して、現在発行
ポイントと同じマッピングを含むようにし、完了表を
「未完了状態」に初期化する。命令パケット内のすべて
の命令が、レジスタ・マッピング（例：記憶、分岐）を
変更しない命令でもよいので、このアプローチは保存性
が高い。ライン３５〜ライン３８は、各命令がＬＰマッ
プ３０に問い合わせて、つぎの発行サイクルの割り当て
に対して必要な更新を行えるようにする。したがってラ
イン３９〜ライン４４は、デコードされた命令からの論
理レジスタに対応する、現在のＬＰマップ３０内の物理
レジスタを読み取る。
【００３６】付録Ａのライン４６〜ライン５１は、つぎ
の命令発行サイクルのために、ＬＰマップ３０を更新す
る。この更新は「完了状態」変数をベースにしている。
割り当てるべき新しい物理レジスタは、このマップ・エ
ントリを以前使用していた命令セットの完了による循環
待機索引順で、フリー・リスト３２のセクションからも
たらされる。割当フィールド（エントリ）は２つ維持さ
れており、第１エントリは命令の実行の成功に対応し、
第２エントリは実行の不成功に対応する。第１割当エン
トリは、命令セットをシーケンサが放棄した場合（バッ
クアップ発生時）に使用され、第２割当フィールドは、
命令が実行を完了した場合（後退の発生時）に使用され
る。このため第１割当エントリは、単にポイント変数を
操作するだけで、シーケンサ１２が、レジスタ・マッピ
ングをバックアップして、割り当てるべき新しいレジス
タを獲得できるようにする。同様に、命令が実行されて
完了した場合には、第２割当エントリは、以前の命令群
（例：ＰＡＣＫＥＴ１）が当該マッピング・スロットを
使用するように割り当てた物理レジスタを含む。実質的
には、ＰＡＣＫＥＴ１の命令が実行されて完了に至る場
合には、これらの命令内の論理レジスタに関連した「古
い」物理レジスタは、後続の割当（マッピング）に使用
できる。したがって前回のパスで割り当てられた新しい
宛先レジスタは現在、有効なレジスタ・データを含んで
いる。ライン５３〜ライン５７は、命令デコード／発行
論理１６において、関連する命令のなかった（例：図７
に示すようなＮＯＰ命令）スロットに対するフリー・リ
スト３２を更新している。
【００３７】このため本発明は、レジスタ再命名を実行
する一方で、以前の命令発行ポイントへとバックアップ
動作を実行する機能を組み込んでいる方法を提供するも
のである。本発明は好適実施例に従って説明されている
が、当業者にとっては、本発明が数多くの方法で実行で
きることは明かであろう。したがって添付請求の範囲
は、本発明の真正の意図および範囲に属する本発明のす
べての変形をカバーすることを意図している。
【００３８】
【付録Ａ】 Line 1｜ # define NUMBER_OF_REGISTERS (16) Line 2｜ # define NUMBER_OF_ISSUES (6) Line 3｜ # define NUMBER_OF_PREDICTIONS (16) Line 4｜ Line 5｜ struct Register_Map {unsigned current NUMBER_OF_REGISTERS], Line 6｜ new [2] [ NUMBER_OF_ISSUES ], Line 7｜ completed; Line 8｜ } map [ NUMBER_OF_PREDICTIONS ]; Line 9 ｜ Line 10 ｜ unsigned issue_point, Line 11 ｜ retire_point; Line 12 ｜ Line 13 ｜struct Instruction {unsigned current op_code, Line 14 ｜ destination, Line 15 ｜ source1 Line 16 ｜ source2, Line 17 ｜ used_d, Line 18 ｜ used_s1, Line 19 ｜ used_s2, Line 20 ｜ mod_d, Line 21 ｜ } issue [ NUMBER_OF_PISSUES ]; Line 22 ｜ Line 23 ｜void map_registers (struct Instruction*i) Line 24 ｜{ Line 25 ｜ unsigned n, Line 26 ｜ new_issue, Line 27 ｜ completed; Line 28 ｜ Line 29 ｜new_issue = (issue_point + 1) % NUMBER_OF_ISSUES; Line 30 ｜completed = (map [issue_point]. completed; Line 31 ｜map [new_issue] = (map [issue_point]; Line 32 ｜map [new_issue]. completed = FALSE; Line 33 ｜ Line 34 ｜for (n = 0; n < NUMBER_OF_ISSUES; n++, i++) Line 35 ｜if (i ->op_code ! = NO_OPERATION ) Line 36 ｜{ Line 37 ｜ unsigned destination = i ->destination; Line 38 ｜ Line 39 ｜ if (i ->used_s1) Line 40 ｜ i ->source1 = map [issue_point]. current [i ->source1 ]; Line 41 ｜ if (i ->used_s2) Line 42 ｜ i ->source2 = map [issue_point]. current [i ->source2 ]; Line 43 ｜ if (i ->used_d) Line 44 ｜ i ->destination = map [issue_point]. current destination ]; Line 45 ｜ Line 46 ｜ if (i ->mod_d) Line 47 ｜{ Line 48 ｜ map [new_issue]. current[destination] = map [issueミpoint]. new [completed] [n] Line 49 ｜ map [new_issue]. new[0][n] = map [issueミpoint]. new [completed] [n] Line 50 ｜ map [new_issue]. new[1][n] = destination; Line 51 ｜ } Line 52 ｜} Line 53 ｜else Line 54 ｜{ Line 55 ｜map [new_issue]. new[0][n] = Line 56 ｜map [new_issue]. new[1][n] = map [issue_point]. new [completed][n Line 57 ｜} Line 58 ｜}
【図面の簡単な説明】
【図１】本発明の好適実施例に基づき、バックアップ機
能を備えたレジスタ再命名機構を有するデータ処理シス
テムをブロック図で示したものである。
【図２】本発明の好適実施例に従って使用するために、
レジスタ・マッピング論理およびフリー・リスト論理を
有するところの図１のレジスタ再命名機構をブロック図
で示したものである。
【図３】本発明に基づき、データ処理システム１０が実
行するレジスタ再命名動作を順追って例示したものであ
る。
【図４】本発明に基づき、データ処理システム１０が実
行するレジスタ再命名動作を順追って例示したものであ
る。
【図５】本発明に基づき、データ処理システム１０が実
行するレジスタ再命名動作を順追って例示したものであ
る。
【図６】本発明に基づき、データ処理システム１０が実
行するレジスタ再命名動作を順追って例示したものであ
る。
【図７】本発明に基づき、データ処理システム１０が実
行するレジスタ再命名動作を順追って例示したものであ
る。
【図８】本発明に基づき、データ処理システム１０が実
行するレジスタ再命名動作を順追って例示したものであ
る。
【図９】本発明に基づき、データ処理システム１０が実
行するレジスタ再命名動作を順追って例示したものであ
る。
【図１０】本発明の好適実施例に従って、図２のレジス
タ・マッピング論理の１個のマッピング・セルをブロッ
ク図で示したものである。
【図１１】本発明の好適実施例に従って、図２のフリー
・リスト論理の１個のフリー・リスト・セルをブロック
図で示したものである。
【図１２】本発明に従って、レジスタ再命名動作を示し
た流れ図である。
【符号の説明】
１０ データ処理システム １２ シーケンサ・ウィンドウ制御論理 １４ 命令キャッシュ １６ 命令デコード／発行論理 １８ 再命名ハードウェア ２０ 物理レジスタ・ファイル ２２ 予約ステーション ２４ 実行装置 ３０ ＬＰマップ ３２ フリー・リスト ４０〜５５ マップ・セル ６０〜７５ フリー・リスト・セル ８０〜８３ ポインタ ９０ 物理レジスタ・スワップ・バス １１０，１１４，１１８，１２２ マルチプレクサ １１２，１１６，１２０ ラッチ ２００ 再命名順序付けの流れ図 ２０２ 論理・物理（ＬＰ）レジスタ・マップを初期化
する ２０４ 新しい発行チェックポイントに対する命令を発
行する ２０６ ＬＰマップに問い合わせて、ソース・レジスタ
の物理レジスタ名の位置を突きとめる。フリー・リスト
から物理レジスタ名を取り出して、ＬＰレジスタ・マッ
プ内に格納することによって、宛先レジスタに新しい物
理レジスタ名を割り当てる。 ２０８ 例外状況または分岐予測誤りが発生しているか
？ ２１０ 命令は完了したか？ ２１２ 命令を後退させる（新しい後退ポイント） ２１４ 現在発行ポイントから最新の良好な発行ポイン
トまでＬＰレジスタ・マップをバックアップする

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 データ処理システム（１０）であって、
    前記システムは：命令パケットをデコードし、発行し、
    経路設定するための命令順序付け手段（１２，１４，１
    ６）；前記命令順序付け手段（１２，１４，１６）に結
    合されており、前記命令パケット内の所定数の命令を実
    行するための実行手段（２２，２４）；前記実行手段
    （２２，２４）に結合されており、所定数の物理レジス
    タ内に、複数のデータ・オペランドを格納するためのレ
    ジスタ記憶手段（２０）；ならびに前記レジスタ記憶手
    段（２０）および前記命令順序付け手段（１２，１４，
    １６）に結合されており、内部バス（９０）を介してフ
    リー・リスト（３２）に結合された論理・物理（ＬＰ）
    レジスタ・マップ（３０）を有するところのレジスタ再
    命名手段（１８）であって、前記レジスタ再命名手段
    （１８）は、前記命令順序付け手段（１２，１４，１
    ６）から所定数の論理レジスタ番号および制御信号を受
    け取り、これに応答して複数の論理・物理レジスタ・マ
    ッピングを生成するところの前記レジスタ再命名手段；
    によって構成されることを特徴とするデータ処理システ
    ム（１０）において；命令パケットをデコードする前記
    命令順序付け手段（１２，１４，１６）に応答して、複
    数の命令発行チェックポイントのそれぞれにおいて発生
    する物理レジスタ・マッピングの現在セットを維持し、
    ならびに前記命令順序付け手段（１２，１４，１６）を
    以前の命令発行チェックポイントへとバックアップする
    ための方法であって、前記方法は：前記ＬＰレジスタ・
    マップ（３０）を初期化する段階であって、該段階は、
    レジスタ・マップ・セルの第１セットの各セル、および
    フリー・セルの第１セットの各セルの中に、一意の物理
    レジスタ名を格納し、前記フリー・セルのそれぞれに結
    合された制御ラッチ内の１つのビットを、第１論理値に
    設定することによって、前記ＬＰレジスタ・マップを初
    期化する段階；前記レジスタ・マップ・セルの第１セッ
    トに格納された、第１宛先レジスタ群内の一意の物理レ
    ジスタ名をそれぞれ、選択した数のフリー・セル内の第
    １ラッチから割り当てられた物理レジスタ名と、前記内
    部バス（９０）を介して交換し、前記の選択された数の
    各フリー・セルに結合された前記制御ラッチ内の前記ビ
    ットを切り換えて、その一方で同時に、第１命令発行チ
    ェックポイントにおいて第１命令パケットをデコードす
    る前記順序付け手段に応答して、前記レジスタ・マップ
    ・セルの第１セット内に格納された第１ソース・レジス
    タ群の一意の物理レジスタ名をそれぞれ、前記レジスタ
    ・マップ・セルの第１セットから、レジスタ・マップ・
    セルの第２セットの中にコピーする段階；第２命令発行
    チェックポイントにおいて、新しい命令パケットが前記
    命令順序付け手段（１２，１４，１６）によって発行さ
    れた後に、前記各フリー・セルを前記新しい宛先レジス
    タ名群で更新する段階であって、該段階は、前記新しい
    宛先レジスタ名群を、新たに選択された数の各フリー・
    セル内の第１ラッチから新たに割り当てられた物理レジ
    スタ名と交換し、前記新たに選択された数の各フリー・
    セルに結合された前記制御ラッチ内の前記ビットを切り
    換えることによって、前記各フリー・セルを前記新しい
    宛先レジスタ名群で更新する段階；ならびに前記ＬＰレ
    ジスタ・マップ（３０）を、前記命令順序付け手段が指
    定した前記の以前の命令発行ポイントに復元する段階で
    あって、該段階は、現在命令発行チェックポイントにお
    ける前記フリー・セルの前記制御ビットの論理状態を検
    査して、前記の以前の命令発行チェックポイントと、前
    記現在チェックポイントとの間で発行された前記命令発
    行チェックポイントにおいて、相補論理状態を有する、
    前記フリー・セルの前記制御ビットの第１ビットを検索
    し、ならびに前記各制御ビットを、前記現在命令発行チ
    ェックポイントと、前記命令順序付け手段（１２，１
    ４，１６）が指定した前記の以前の命令発行チェックポ
    イントとの間で切り換えることによって、前記ＬＰレジ
    スタ・マップ（３０）を、前記命令順序付け手段が指定
    した前記の以前の命令発行ポイントに復元する段階；に
    よって構成されることを特徴とするところの、命令パケ
    ットをデコードする前記命令順序付け手段（１２，１
    ４，１６）に応答して、複数の命令発行チェックポイン
    トのそれぞれにおいて発生する物理レジスタ・マッピン
    グの現在セットを維持し、ならびに前記命令順序付け手
    段（１２，１４，１６）を以前の命令発行チェックポイ
    ントへとバックアップするための方法。
  2. 【請求項２】 データ処理システム（１０）であって、
    前記データ処理システムは、所定数の命令発行チェック
    ポイントのそれぞれにおいて命令パケットをデコードす
    るための命令順序付け手段（１２，１４，１６）、前記
    命令順序付け手段（１２，１４，１６）に結合されてい
    て前記命令順序付け手段が発行する命令を実行するため
    の実行手段（２２，２４）、ならびに内部バス（９０）
    を介してフリー・リスト（３２）に結合された論理・物
    理（ＬＰ）マップ（３０）によって構成されるレジスタ
    再命名手段（１８）を有しており、また前記レジスタ再
    命名手段（１８）は、前記命令順序付け手段（１２，１
    ４，１６）が、各命令パケットに１つもしくは複数の命
    令を含むところの複数の命令パケットのそれぞれを発行
    すると直ちに、所定数の論理レジスタを所定の物理レジ
    スタ・セットに割り当てることを特徴とするところのデ
    ータ処理システム（１０）において、レジスタ再命名を
    実行する方法であって、前記方法は：前記レジスタ再命
    名手段（１８）内の前記ＬＰレジスタ・マップ（３０）
    を初期化する段階であって、該段階は、前記ＬＰレジス
    タ・マップ（３０）内のレジスタ・マップ・セルの第１
    セットの各セル、および前記フリー・リスト内のフリー
    ・セルの第１セットの各セルの中に、一意の物理レジス
    タ名を格納し、前記各フリー・セルに結合された制御ラ
    ッチ内の１つのビットを、第１論理値に設定することに
    よって、前記ＬＰレジスタ・マップ（３０）を初期化す
    る段階；前記レジスタ・マップ・セルの第１セット内に
    格納されているところの、第１命令発行チェックポイン
    トにおいて発行される第１命令パケットによって指定さ
    れる第１宛先レジスタ群の一意の物理レジスタ名をそれ
    ぞれ、選択された数のフリー・セル内の第１ラッチから
    割り当てられた物理レジスタ名と交換し、前記の選択さ
    れた数のフリー・セルに結合された前記制御ラッチ内の
    前記ビットを切り換え、その一方で同時に、前記第１命
    令パケットをデコードする前記命令順序付け手段（１
    ２，１４，１６）に応答して、前記レジスタ・マップ・
    セルの第１セット内に格納された、第１ソース・レジス
    タ群内の一意の物理レジスタ名をそれぞれ、前記レジス
    タ・マップ・セルの第１セットから、レジスタ・マップ
    ・セルの第２セットの中にコピーする段階；第２命令発
    行チェックポイントにおいて、つぎの命令パケットが前
    記命令順序付け手段によって発行された後に、前記各フ
    リー・セルを新しい宛先レジスタ名群で更新する段階で
    あって、該段階は、前記新しい宛先レジスタ名群を、新
    たに選択された数の各フリー・セル内の第１ラッチから
    新たに割り当てられた物理レジスタ名と交換し、前記の
    新たに選択された数の各フリー・セルに結合された前記
    制御ラッチ内の前記ビットを切り換えることによって、
    前記各フリー・セルを新しい宛先レジスタ名群で更新す
    る段階；ならびに前記ＬＰレジスタ・マップ（３０）
    を、前記命令順序付け手段（１２，１４，１６）が指定
    する指定命令発行チェックポイントに復元する段階であ
    って、該段階は、現在命令発行チェックポイントにおけ
    る前記フリー・セルの前記制御ビットの論理状態を検査
    して、前記指定命令発行チェックポイントと、前記現在
    チェックポイントとの間で発行された前記命令発行チェ
    ックポイントにおいて、相補論理状態を有する、前記フ
    リー・セルの前記制御ビットの第１ビットを検索し、な
    らびに前記各制御ビットを、前記現在命令発行チェック
    ポイントと、前記指定命令発行チェックポイントとの間
    で切り換えることによって、ＬＰレジスタ・マップ（３
    ０）を指定命令発行チェックポイントに復元する段階；
    によって構成されることを特徴とするレジスタ再命名を
    実行する方法。
  3. 【請求項３】 命令パケットをデコードするための命令
    順序付け手段（１２，１４，１６）、前記命令順序付け
    手段（１２，１４，１６）に結合されていて前記命令順
    序付け手段（１２，１４，１６）が発行する命令を実行
    するための実行手段（２２，２４）、ならびにレジスタ
    再命名手段（１８）であって、前記レジスタ再命名手段
    は、論理・物理（ＬＰ）マップ（３０）およびフリー・
    リスト（３２）によって構成されており、前記命令順序
    付け手段（１２，１４，１６）が前記命令パケットを発
    行すると直ちに、所定数の論理レジスタを、所定の物理
    レジスタのセットに割り当てるための前記レジスタ再命
    名手段（１８）を有するデータ処理システム（１０）内
    において、レジスタ再命名を実行する方法であって、前
    記方法は：前記レジスタ再命名手段（１８）内の前記Ｌ
    Ｐレジスタ・マップ（３０）を初期化する段階であっ
    て、該段階は、前記ＬＰレジスタ・マップ（３０）内の
    レジスタ・マップ・セルの第１セットの各セル、および
    前記フリー・リスト内のフリー・セルの第１セットの各
    セルの中に、一意の物理レジスタ名を格納し、前記各フ
    リー・セルに結合された制御ラッチ内の１つのビット
    を、第１論理値に設定することによって、ＬＰレジスタ
    ・マップ（３０）を初期化する段階；前記レジスタ・マ
    ップ・セルの第１セット内に格納された、第１宛先レジ
    スタ群内の一意の物理レジスタ名のそれぞれを、選択さ
    れた数のフリー・セル内の第１ラッチから割り当てられ
    た物理レジスタ名と交換し、前記の選択された数の各フ
    リー・セルに結合された前記制御ラッチ内の前記ビット
    を切り換え、その一方で同時に、第１命令発行チェック
    ポイントにおいて第１命令パケットをデコードする前記
    命令順序付け手段（１２，１４，１６）に応答して、前
    記レジスタ・マップ・セルの第１セット内に格納され
    た、第１ソース・レジスタ群内の一意の物理レジスタ名
    のそれぞれを、前記レジスタ・マップ・セルの第１セッ
    トから、レジスタ・マップ・セルの第２セットの中にコ
    ピーする段階；第２命令発行チェックポイントにおい
    て、つぎの命令パケットが前記命令順序付け手段によっ
    て発行された後に、前記各フリー・セルを新しい宛先レ
    ジスタ名群で更新する段階であって、該段階は、前記新
    しい宛先レジスタ名群を、新たに選択された数のフリー
    ・セル内の第１ラッチから新たに割り当てられた物理レ
    ジスタ名と交換し、前記の新たに選択された数の各フリ
    ー・セルに結合された前記制御ラッチ内の前記ビットを
    切り換えることによって、前記各フリー・セルを新しい
    宛先レジスタ名群で更新する段階；ならびに前記命令順
    序付け手段（１２，１４，１６）を介して、前記第１命
    令パケット内の１つまたは複数の命令が実行を完了した
    か否かを判断し、前記レジスタ再命名手段（１８）に命
    令後退チェックポイントを発行して、前記第１命令パケ
    ット内の１つまたは複数の命令が完了したことを示す段
    階；前記ＬＰレジスタ・マップ（３０）を分岐命令発行
    チェックポイントに復元する段階であって、該段階は、
    現在命令発行チェックポイントにおける前記フリー・セ
    ルの前記制御ビットの論理状態を検査して、相補論理状
    態を有する、以前の命令発行チェックポイントの前記制
    御ビットの第１ビットを検索し、ならびに前記各制御ビ
    ットを、前記現在命令発行チェックポイントと、前記分
    岐命令発行チェックポイントとの間で切り換えることに
    よって、前記ＬＰレジスタ・マップ（３０）を分岐命令
    発行チェックポイントに復元する段階；によって構成さ
    れることを特徴とするところのレジスタ再命名を実行す
    る方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001018645A1 (fr) * 1999-09-08 2001-03-15 Hajime Seki Systeme de renommage de registre
JP2002543490A (ja) * 1999-04-27 2002-12-17 トランジティブ テクノロジーズ リミテッド プログラムコード変換において使用する例外処理の方法および装置
JP2009076083A (ja) * 1995-02-14 2009-04-09 Fujitsu Ltd 特殊機能を提供する高性能投機的実行プロセッサの構造及び方法
JP2012230687A (ja) * 2007-01-24 2012-11-22 Qualcomm Inc 誤予測された分岐のためにフラッシュするセグメント化パイプライン
JP2014179098A (ja) * 2013-03-14 2014-09-25 Samsung Electronics Co Ltd マイクロプロセッサ及びこれを使用した電子機器

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2284493B (en) * 1993-12-01 1998-04-01 Intel Corp Exception handling in a processor that performs speculative out-of-order instruction execution
WO1996025705A1 (en) * 1995-02-14 1996-08-22 Fujitsu Limited Structure and method for high-performance speculative execution processor providing special features
US5740414A (en) * 1995-02-14 1998-04-14 Hal Computer Systems, Inc. Method and apparatus for coordinating the use of physical registers in a microprocessor
GB2300991B (en) * 1995-05-15 1997-11-05 Andrew Macgregor Ritchie Serving signals to browsing clients
US5664120A (en) * 1995-08-25 1997-09-02 International Business Machines Corporation Method for executing instructions and execution unit instruction reservation table within an in-order completion processor
JPH1097423A (ja) * 1996-09-20 1998-04-14 Hitachi Ltd ループ処理の並列実行制御に適したレジスタ構成を有するプロセッサ
US5881305A (en) * 1996-12-13 1999-03-09 Advanced Micro Devices, Inc. Register rename stack for a microprocessor
US5996063A (en) * 1997-03-03 1999-11-30 International Business Machines Corporation Management of both renamed and architected registers in a superscalar computer system
US5996068A (en) * 1997-03-26 1999-11-30 Lucent Technologies Inc. Method and apparatus for renaming registers corresponding to multiple thread identifications
US5878242A (en) * 1997-04-21 1999-03-02 International Business Machines Corporation Method and system for forwarding instructions in a processor with increased forwarding probability
US6003126A (en) * 1997-07-01 1999-12-14 International Business Machines Special instruction register including allocation field utilized for temporary designation of physical registers as general registers
JP3452771B2 (ja) * 1997-10-02 2003-09-29 富士通株式会社 命令制御システム及びその方法
US5974525A (en) * 1997-12-05 1999-10-26 Intel Corporation System for allowing multiple instructions to use the same logical registers by remapping them to separate physical segment registers when the first is being utilized
US6094716A (en) * 1998-07-14 2000-07-25 Advanced Micro Devices, Inc. Register renaming in which moves are accomplished by swapping rename tags
CA2420785C (en) * 2000-08-31 2012-07-17 Hajime Seki Computer system for processing instructions each containing a group of operations to be executed out of order
US7844799B2 (en) 2000-12-23 2010-11-30 International Business Machines Corporation Method and system for pipeline reduction
EP1217514A3 (en) * 2000-12-23 2003-08-13 International Business Machines Corporation Method and apparatus for bypassing pipeline stages
US7308563B2 (en) * 2001-09-28 2007-12-11 Intel Corporation Dual-target block register allocation
US7111125B2 (en) * 2002-04-02 2006-09-19 Ip-First, Llc Apparatus and method for renaming a data block within a cache
JP3799423B2 (ja) * 2002-07-30 2006-07-19 財団法人理工学振興会 命令制御装置、機能ユニット、プログラム変換装置および言語処理装置
US7069411B1 (en) 2003-08-04 2006-06-27 Advanced Micro Devices, Inc. Mapper circuit with backup capability
US20050251662A1 (en) * 2004-04-22 2005-11-10 Samra Nicholas G Secondary register file mechanism for virtual multithreading
US7324106B1 (en) * 2004-07-27 2008-01-29 Nvidia Corporation Translation of register-combiner state into shader microcode
US7624253B2 (en) * 2006-10-25 2009-11-24 Arm Limited Determining register availability for register renaming
TWI389026B (zh) * 2009-06-08 2013-03-11 Rdc Semiconductor Co Ltd 暫存器更名表的回復方法與回復系統
US9009684B2 (en) * 2012-04-18 2015-04-14 International Business Machines Corporation Method, apparatus and product for porting applications to embedded platforms
US9471325B2 (en) * 2013-07-12 2016-10-18 Qualcomm Incorporated Method and apparatus for selective renaming in a microprocessor
US9733940B2 (en) * 2014-11-17 2017-08-15 International Business Machines Corporation Techniques for instruction group formation for decode-time instruction optimization based on feedback
GB2538766B (en) * 2015-05-28 2018-02-14 Advanced Risc Mach Ltd Register renaming
US11294683B2 (en) * 2020-03-30 2022-04-05 SiFive, Inc. Duplicate detection for register renaming

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5621242A (en) * 1979-07-28 1981-02-27 Fujitsu Ltd Pipeline control method for computer operation
JPS59107688A (ja) * 1982-12-13 1984-06-21 Fuji Photo Film Co Ltd 半導体撮像装置
JPS6051948A (ja) * 1983-08-31 1985-03-23 Hitachi Ltd 情報処理装置
US4901233A (en) * 1987-07-20 1990-02-13 International Business Machines Corporation Computer system with logic for writing instruction identifying data into array control lists for precise post-branch recoveries
US5197132A (en) * 1990-06-29 1993-03-23 Digital Equipment Corporation Register mapping system having a log containing sequential listing of registers that were changed in preceding cycles for precise post-branch recovery
US5226164A (en) * 1991-04-24 1993-07-06 International Business Machines Corporation Millicode register management and pipeline reset

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009076083A (ja) * 1995-02-14 2009-04-09 Fujitsu Ltd 特殊機能を提供する高性能投機的実行プロセッサの構造及び方法
JP2002543490A (ja) * 1999-04-27 2002-12-17 トランジティブ テクノロジーズ リミテッド プログラムコード変換において使用する例外処理の方法および装置
WO2001018645A1 (fr) * 1999-09-08 2001-03-15 Hajime Seki Systeme de renommage de registre
US7171541B1 (en) * 1999-09-08 2007-01-30 Hajime Seki Register renaming system
JP2012230687A (ja) * 2007-01-24 2012-11-22 Qualcomm Inc 誤予測された分岐のためにフラッシュするセグメント化パイプライン
JP2014211881A (ja) * 2007-01-24 2014-11-13 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ 誤予測された分岐のためにフラッシュするセグメント化パイプライン
JP2016167284A (ja) * 2007-01-24 2016-09-15 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ 誤予測された分岐のためにフラッシュするセグメント化パイプライン
JP2014179098A (ja) * 2013-03-14 2014-09-25 Samsung Electronics Co Ltd マイクロプロセッサ及びこれを使用した電子機器

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EP0606697A1 (en) 1994-07-20

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