JPH09120359A - プロセッサ内の資源割当て追跡方法及びそのシステム - Google Patents

プロセッサ内の資源割当て追跡方法及びそのシステム

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JPH09120359A JP8162568A JP16256896A JPH09120359A JP H09120359 A JPH09120359 A JP H09120359A JP 8162568 A JP8162568 A JP 8162568A JP 16256896 A JP16256896 A JP 16256896A JP H09120359 A JPH09120359 A JP H09120359A
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Abstract

(57)【要約】 【課題】 投機的実行をサポートし複数の実行ユニット
を有するプロセッサ内の資源割当てを追跡する方法及び
システムを提供する。 【解決手段】 プロセッサが第１及び第２のカウンタを
含む資源カウンタ並びに多数の資源を具備し、ディスパ
ッチされる複数の命令の各々に資源を割当てる。ディス
パッチの際、割当てられた各資源につき第１のカウンタ
が１だけ増分されかつ命令が投機的実行パス内の第１の
命令であれば以前の第１のカウンタの値を第２のカウン
タへロードする。命令の完了の際各資源につき双方のカ
ウンタが１だけ減分される。投機的実行パスの誤りが判
明した場合、第２のカウンタの値を第１のカウンタへ転
送することにより複数の命令への資源の割当数を追跡す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、概してデータ処理
システムに関し、特に命令の投機的実行をサポートする
プロセッサにおける資源割当てを追跡する方法及びシス
テムに関する。さらに本発明は、投機的に実行している
プロセッサ内の資源割当てを追跡することにより、誤っ
て予測された分岐の後にそのプロセッサの資源割当て状
態を回復させることが可能な方法及びシステムに関す
る。
【０００２】
【従来の技術】現在のプロセッサの設計者らは、常にこ
れらのプロセッサの性能を向上させようと努めている。
近年、プロセッサ設計者らは、多くのアーキテクチャ上
の拡張を行うことにより汎用的アーキテクチャを用いる
プロセッサの性能を格段に向上させてきた。例えば、短
縮命令セット・コンピュータ(ＲＩＳＣ)のプロセッサは
短縮命令セットを利用することにより、低いＣＰＩ比
(１命令あたりのサイクル数)を実現できる。スループッ
トをさらに向上させるため、プロセッサは、多数の命令
を発生しかつ多数の実行ユニットによりこれらを同時に
実行できるスーパスカラ(superscaler)・アーキテクチ
ャを利用することもできる。更なる拡張として、スーパ
スカラ・プロセッサ内の実行ユニットを、パイプライン
形態で実行するように設計することができ、各実行ユニ
ットが各実行段階において１又は複数の命令を用いて同
時に多数の命令を処理する。最後に、現在のプロセッサ
は、シーケンシャルにプログラミングされた順序ではな
く、実行ユニットの使用可能性に基づいて決定された順
序で命令を実行するよう構成されている。このいわゆる
「順序外(out of order)」実行によってプロセッサは、
各サイクル中の使用可能な実行ユニット資源を最大限に
利用することができる。
【０００３】順序外処理をサポートする通常のパイプラ
イン・スーパスカラ・プロセッサでは、各サイクルにつ
いて１又は複数の命令が多数の実行ユニットへディスパ
ッチされる。プロセッサが命令間のデータ従属性に対し
て付加しなければならない情報に基づいて、実行ユニッ
ト資源が使用可能となり次第適宜命令が実行される。す
なわち、第１の命令の実行が第２の命令の実行により生
じるデータに従属する場合には、第２の命令は第１の命
令に先立って実行されなければならない。実行ユニット
が命令の処理を完了した後、その命令はスーパスカラ・
プロセッサ内の多数の完了バッファの１つへ送られる。
完了（リネーム）バッファは一時的バッファであり、命
令に関するデータを一時レジスタからプロセッサ内のア
ーキテクチャ・レジスタへ転送することによりその命令
が完了するまで、その命令を保持する。
【０００４】データ従属性が監視される限りにおいて任
意の順序で命令を実行することができるが、多くのプロ
セッサは、命令がプログラムの順序通りに完了される
（すなわちデータがアーキテクチャ・レジスタにコミッ
トされる）ことを要求する。順序通りの完了が要求され
る理由の１つは、プロセッサが正確な割込み及び例外処
理をサポートできるようにするためである。例えば、０
で割る演算エラー等の例外が発生したとき、例外処理ソ
フトウェア・ルーチンがこの割込みすなわち例外を管理
するために呼び出される。しかしながら、例外処理ルー
チンが呼び出される前に、例外を発生した命令に先行す
る命令がプログラム順序通りに完了されなければならな
い。これは、命令がプログラム順序通りに実行されたと
仮定した場合に存在する環境をエミュレートした環境に
おいて例外処理ルーチンを実行するためである。プログ
ラム順序通りの完了が必要とされる別の理由としては、
分岐が誤って予測された場合に以前のコンテキスト(con
text)を適切に回復させるためである。当業者には自明
であるが、通常スーパスカラ・プロセッサは分岐ユニッ
トを含み、これは分岐命令の結果を予測する。分岐命令
の結果が予測されてその分岐命令のリエントリ(reentr
y)・ポイントに続く命令が投機的に実行されるので、そ
の分岐が誤って予測されたものだと後に判明した場合に
は、プロセッサが以前のプロセッサ・コンテキストを回
復させるための機構を備えていなければならない。この
結果、プログラム順序通りに投機的に実行された命令に
先行する分岐命令が完了されるまでは、これらの投機的
に実行された命令を完了することができない。
【０００５】プログラム順序以外の順序で実行された命
令を完了するためにプロセッサは、順序外実行中の命令
のプログラム順序を追跡する機構を備えていなければな
らない。順序外実行をサポートする汎用的スーパスカラ
・プロセッサにおいては、命令のプログラム順序が各実
行ユニットにより追跡される。しかしながら、実行ユニ
ットの数及び順序外で実行される命令の数が増加するに
つれ、命令のプログラム順序を追跡することが、実行ユ
ニットの性能に対して負担となる。この結果、スーパス
カラ・プロセッサ内で命令のフローを管理する有効な方
法及びシステムが要望されている。この方法及びシステ
ムは、命令が順序通りにディスパッチされ、その順序以
外の順序で実行され、そしてその順序通りに完了される
ことを可能とするものであって、かつ実行ユニットが命
令のプログラム順序を追跡する必要のないものである。
【０００６】命令の投機的実行をサポートするプロセッ
サ内での性能上の問題の第２の原因は、誤って予測され
た分岐に続くプロセッサ資源状態の回復である。通常、
命令の投機的実行をサポートするプロセッサは、分岐履
歴テーブル(branch historytable:ＢＨＴ)を含むことに
より、以前の分岐結果に基づいて分岐命令の結果を予測
することができる。従って、ＢＨＴ内のデータを用いて
プロセッサは、分岐命令のリエントリ・ポイントに続く
１又は複数のシーケンシャルな投機的実行パスを開始す
る。投機的実行をサポートする汎用的プロセッサにおい
ては、分岐が誤って予測されていると判断されたなら
ば、その誤って予測された分岐に先行する全てのシーケ
ンシャル命令が完了されるまでプロセッサは実行パイプ
ラインを停止させる。全ての有効データがリネーム・バ
ッファからアーキテクチャ・バッファへ渡されると、全
てのリネーム・バッファは消去されかつリセットされ
る。その後、プロセッサは、別の実行パスに従うシーケ
ンシャル命令から始まる実行及びリネーム・バッファの
割当てを続ける。この回復機構は、誤ってディスパッチ
された分岐に続く全てのプロセッサ資源が利用可能とな
ることを保証するが、この汎用的な回復機構はプロセッ
サ性能を低下させてしまう。なぜならプロセッサは、誤
ってディスパッチされた分岐に先行する全ての命令が完
了されるまで、更なる命令のディスパッチ及びリネーム
・バッファ資源の割当てを遅らせなければならないから
である。
【０００７】以上により、投機的実行パスが誤ってディ
スパッチされたと判断されたとき、プロセッサがプロセ
ッサ資源の正しい状態を回復させることができる有効な
方法及び装置をプロセッサ内に設けることが求められて
いる。
【０００８】
【発明が解決しようとする課題】本発明の目的は、デー
タ処理のための有効な方法及びシステムを提供すること
である。
【０００９】本発明の更なる目的は、命令の投機的実行
をサポートするプロセッサ内の資源の割当てを追跡する
ための有効な方法及びシステムを提供することである。
【００１０】本発明の更なる目的は、投機的実行を行う
プロセッサ内の資源の割当てを追跡しかつ誤って予測さ
れた分岐に続く資源割当ての状態をプロセッサが回復さ
せることができる有効な方法及びシステムを提供するこ
とである。
【００１１】
【課題を解決するための手段】上記の目的は、以下の通
りに達成される。命令の投機的実行をサポートする複数
の実行ユニットを有するプロセッサ内の資源割当てを追
跡する方法及びシステムを開示する。プロセッサが、第
１のカウンタ及び第２のカウンタを含む資源カウンタと
多数の資源とを有し、実行されるべく実行ユニットへデ
ィスパッチされた多数の命令の各々に対して１又は複数
の資源が割当てられる。複数の命令の中の１の命令を実
行するために１の実行ユニットへディスパッチすること
に応答して、その命令に割当てられた各資源につき第１
のカウンタが１回増分される。そしてその命令が投機的
実行パス内の第１の命令であれば、第１のカウンタを増
分する前の第１のカウンタの値を第２のカウンタにロー
ドする。多数の実行ユニットの１つに対してディスパッ
チされた多数の命令のうち特定の命令の完了に応答し
て、その特定の命令に割当てられた各資源につき第１の
カウンタ及び第２のカウンタが１回減分される。投機的
実行パスが誤りと導出されることに応答して、第２のカ
ウンタの値が第１のカウンタへ転送されることにより、
資源カウンタは、複数の命令に割当てられた複数の資源
の数を追跡することができる。本発明の更なる対象、特
徴、及び利点は以下の詳細な説明で明らかとなるであろ
う。
【００１２】
【発明の実施の形態】図１は、本発明の方法及びシステ
ムを用いるデータ処理システムのブロック図である。図
示の通り、データ処理システム１０はシステム装置１２
及び１又は複数のローカル・ノード１４を含み、ローカ
ル・ノード１４は、パーソナル・コンピュータ１６、表
示装置１８、キーボード２０、及びマウス２２を具備す
る。当業者には周知であるが、ユーザはキーボード２
０、マウス２２、又は他の適宜の入力装置を用いてパー
ソナル・コンピュータ１６へデータを入力する。その
後、ユーザは、パーソナル・コンピュータ１６を用いて
ローカルにデータを処理したり、周知のネットワーク技
術を利用してパーソナル・コンピュータ１６からシステ
ム装置１２又は他のローカル・ノード１４へデータを伝
送したりする。システム装置１２はローカル・ノード１
４に比べ短時間でタスクを実行できるので、ユーザがシ
ステム装置１２へ実行するタスクを送ることは有益であ
る。システム装置１２及びパーソナル・コンピュータ１
６は、表示装置１８を介してユーザに対してデータを出
力する。
【００１３】図２は、システム装置１２を示すブロック
図である。本発明の好適例では、例えば、IBM RISC Sys
tem/6000等の対称的マルチプロセッサ・コンピュータを
備える。システム装置１２は１又は複数のＣＰＵ３０を
具備し、その各々がオンボードのレベル１(Ｌ１)キャッ
シュ３２を含む。さらに各ＣＰＵ３０は、レベル２(Ｌ
２)キャッシュ３４にも関連付けられる。当業者には自
明であろうが、Ｌ１キャッシュ３２及びＬ２キャッシュ
３４はそれぞれ小容量の高速メモリを備えており、頻繁
にアクセスされるデータや命令のセグメントを記憶す
る。ＣＰＵ３０により要求されるデータがＣＰＵ３０に
関連するＬ１キャッシュ３２又はＬ２キャッシュ３４内
に存在しない場合、その要求されたデータがシステム・
バス３８を介して主メモリ３６から取り出される。
【００１４】さらにシステム装置１２は、ＳＣＳＩ制御
装置４０及びバス・インタフェース４６を具備する。Ｓ
ＣＳＩ制御装置４０によって周辺バス４４を介して付加
的なＳＣＳＩ装置４２をシステム装置１２へ接続するこ
とが可能となる。バス・インタフェース４６は、多数の
ローカル・ノード１４がシステム装置１２内の使用可能
なシステム資源へアクセス可能をする機構である。当業
者には自明であるように、システム１２はシステム・バ
ス４６へ接続される更なるハードウェアを含むが、これ
らは本発明の理解のために必要ではないので、説明を簡
単とするために省略する。
【００１５】図３は、本発明の方法及びシステムによる
ＣＰＵ３０の好適例を示す図である。図３の好適例で
は、ＣＰＵ３０が、サイクル毎に多数の命令を多数の実
行パイプラインへ出すスーパスカラ・プロセッサを具備
し、これにより多数の命令を同時に実行することができ
る。ＣＰＵ３０は、固定小数点ユニット６０及び６２、
ロード／記憶ユニット６４、浮動小数点ユニット６６、
及び論理条件レジスタ・ユニット６８を含む５個の実行
ユニット６０〜６８を有する。
【００１６】本発明においては、ＣＰＵ３０がさらに命
令シーケンス・テーブル(ＩＳＴ)８０を含み、これによ
り、実行ユニット６０〜６８による命令の実行を追跡す
ることができ、そしてプログラム順序通りに命令を完了
することができる。図４は、ＩＳＴ８０の好適例のブロ
ック図である。図示の通り、ＩＳＴ８０は多数のエント
リ１１０を含み、各エントリが、終了ビット１１２、例
外コード・フィールド１１４、汎用レジスタ(ＧＰＲ)フ
ィールド１１６、浮動小数点(ＦＰＲ)フィールド１１
８、及び分岐ビット１２０を格納する。これらのエント
リ１１０は１６個の命令ＩＤのうちの１つによりアドレ
ス指定され、各々が、未完了の命令に関連付けられる。
未完了の命令とは、ディスパッチされたが完了されてい
ない命令である。
【００１７】図８は、ディスパッチ・サイクル中のＩＳ
Ｔ８０のオペレーションを示す流れ図である。このオペ
レーションのプロセスはブロック２００で開始され、命
令フェッチ・アドレス・レジスタ(ＩＦＡＲ)５２が、プ
ログラム・カウンタ１０４から受信した情報に基づいて
命令キャッシュ５４からフェッチされるべき次の命令の
アドレスを計算する。ＩＦＡＲ５２により発生されたア
ドレスにより指定された命令のグループが、命令キャッ
シュ５４から命令バッファ５６及びディスパッチ・ユニ
ット５８へ並列にロードされる。その後ブロック２０２
においてＩＳＴ８０内の使用可能なエントリ１１０の数
を判断する。本発明の好適例では、ＩＳＴ８０内の使用
可能なエントリ１１０の数は、資源カウンタ９８内のＩ
ＳＴエントリ・カウンタ１３０（図５参照）から容易に
判断される。このカウンタ１３０は、割当てられたＩＳ
Ｔエントリ１１０の数を計数する。図４の好適例では、
ＩＳＴ８０内の十分なエントリ１１０が使用可能である
場合、各サイクルの間に３個までの命令をディスパッチ
することができる。
【００１８】次に、ブロック２０４において命令バッフ
ァ５６が、ＩＳＴエントリ１１０が使用可能である１組
の命令をプログラム順序通りに読み出す。完了ユニット
８８及び資源カウンタ９８から受信した資源の使用可否
情報を用いて、ディスパッチ・ユニット５８は、実行ユ
ニット６０〜６８の中の選択されたものに命令の実行を
始めさせる。これらの命令についてはリネーム・バッフ
ァ９０及び９２等の資源が使用可能である。命令バッフ
ァ５６からディスパッチされた各命令は、ディスパッチ
・ポインタ８２により指定される命令ＩＤの１つを割り
付けられる。命令はプログラム順序通りにディスパッチ
されるので、ＩＳＴ８０内のエントリはプログラム順序
通りに割当てられる。従って、図４に示したＩＳＴ８０
の状態については、ディスパッチ・サイクルの間に単一
命令のみがディスパッチされたとすると、その命令は、
命令ＩＤ「１１０１」に関連するエントリ１１０に割当
てられ、ディスパッチ・ポインタ８２によりディスパッ
チ命令ＩＤ１として指定されることになるであろう。
【００１９】その後ブロック２０６へ進み、ディスパッ
チされた各命令についての完了情報をＩＳＴ８０へ書込
む。ディスパッチ・バッファ５６から出された各命令
は、命令デコード・ユニット(ＩＤＵ)７０により処理さ
れる。ＩＤＵ７０は、その命令を完了するために必要な
レジスタ資源を決定するために各命令をデコードする。
従って、各命令の種類を判断することによりＩＤＵ７０
は、その命令に関連するデータを記憶するために必要な
汎用レジスタ(ＧＰＲ)及び浮動小数点レジスタ(ＦＰＲ)
の数を決定することができる。ＩＤＵ７０が命令を実行
するために必要なレジスタ資源を決定したならば、ＩＤ
Ｕ７０はその情報をＩＳＴ８０内の適切なエントリ１１
０へ書込む。次にブロック２０８において、ディスパッ
チされた命令の中に投機的命令がある場合いずれの命令
が投機的命令であるかを判断する。ディスパッチされた
命令が投機的実行パス内の最初の命令であれば、ブロッ
ク２０８において、その投機的命令へ割当てられたエン
トリを指示するディスパッチ・ポインタ８２（すなわ
ち、命令ＩＤ）をバックアップ・ポインタ８４として記
憶する。各投機的実行パス内の最初の命令の命令ＩＤを
記憶することにより、ＣＰＵ３０は、後に分岐が誤って
予測されたものだと判明した場合に正しい実行コンテキ
ストを回復させることができる。
【００２０】プロセスは、ブロック２０８又はブロック
２１０のいずれかからブロック２１２へ進み、ＩＳＴエ
ントリ・カウンタ１３０及びディスパッチ・ポインタ８
２を更新する。ＩＳＴエントリ・カウンタ１３０はＩＳ
Ｔ制御論理１００により更新される。ＩＳＴ制御論理１
００は、ディスパッチされた命令と完了された命令の双
方を考慮した後にサイクル中に割当てられた正味のエン
トリの数によりＩＳＴエントリ・カウンタ１３０を増分
したり減分したりする。ディスパッチ・ポインタ８２
は、そのサイクル中にディスパッチされた命令の数によ
りディスパッチ・ポインタ８２が指示する命令ＩＤを増
分することにより更新される。シフト式キューではなく
循環式ポインタを利用することでＩＳＴ８０の性能を強
化する。なぜなら、エントリ１１０毎ではなく各サイク
ル毎にディスパッチ・ポインタのみが更新されるからで
ある。その後、ブロック２１４においてプロセスは終了
する。
【００２１】図９は、終了サイクル中のＩＳＴ８０のオ
ペレーションの流れ図である。当業者には周知である
が、実行ユニット６０〜６８は、フェッチ、デコード、
実行、及び終了等の複数の段階を有する実行パイプライ
ンであり、各段階において１又は複数の命令を処理する
ことができる。実行ユニット６０〜６８は独立して動作
すると共に命令を実行するために必要なサイクル数がデ
ータ従属性、分岐導出、及び他の要因によって変動し得
るので、実行ユニット６０〜６８はプログラム順序以外
の順序で命令を実行する。図示の通りブロック２３０で
プロセスが開始され、ブロック２３２においてＩＳＴ８
０は、そのサイクル中に終了した各命令についての命令
ＩＤ及び終了報告を実行ユニット６０〜６８から受信す
る。終了報告には、命令の実行により発生した例外があ
る場合これを識別する例外コードが含まれる。ブロック
２３４においてＩＳＴ８０は、ブロック２３２で受信し
た例外コードを、終了した命令のＩＤにより識別される
エントリ１１０の例外コード・フィールド１１４へ書込
む。さらにブロック２３４において、命令が実行を終了
したことを示すようにエントリ１１０内の終了ビット１
１２がセットされる。本発明の好適例では、終了サイク
ルの間に６個までの終了報告をＩＳＴ８０へ書込むこと
ができる。その後ブロック２３６でこのプロセスは終わ
る。
【００２２】図１０は、完了サイクル中のＩＳＴ８０の
オペレーションを示す流れ図である。プロセスはブロッ
ク２４０で開始されてブロック２４２へ進み、完了ユニ
ット８８が、完了ポインタ８６により指示される命令を
ＩＳＴ８０から読出す。図４に示すように本発明の好適
例では３個の完了ポインタ８６を保持しており、これら
により所与のプロセッサ・サイクル内に完了される可能
性のある命令を指定する。その後ブロック２４４におい
て完了ユニット８８は、ブロック２４２で読出された命
令のうち、まだ処理されていない例外を発生した命令を
判断する。完了ユニット８８は、各命令に関連する例外
コード・フィールド１１４を検査することにより命令が
例外を発生したか否かを判断する。次にブロック２４６
において第１の命令（すなわち、その関連するエントリ
１１０が完了ポインタ８６の１つにより完了命令ＩＤ１
として指定された命令）が例外を発生したのであれば、
プロセスはブロック２４８へ進む。ブロック２４８にお
いてその第１の命令を割込処理ユニット１０２へ送る。
当業者には自明であるように、割込処理ユニット１０２
は、例外コード・フィールド１１４に書込まれた例外コ
ードにより指定された例外の種類に関連する例外処理ベ
クトルを呼出す。その後、ブロック２５４においてプロ
セスは終わる。
【００２３】ブロック２４４において、ＩＳＴ８０から
読出された第１の命令が例外を発生しなかった場合、ブ
ロック２４４からブロック２４６を経てブロック２４９
へ進む。ブロック２４９において、ブロック２４２で読
出された命令のうち現在のサイクル中に完了できるもの
を判断する。正確な割込みをサポートするために、命令
の完了に対して幾つかの制約が設けられる。第１に、終
了ビット１１２によりＩＳＴ８０内で終了したものとし
てマークされた命令のみを完了させることができる。第
２に、まだ処理されていない例外を発生した命令は、現
在の完了サイクルでは完了させることができない。第３
に、プログラム順序においてその命令に先行する全ての
命令が既に完了しているか又は現在の完了サイクル中に
完了される場合にのみ、その命令を完了させることがで
きる。最後に、命令を完了させるためには、汎用レジス
タ(ＧＰＲ)ファイル９４及び浮動小数点レジスタ(ＦＰ
Ｒ)ファイル９６内の、必要な数の汎用レジスタ及び浮
動小数点レジスタが使用可能でなければならない。次の
ブロック２５０において完了ユニット８８は上記の制約
を満たす命令を完了させる。この完了は、その命令に関
連するデータをＧＰＲリネーム・バッファ９０及びＦＰ
Ｒリネーム・バッファ９２からＧＰＲファイル９４及び
ＦＰＲファイル９６へ書込むことにより行われる。
【００２４】その後ブロック２５２においてＩＳＴ制御
論理１００は、ブロック２５０で完了された命令に関連
するＩＳＴエントリ１１０を解放する。ＩＳＴ制御論理
１００は、完了された各命令について各完了ポインタ８
６を１だけ増分することによりＩＳＴエントリ１１０を
解放する。その後ブロック２５４へ進み、プロセスを終
わる。
【００２５】図５乃至図７は、ＩＳＴエントリ・カウン
タ１３０、ＦＰＲリネーム・バッファ・カウンタ１５
０、及びＧＰＲリネーム・バッファ・カウンタ１７０を
示すブロック図であり、これらが共に資源カウンタ９０
を構成する。図５を参照すると、ＩＳＴエントリ・カウ
ンタ１３０が、マルチプレクサ１３２〜１３７及びカウ
ンタ１３８〜１４２を含む。本発明の好適例において
は、カウンタ１３８が１７ビット・シフト・カウンタを
有し、これは、１６個のＩＳＴエントリ１１０のうち未
完了の命令に現在割当てられている数をデコードされた
形態で示す。カウンタ１３８が「デコードされた形態」
と称される理由は、そのカウンタ内のセット・ビット
（バイナリ「１」）の位置により、割当てられたエント
リ１１０の数を示すからである。例えば、ＩＳＴ８０が
空のときは最下位（最も左）のビットのみがセットさ
れ、０個のエントリ１１０が割当てられていることを示
す。ＩＳＴ８０が満杯であるときは最上位のビットのみ
がセットされている。加算器により増分及び減分される
レジスタを用いないでデコードされた形態でカウンタを
記憶することにより、本発明は、カウンタ１３８を更新
するために用いられるサイクル時間を最小限とするのみ
でなく、ＣＰＵ３０の複雑さ及び費やされるチップ基板
面積を最小限とする。
【００２６】各サイクル中にＩＳＴ制御論理１００は、
そのサイクル中にディスパッチされた命令の数及び完了
された命令の数から、割当てられたエントリ１１０の数
の正味の変化を計算する。本発明の好適例においては、
割当てられたエントリ１１０の数の正味の変化は、サイ
クルによって「＋３」〜「−３」の間で変化する。「＋
３」の場合は３個の命令がディスパッチされかつ０個の
命令が完了された場合である。「−３」の場合は３個の
命令が完了されかつ０個の命令がディスパッチされた場
合である。ＩＳＴ制御論理１００は、割当てられたエン
トリ１１０の現在数を反映するために、マルチプレクサ
１３２に対する適切な更新入力を選択することによりカ
ウンタ１３８を更新する。このとき、カウンタ１３８内
のセット・ビットは対応する数のビット位置へシフトす
る。エントリ１１０はディスパッチされた各命令に対し
て必要とされるので、カウンタ１３８は、ディスパッチ
・ユニット５８がＩＳＴ８０のエントリ１１０内で処理
可能な命令よりも多い命令をディスパッチすることを防
ぐためにインタロック(連動装置)を設けている。
【００２７】さらにＩＳＴエントリ・カウンタ１３０
は、バックアップ・バッファ・カウンタＡ１４０及びバ
ックアップ・バッファ・カウンタＢ１４２を含み、これ
らはカウンタ１３８と同様のシフト・カウンタを有す
る。バックアップ・バッファ・カウンタＡ１４０は、第
１の投機的実行パス内の命令以外の、割当てられたＩＳ
Ｔエントリ１１０の数を示す。同様に、バックアップ・
バッファ・カウンタＢ１４２は、第２の投機的実行パス
内の命令以外の、割当てられたＩＳＴエントリ１１０の
数を示す。当業者には自明であるように、２つ以上の投
機的実行パスをサポートする本発明の例では、許容され
る更なる投機的実行パスの各々について１つの更なるバ
ックアップ・バッファ・カウンタを含む。
【００２８】投機的実行パス内の第１の命令がディスパ
ッチされるとき、ＩＳＴ制御論理１００は、カウンタ１
３８の値をバックアップ・バッファ・カウンタＡへロー
ドするためにマルチプレクサ１３３への選択入力をイネ
ーブルとする。このときのカウンタ１３８の値は、現在
のサイクル中の命令をディスパッチする以前に割当てら
れたＩＳＴエントリ１１０の数を示す。さらにＩＳＴ制
御論理１００は、バックアップ・バッファ・カウンタＡ
１４０を更新するためにマルチプレクサ１３４への適切
な更新入力を選択する。例えば、現在のサイクル中にデ
ィスパッチされる第２の命令及び第３の命令が投機的命
令であってかつ３個の未完了命令が完了されたならば、
ＩＳＴ制御論理１００は更新入力「−２」を選択する。
図示の通り、カウンタＡ１４０は、最大２個のエントリ
により増分することができる。なぜなら現在のサイクル
中にディスパッチすることができる３個の命令のうち少
なくとも１つは投機的命令だからである。投機的実行パ
スＡが未導出のままであるサイクルの間、ＩＳＴ制御論
理１００は、未完了の非投機的命令の完了による割当て
エントリ１１０の減少を反映するようにバックアップ・
バッファ・カウンタＡ１４０を更新するべく、マルチプ
レクサ１３４の適切なパスＡ入力を選択する。投機的実
行パスＡが正しく予測されたものとして導出されたなら
ば、バックアップ・バッファ・エントリＡ１４０の内容
は単に無視される。一方、投機的実行パスＡが誤って予
測されたものとして導出されたならば、ＩＳＴ制御論理
１００は、バックアップ・バッファ・エントリＡ１４０
の値をカウンタ１３８へロードするためにマルチプレク
サ１３７への選択入力をイネーブルとする。さらに、Ｉ
ＳＴ制御論理１００は、現在のサイクル中に完了された
命令を算入するためにマルチプレクサ１３２への適切な
パスＡを選択する。このようにして、ＩＳＴエントリ・
カウンタ１３８は、分岐が誤って予測された場合であっ
ても割当てられたエントリ１００の正確な計数を保持す
る。
【００２９】当業者には自明であろうが、マルチプレク
サ１３６及びバックアップ・バッファ・カウンタＢ１４
２は、マルチプレクサ１３４及びバックアップ・バッフ
ァ・カウンタＡ１４０と同様に動作することにより、投
機的実行パスＡの導出より前に行われる第２の投機的実
行パスからの回復を可能とする。投機的実行パスＡが正
しく予測されたと導出されかつ投機的実行パスＢ（第２
の投機的実行パス）が誤って予測されたと導出されたな
らば、ＩＳＴ制御論理１００は、バックアップ・バッフ
ァ・カウンタＢ１４２の値をカウンタ１３８へロードす
るためにマルチプレクサ１３７への適切な入力を選択す
る。さらにＩＳＴ制御論理１００は、現在のサイクル中
に完了された命令を算入するためにマルチプレクサ１３
２への適切なパスＢ入力を選択することによりカウンタ
１３８を更新する。
【００３０】図６は、ＦＰＲリネーム・バッファ・カウ
ンタ１５０のブロック図である。このカウンタ１５０
は、割当てられたＦＰＲリネーム・バッファ９２の数を
示す。図６から明らかなように、ＦＰＲリネーム・バッ
ファ・カウンタ１５０は、ＩＳＴエントリ・カウント１
３０とほぼ同様に機能する。バックアップ・バッファ・
カウンタＡ１６０及びバックアップ・バッファ・カウン
タＢ１６２は、２つの分岐命令のいずれかが誤って予測
された場合に、割当てられたＦＰＲリネーム・バッファ
９２の数の正確な計数を保持する。これにより、ＦＰＲ
リネーム・バッファ・カウンタ１５０は、カウンタ１５
８への正確なＦＰＲバッファ計数を単一サイクルで回復
することができる。図示の例では、各サイクル毎に、３
個までのＦＰＲリネーム・バッファ９２を命令に割当て
ることができ、３個までのＦＰＲリネーム・バッファ９
２をＦＰＲファイル９６を書込むことができる。
【００３１】図７は、ＧＰＲリネーム・バッファ・カウ
ンタ１７０のブロック図である。このカウンタ１７０
は、未完了の命令へ割当てられたＧＰＲリネーム・バッ
ファ９０の数を計数する。当業者には自明であろうが、
ＧＰＲリネーム・バッファ・カウンタ１７０は、ＦＰＲ
リネーム・バッファ・カウンタ１５０と同様に動作する
が、サイクル中に割当てられまた回収されるＧＰＲリネ
ーム・バッファ９０の数は異なる。図示の例では、各命
令のディスパッチに対して２個までのＧＰＲリネーム・
バッファ９０を割当てることができる。なぜなら、命令
の「ロード及び更新」を実行するために２個のＧＰＲリ
ネーム・バッファ９０が必要だからである。一方、所与
の完了サイクルの間に２個のＧＰＲリネーム・バッファ
９０のみをＧＰＲファイル９４に書込むことができる。
【００３２】ＦＰＲ及びＧＰＲリネーム・バッファ・カ
ウンタ１５０及び１７０の構成により誤って予測された
分岐へ割当てられた資源をより速やかに再割当てするこ
とができるので、従来のシステムと比較して本発明の性
能が拡張される。命令の投機的実行をサポートする従来
のプロセッサは、通常、誤って予測された分岐に続くプ
ロセッサ資源の正しい状態を回復させることができるバ
ックアップ・バッファ・カウンタＡ及びＢ等の機構を備
えていない。投機的実行をサポートする汎用的プロセッ
サにおいては、分岐が誤って予測されたと判断されたと
き、その誤って予測された分岐に先行する全てのシーケ
ンシャル命令が完了されるまで実行パイプラインを停止
させる。全ての有効データがリネーム・バッファから構
成レジスタへ送られると、全てのリネーム・バッファが
消去されかつリセットされる。その後プロセッサは、別
の実行パスに従うシーケンシャル命令から開始されるリ
ネーム・バッファの実行及び割当てを続ける。この機構
は、誤って予測された分岐からの回復に必要な回路の点
では比較的効率的であるが、このような回復機構はプロ
セッサ性能を低下させる。なぜならプロセッサは、誤っ
て予測された分岐に先行する全ての命令が完了されるま
で、更なる命令のディスパッチ及びリネーム・バッファ
資源の割当てを遅らせなければならないからである。
【００３３】以上述べたように、本発明はプログラム順
序外での実行をサポートするプロセッサにおける命令の
フローを管理する方法及びシステムを提供する。命令シ
ーケンステーブル(ＩＳＴ)内の各未完了命令に対応する
エントリを保持することにより、本発明は、多数の実行
ユニットによりプログラム順序を外れて実行される命令
がプログラム順序通りに完了されることを可能とする。
このようにして正確な割込みをサポートすることができ
る。さらに本発明は、誤って予測された分岐から回復さ
せる効率的な機構を提供する。この機構は、誤って予測
された分岐より前のプログラム状態及びプロセッサ資源
状態の双方の回復を可能とする。以上の説明において
は、本発明を用いるプロセッサを、所与のプロセッサ・
サイクル中にディスパッチされ、終了され、そして完了
される多数の命令に関する様々な制約と共に説明した
が、当業者であればこれらの制約が単なる設計事項であ
って本発明に対する制約ではないことは明らかであろ
う。
【００３４】以上、本発明を特に好適例に関して説明し
たが、当業者であれば、本発明の趣旨及び範囲から逸脱
することなく形態及び詳細において様々な変更が可能で
あることは自明であろう。
【００３５】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００３６】（１）複数の実行ユニットと第１のカウン
タ及び第２のカウンタを含む資源カウンタと複数の資源
とを具備し、該複数の実行ユニットへ実行のためにディ
スパッチされた複数の命令の各々に対して１又は複数の
該資源を割当て、かつ該複数の命令の投機的実行をサポ
ートするプロセッサ内における該資源の割当てを追跡す
る方法であって、前記複数の命令の中の１の命令を実行
のために前記複数の実行ユニットの１つへディスパッチ
することに応答して、該１の命令に対して割当てられた
前記資源の各々について前記第１のカウンタを１だけ増
分するステップと、前記１の命令が投機的実行パス内の
第１の命令であるならば、前記第１のカウンタを増分す
る前の該第１のカウンタの値を前記第２のカウンタへロ
ードするステップと、前記複数の実行ユニットの１つへ
ディスパッチされた前記複数の命令の中の特定の命令の
完了に応答して、該特定の命令に対して割当てられた前
記資源の各々について前記第１のカウンタ及び前記第２
のカウンタを１だけ減分するステップと、前記資源カウ
ンタが前記複数の命令に対して割当てられた前記複数の
資源の数を追跡しており、前記投機的実行パスが誤りと
導出されることに応答して、前記第２のカウンタの値を
前記第１のカウンタへ転送するステップとを含むプロセ
ッサ内における資源割当ての追跡方法。 （２）前記プロセッサが、各サイクル毎に複数の命令を
ディスパッチしかつ完了させることができるスーパスカ
ラ・プロセッサを有し、前記第１のカウンタの値を前記
第２のカウンタへロードするステップが、投機的実行パ
ス内の第１の命令である命令と同時にディスパッチされ
た前記複数の命令の中の非投機的命令に対して割当てら
れた前記複数の資源の各々について前記第２のカウンタ
を１だけ増分するステップを含む上記（１）に記載のプ
ロセッサ内における資源割当ての追跡方法。 （３）前記プロセッサが第２の投機的実行パスをサポー
トしかつ前記資源カウンタが第３のカウンタを含み、前
記方法が、前記複数の命令の中の選択された命令を実行
のために前記複数の実行ユニットの１つへディスパッチ
することに応答して、該選択された命令が前記第２の投
機的実行パス内の第１の命令であるならば、前記第１の
カウンタを増分する前の該第１のカウンタの値を前記第
３のカウンタへロードするステップと、前記複数の実行
ユニットの１つへディスパッチされた前記複数の命令の
中の特定の命令の完了に応答して、該特定の命令に対し
て割当てられた前記資源の各々について前記第３のカウ
ンタを減分するステップと、前記資源カウンタが前記複
数の命令に対して割当てられた前記複数の資源の数を追
跡しており、前記第１の投機的実行パスが正しいと導出
されかつ前記第２の投機的実行パスが誤りと導出される
ことに応答して、前記第３のカウンタの値を前記第１の
カウンタへ転送するステップとを含む上記（１）に記載
のプロセッサ内における資源割当ての追跡方法。 （４）前記第１及び前記第２のカウンタがそれぞれ第１
及び第２のシフト・レジスタを有し、該第１及び該第２
のシフト・レジスタの各々がそのシフト・レジスタ内の
セット・ビットのビット位置により前記複数の資源の中
の割当てられた資源の数を示し、前記第１のカウンタを
増分するステップが、前記命令に対して割当てられた前
記資源の各々について前記第１のシフト・レジスタ内の
前記セット・ビットを１ビット位置だけ第１の方向へシ
フトさせるステップを含み、前記第１及び第２のカウン
タを減分するステップが、前記特定の命令に対して割当
てられた前記資源の各々について前記第１及び前記第２
のシフト・レジスタ内の双方の前記セット・ビットを１
ビット位置だけ第２の方向へシフトさせるステップを含
む上記（１）に記載のプロセッサ内における資源割当て
の追跡方法。 （５）複数の実行ユニットと複数の資源とを具備し、該
複数の実行ユニットへ実行のためにディスパッチされた
複数の命令の各々に対して１又は複数の該資源を割当
て、かつ該複数の命令の投機的実行をサポートするプロ
セッサ内における該資源の割当てを追跡する装置であっ
て、第１のカウンタ及び第２のカウンタとをもつ資源カ
ウンタと、前記複数の命令の中の１の命令を実行のため
に前記複数の実行ユニットの１つへディスパッチするこ
とに応答して、該１の命令に対して割当てられた前記資
源の各々について前記第１のカウンタを１だけ増分する
手段と、前記複数の命令の中の特定の命令を実行のため
に前記複数の実行ユニットの１つへディスパッチするこ
とに応答して、該特定の命令が投機的実行パス内の第１
の命令であるならば、前記第１のカウンタを増分する前
の該第１のカウンタの値を前記第２のカウンタへロード
する手段と、前記複数の実行ユニットへディスパッチさ
れた前記複数の命令の中の１の命令の完了に応答して、
該１の命令に対して割当てられた前記資源の各々につい
て前記第１のカウンタ及び前記第２のカウンタを１だけ
減分する手段と、前記資源カウンタが前記複数の命令に
対して割当てられた前記複数の資源の数を追跡してお
り、前記投機的実行パスが誤りと導出されることに応答
して、前記第２のカウンタの値を前記第１のカウンタへ
転送する手段とを有するプロセッサ内における資源割当
ての追跡装置。 （６）前記プロセッサが、各サイクル毎に複数の命令を
ディスパッチしかつ完了させることができるスーパスカ
ラ・プロセッサを有し、前記第１のカウンタの値を前記
第２のカウンタへロードする手段が、投機的実行パス内
の第１の命令である命令と同時にディスパッチされた前
記複数の命令の中の非投機的命令に対して割当てられた
前記複数の資源の各々について前記第２のカウンタを１
だけ増分する手段を有する上記（５）に記載のプロセッ
サ内における資源割当ての追跡装置。 （７）前記プロセッサが第２の投機的実行パスをサポー
トしかつ前記資源カウンタが第３のカウンタを含み、前
記装置が前記複数の命令の中の選択された命令を実行の
ために前記複数の実行ユニットの１つへディスパッチす
ることに応答して、該選択された命令が前記第２の投機
的実行パス内の第１の命令であるならば、前記第１のカ
ウンタを増分する前の該第１のカウンタの値を前記第３
のカウンタへロードする手段と、前記複数の実行ユニッ
トの１つへディスパッチされた前記複数の命令の中の特
定の命令の完了に応答して、該特定の命令に対して割当
てられた前記資源の各々について前記第３のカウンタを
減分する手段と、前記資源カウンタが前記複数の命令に
対して割当てられた前記複数の資源の数を追跡してお
り、前記第１の投機的実行パスが正しいと導出されかつ
前記第２の投機的実行パスが誤りと導出されることに応
答して、前記第３のカウンタの値を前記第１のカウンタ
へ転送する手段とを有する上記（５）に記載のプロセッ
サ内における資源割当ての追跡装置。 （８）前記第１及び前記第２のカウンタがそれぞれ第１
及び第２のシフト・レジスタを有し、該第１及び該第２
のシフト・レジスタの各々がそのシフト・レジスタ内の
セット・ビットのビット位置により前記複数の資源の中
の割当てられた資源の数を示し、前記第１のカウンタを
増分する手段が、前記命令に対して割当てられた前記資
源の各々について前記第１のシフト・レジスタ内の前記
セット・ビットを１ビット位置だけ第１の方向へシフト
させる手段を有し、前記第１及び第２のカウンタを減分
する手段が、前記特定の命令に対して割当てられた前記
資源の各々について前記第１及び前記第２のシフト・レ
ジスタ内の双方の前記セット・ビットを１ビット位置だ
け第２の方向へシフトさせる手段を有する上記（５）に
記載のプロセッサ内における資源割当ての追跡装置。 （９）前記複数の資源が、完了する前に前記複数の命令
に関連するデータを記憶するために用いられる複数のリ
ネーム・バッファを有する上記（５）に記載のプロセッ
サ内における資源割当ての追跡装置。 （１０）前記プロセッサが前記複数の命令の順序外実行
をサポートしかつ複数のエントリをもつ命令シーケンス
・テーブルを有し、前記複数の命令の各々に対して該複
数の命令のプログラム順序に従って前記複数のエントリ
の１つを順次割付けることにより該複数の命令を該プロ
グラム順序に従って完了させることができ、そして前記
複数の資源が該命令シーケンス・テーブル内の該複数の
エントリを構成する上記（５）に記載のプロセッサ内に
おける資源割当ての追跡装置。 （１１）ディスパッチされる命令を非プログラム順序で
実行可能な複数の実行ユニットと、ユーザアクセス可能
な複数のデータ・レジスタと、複数のリネーム・バッフ
ァと、前記実行ユニットへ命令をディスパッチする手段
と、実行のために前記実行ユニットへディスパッチされ
た複数の命令の各々に対して該複数の命令のプログラム
順序に従って命令識別子を割振る手段と、複数のエント
リの各エントリが命令識別子と関連付けられ、かつ該各
エントリがこれに関連付けられた命令識別子を割振られ
た命令の実行が終了したことを示す終了標識を含むよう
な該複数のエントリを有するテーブルと、前記テーブル
内の前記複数のエントリ中の特定のエントリに関連付け
られた命令識別子を割振られた命令の実行の終了に応答
して、該特定のエントリ内の終了標識をセットする手段
と、特定のプロセッサ・サイクル中に完了可能な前記複
数の命令のサブセット内の選択された命令に関連するデ
ータを、関連する前記リネーム・バッファから関連する
前記データ・レジスタへと転送することにより該選択さ
れた命令が完了される場合に、該サブセットに対して割
振られた命令識別子に関連付けられた前記テーブル内の
エントリを指示する１又は複数のポインタと、前記複数
の命令の前記サブセット内の選択された命令により発生
された例外が処理されており、該選択された命令に先行
して命令識別子を割振られた前記複数の命令の中の命令
が前のプロセッサ・サイクル中に完了されているか又は
同じプロセッサ・サイクル中に完了し、そして該選択さ
れた命令に割振られた命令識別子が終了標識をセットさ
れているエントリに関連付けられている場合に、前記複
数の命令を前記プログラム順序に従って完了するべく該
選択された命令を完了する手段とを有するスーパスカラ
・プロセッサ。 （１２）前記テーブル内の各エントリが、前記各エント
リに関連付けられた命令識別子を割振られた命令を完了
するために必要な前記データ・レジスタの数を指定する
フィールドと、前記各エントリに関連付けられた命令識
別子を割振られた命令の実行中に生じた例外条件を示す
フィールドとを有する上記（１１）に記載のスーパスカ
ラ・プロセッサ。 （１３）前記テーブルがＭ個のエントリを有しかつ前記
スーパスカラ・プロセッサがエントリ・カウンタを有
し、該エントリ・カウンタが、Ｍ＋１ビットを有し、か
つ前記テーブル内の前記複数のエントリの中の割当てら
れたエントリの第１の数を該Ｍ＋１ビットの中のセット
・ビットの位置により示す基本シフト・レジスタと、Ｍ
＋１ビットを有し、投機的実行パスに関連付けられ、か
つ該投機的実行パス内にない命令に対して割当てられた
前記複数のエントリの中のエントリの第２の数を示すバ
ックアップ・シフト・レジスタと、前記投機的実行パス
が誤って予測されたと判断されることに応答して前記バ
ックアップ・シフト・レジスタから前記基本シフト・レ
ジスタへ前記第２の数を転送する手段とを有する上記
（１１）に記載のスーパスカラ・プロセッサ。 （１４）前記スーパスカラ・プロセッサがＮ個の投機的
実行パスをサポートし、前記エントリ・カウンタがＮ個
のバックアップ・シフト・レジスタを有する上記（１
３）に記載のスーパスカラ・プロセッサ。 （１５）前記スーパスカラ・プロセッサがＭ個のリネー
ム・バッファとリネーム・バッファ・カウンタとを有
し、該リネーム・バッファ・カウンタが、Ｍ＋１ビット
を有し、かつディスパッチされ未完了である命令に対し
て割当てられた前記リネーム・バッファの第１の数を該
Ｍ＋１ビットの中のセット・ビットの位置により示す基
本シフト・レジスタと、Ｍ＋１ビットを有し、投機的実
行パスに関連付けられ、かつディスパッチされ未完了で
ある該投機的実行パス内にない命令に対して割当てられ
た前記リネーム・バッファの第２の数を該Ｍ＋１ビット
の中のセット・ビットの位置により示すバックアップ・
シフト・レジスタと、前記投機的実行パスが誤って予測
されたと判断されることに応答して前記バックアップ・
シフト・レジスタから前記基本シフト・レジスタへ前記
第２の数を転送する手段とを有する上記（１１）に記載
のスーパスカラ・プロセッサ。 （１６）前記スーパスカラ・プロセッサがＮ個の投機的
実行パスをサポートし、前記リネーム・バッファ・カウ
ンタがＮ個のバックアップ・シフト・レジスタを有する
上記（１５）に記載のスーパスカラ・プロセッサ。 （１７）命令の順序外実行をサポートするデータ処理シ
ステムであって、前記複数の命令を記憶するメモリと、
複数の実行ユニットを有し、該複数の実行ユニットへデ
ィスパッチされた複数の命令を非プログラム順序で実行
可能なスーパスカラ・プロセッサと、前記メモリから前
記複数の実行ユニットへ前記複数の命令をディスパッチ
する手段と、ユーザアクセス可能な複数のデータ・レジ
スタと、複数のリネーム・バッファと、実行のために前
記実行ユニットへディスパッチされた複数の命令の各々
に対して該複数の命令のプログラム順序に従って命令識
別子を順次割振る手段と、複数のエントリの各エントリ
が命令識別子と関連付けられ、かつ該各エントリがこれ
に関連付けられた命令識別子を割振られた命令の実行が
終了したことを示す終了標識を含むような該複数のエン
トリを有するテーブルと、前記テーブル内の前記複数の
エントリ中の特定のエントリに関連付けられた命令識別
子を割振られた命令の実行の終了に応答して、該特定の
エントリ内の終了標識をセットする手段と、特定のプロ
セッサ・サイクル中に完了可能な前記複数の命令のサブ
セット内の選択された命令に関連するデータを、関連す
る前記リネーム・バッファから関連する前記データ・レ
ジスタへと転送することにより該選択された命令が完了
される場合に、該サブセットに対して割振られた命令識
別子に関連付けられた前記テーブル内のエントリを指示
する１又は複数の完了ポインタと、前記複数の命令の前
記サブセット内の選択された命令により発生された例外
が処理されており、該選択された命令に先行して命令識
別子を割振られた前記複数の命令の中の命令が前のプロ
セッサ・サイクル中に完了されているか又は同じプロセ
ッサ・サイクル中に完了し、そして該選択された命令に
割振られた命令識別子が終了標識をセットされているエ
ントリに関連付けられている場合に、前記複数の命令を
前記プログラム順序に従って完了するべく該選択された
命令を完了する手段とを有するデータ処理システム。 （１８）前記テーブル内の各エントリが、前記各エント
リに関連付けられた命令識別子を割振られた命令を完了
するために必要な前記データ・レジスタの数を指定する
フィールドと、前記各エントリに関連付けられた命令識
別子を割振られた命令の実行中に生じた例外条件を示す
フィールドとを有する上記（１７）に記載のデータ処理
システム。 （１９）前記テーブルがＭ個のエントリを有しかつ前記
データ処理システムがエントリ・カウンタを有し、該エ
ントリ・カウンタが、Ｍ＋１ビットを有し、かつ前記テ
ーブル内の前記複数のエントリの中の割当てられたエン
トリの第１の数を該Ｍ＋１ビットの中のセット・ビット
の位置により示す基本シフト・レジスタと、Ｍ＋１ビッ
トを有し、投機的実行パスに関連付けられ、かつ該投機
的実行パス内にない命令に対して割当てられた前記複数
のエントリの中のエントリの第２の数を示すバックアッ
プ・シフト・レジスタと、前記投機的実行パスが誤って
予測されたと判断されることに応答して前記バックアッ
プ・シフト・レジスタから前記基本シフト・レジスタへ
前記第２の数を転送する手段とを有する上記（１７）に
記載のデータ処理システム。 （２０）前記データ処理システムがＮ個の投機的実行パ
スをサポートし、前記エントリ・カウンタがＮ個のバッ
クアップ・シフト・レジスタを有する上記（１９）に記
載のデータ処理システム。 （２１）前記プロセッサがＭ個のリネーム・バッファを
有しかつ前記データ処理システムがリネーム・バッファ
・カウンタを有し、該リネーム・バッファ・カウンタ
が、Ｍ＋１ビットを有し、かつディスパッチされ未完了
である命令に対して割当てられた前記リネーム・バッフ
ァの第１の数を該Ｍ＋１ビットの中のセット・ビットの
位置により示す基本シフト・レジスタと、Ｍ＋１ビット
を有し、投機的実行パスに関連付けられ、かつディスパ
ッチされ未完了である該投機的実行パス内にない命令に
対して割当てられた前記リネーム・バッファの第２の数
を該Ｍ＋１ビットの中のセット・ビットの位置により示
すバックアップ・シフト・レジスタと、前記投機的実行
パスが誤って予測されたと判断されることに応答して前
記バックアップ・シフト・レジスタから前記基本シフト
・レジスタへ前記第２の数を転送する手段とを有する上
記（１７）に記載のデータ処理システム。 （２２）前記データ処理システムがＮ個の投機的実行パ
スをサポートし、前記リネーム・バッファ・カウンタが
Ｎ個のバックアップ・シフト・レジスタを有する上記
（２１）に記載のデータ処理システム。
【図面の簡単な説明】
【図１】本発明の方法及びシステムを用いるデータ処理
システムの好適例を示す図である。
【図２】図１に示したデータ処理システムのシステム・
ユニットのブロック図である。
【図３】本発明の方法及びシステムを用いるプロセッサ
の好適例のブロック図である。
【図４】図３に示した命令シーケンス・テーブル（ＩＳ
Ｔ）のさらに詳細なブロック図である。
【図５】図４に示した命令シーケンス・テーブル内の割
当てられたエントリの数を示すカウンタの好適例を示す
図である。
【図６】割当てられた浮動小数点リネーム・バッファの
数を示すカウンタの好適例を示す図である。
【図７】割当てられたＧＰＲリネーム・バッファの数を
示すカウンタの好適例を示す図である。
【図８】ディスパッチ・サイクル中の命令シーケンス・
テーブルのオペレーションの流れ図である。
【図９】終了サイクル中の命令シーケンス・テーブルの
オペレーションの流れ図である。
【図１０】完了サイクル中の命令シーケンス・テーブル
のオペレーションの流れ図である。
【符号の説明】
１０ データ処理システム １２ システム・ユニット ３０ ＣＰＵ ３２、３４ キャッシュ・メモリ ３６ 主メモリ ３８ システム・バス ５２ 命令フェッチ・アドレス・レジスタ ５４ 命令キャッシュ ５６ 命令バッファ ５８ ディスパッチ・ユニット ８０ 命令シーケンス・テーブル（ＩＳＴ） ８２ ディスパッチ・ポインタ ８４ バックアップ・ポインタ ８６ 完了ポインタ ８８ 完了ユニット ９０ ＧＰＲリネーム・バッファ ９２ ＦＰＲリネーム・バッファ ９４ 汎用レジスタ・ファイル ９６ 浮動小数点レジスタ・ファイル ９８ カウンタ １００ ＩＳＴ制御論理 １０２ 割込処理ユニット １０４ プログラム・カウンタ

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】複数の実行ユニットと第１のカウンタ及び
    第２のカウンタを含む資源カウンタと複数の資源とを具
    備し、該複数の実行ユニットへ実行のためにディスパッ
    チされた複数の命令の各々に対して１又は複数の該資源
    を割当て、かつ該複数の命令の投機的実行をサポートす
    るプロセッサ内における該資源の割当てを追跡する方法
    であって、 前記複数の命令の中の１の命令を実行のために前記複数
    の実行ユニットの１つへディスパッチすることに応答し
    て、該１の命令に対して割当てられた前記資源の各々に
    ついて前記第１のカウンタを１だけ増分するステップ
    と、 前記１の命令が投機的実行パス内の第１の命令であるな
    らば、前記第１のカウンタを増分する前の該第１のカウ
    ンタの値を前記第２のカウンタへロードするステップ
    と、 前記複数の実行ユニットの１つへディスパッチされた前
    記複数の命令の中の特定の命令の完了に応答して、該特
    定の命令に対して割当てられた前記資源の各々について
    前記第１のカウンタ及び前記第２のカウンタを１だけ減
    分するステップと、 前記資源カウンタが前記複数の命令に対して割当てられ
    た前記複数の資源の数を追跡しており、前記投機的実行
    パスが誤りと導出されることに応答して、前記第２のカ
    ウンタの値を前記第１のカウンタへ転送するステップと
    を含むプロセッサ内における資源割当ての追跡方法。
  2. 【請求項２】前記プロセッサが、各サイクル毎に複数の
    命令をディスパッチしかつ完了させることができるスー
    パスカラ・プロセッサを有し、前記第１のカウンタの値
    を前記第２のカウンタへロードするステップが、 投機的実行パス内の第１の命令である命令と同時にディ
    スパッチされた前記複数の命令の中の非投機的命令に対
    して割当てられた前記複数の資源の各々について前記第
    ２のカウンタを１だけ増分するステップを含む請求項１
    に記載のプロセッサ内における資源割当ての追跡方法。
  3. 【請求項３】前記プロセッサが第２の投機的実行パスを
    サポートしかつ前記資源カウンタが第３のカウンタを含
    み、前記方法が、 前記複数の命令の中の選択された命令を実行のために前
    記複数の実行ユニットの１つへディスパッチすることに
    応答して、該選択された命令が前記第２の投機的実行パ
    ス内の第１の命令であるならば、前記第１のカウンタを
    増分する前の該第１のカウンタの値を前記第３のカウン
    タへロードするステップと、 前記複数の実行ユニットの１つへディスパッチされた前
    記複数の命令の中の特定の命令の完了に応答して、該特
    定の命令に対して割当てられた前記資源の各々について
    前記第３のカウンタを減分するステップと、 前記資源カウンタが前記複数の命令に対して割当てられ
    た前記複数の資源の数を追跡しており、前記第１の投機
    的実行パスが正しいと導出されかつ前記第２の投機的実
    行パスが誤りと導出されることに応答して、前記第３の
    カウンタの値を前記第１のカウンタへ転送するステップ
    とを含む請求項１に記載のプロセッサ内における資源割
    当ての追跡方法。
  4. 【請求項４】前記第１及び前記第２のカウンタがそれぞ
    れ第１及び第２のシフト・レジスタを有し、該第１及び
    該第２のシフト・レジスタの各々がそのシフト・レジス
    タ内のセット・ビットのビット位置により前記複数の資
    源の中の割当てられた資源の数を示し、 前記第１のカウンタを増分するステップが、前記命令に
    対して割当てられた前記資源の各々について前記第１の
    シフト・レジスタ内の前記セット・ビットを１ビット位
    置だけ第１の方向へシフトさせるステップを含み、 前記第１及び第２のカウンタを減分するステップが、前
    記特定の命令に対して割当てられた前記資源の各々につ
    いて前記第１及び前記第２のシフト・レジスタ内の双方
    の前記セット・ビットを１ビット位置だけ第２の方向へ
    シフトさせるステップを含む請求項１に記載のプロセッ
    サ内における資源割当ての追跡方法。
  5. 【請求項５】複数の実行ユニットと複数の資源とを具備
    し、該複数の実行ユニットへ実行のためにディスパッチ
    された複数の命令の各々に対して１又は複数の該資源を
    割当て、かつ該複数の命令の投機的実行をサポートする
    プロセッサ内における該資源の割当てを追跡する装置で
    あって、 第１のカウンタ及び第２のカウンタとをもつ資源カウン
    タと、 前記複数の命令の中の１の命令を実行のために前記複数
    の実行ユニットの１つへディスパッチすることに応答し
    て、該１の命令に対して割当てられた前記資源の各々に
    ついて前記第１のカウンタを１だけ増分する手段と、 前記複数の命令の中の特定の命令を実行のために前記複
    数の実行ユニットの１つへディスパッチすることに応答
    して、該特定の命令が投機的実行パス内の第１の命令で
    あるならば、前記第１のカウンタを増分する前の該第１
    のカウンタの値を前記第２のカウンタへロードする手段
    と、 前記複数の実行ユニットへディスパッチされた前記複数
    の命令の中の１の命令の完了に応答して、該１の命令に
    対して割当てられた前記資源の各々について前記第１の
    カウンタ及び前記第２のカウンタを１だけ減分する手段
    と、 前記資源カウンタが前記複数の命令に対して割当てられ
    た前記複数の資源の数を追跡しており、前記投機的実行
    パスが誤りと導出されることに応答して、前記第２のカ
    ウンタの値を前記第１のカウンタへ転送する手段とを有
    するプロセッサ内における資源割当ての追跡装置。
  6. 【請求項６】前記プロセッサが、各サイクル毎に複数の
    命令をディスパッチしかつ完了させることができるスー
    パスカラ・プロセッサを有し、前記第１のカウンタの値
    を前記第２のカウンタへロードする手段が、 投機的実行パス内の第１の命令である命令と同時にディ
    スパッチされた前記複数の命令の中の非投機的命令に対
    して割当てられた前記複数の資源の各々について前記第
    ２のカウンタを１だけ増分する手段を有する請求項５に
    記載のプロセッサ内における資源割当ての追跡装置。
  7. 【請求項７】前記プロセッサが第２の投機的実行パスを
    サポートしかつ前記資源カウンタが第３のカウンタを含
    み、前記装置が、 前記複数の命令の中の選択された命令を実行のために前
    記複数の実行ユニットの１つへディスパッチすることに
    応答して、該選択された命令が前記第２の投機的実行パ
    ス内の第１の命令であるならば、前記第１のカウンタを
    増分する前の該第１のカウンタの値を前記第３のカウン
    タへロードする手段と、 前記複数の実行ユニットの１つへディスパッチされた前
    記複数の命令の中の特定の命令の完了に応答して、該特
    定の命令に対して割当てられた前記資源の各々について
    前記第３のカウンタを減分する手段と、 前記資源カウンタが前記複数の命令に対して割当てられ
    た前記複数の資源の数を追跡しており、前記第１の投機
    的実行パスが正しいと導出されかつ前記第２の投機的実
    行パスが誤りと導出されることに応答して、前記第３の
    カウンタの値を前記第１のカウンタへ転送する手段とを
    有する請求項５に記載のプロセッサ内における資源割当
    ての追跡装置。
  8. 【請求項８】前記第１及び前記第２のカウンタがそれぞ
    れ第１及び第２のシフト・レジスタを有し、該第１及び
    該第２のシフト・レジスタの各々がそのシフト・レジス
    タ内のセット・ビットのビット位置により前記複数の資
    源の中の割当てられた資源の数を示し、 前記第１のカウンタを増分する手段が、前記命令に対し
    て割当てられた前記資源の各々について前記第１のシフ
    ト・レジスタ内の前記セット・ビットを１ビット位置だ
    け第１の方向へシフトさせる手段を有し、 前記第１及び第２のカウンタを減分する手段が、前記特
    定の命令に対して割当てられた前記資源の各々について
    前記第１及び前記第２のシフト・レジスタ内の双方の前
    記セット・ビットを１ビット位置だけ第２の方向へシフ
    トさせる手段を有する請求項５に記載のプロセッサ内に
    おける資源割当ての追跡装置。
  9. 【請求項９】前記複数の資源が、完了する前に前記複数
    の命令に関連するデータを記憶するために用いられる複
    数のリネーム・バッファを有する請求項５に記載のプロ
    セッサ内における資源割当ての追跡装置。
  10. 【請求項１０】前記プロセッサが前記複数の命令の順序
    外実行をサポートしかつ複数のエントリをもつ命令シー
    ケンス・テーブルを有し、前記複数の命令の各々に対し
    て該複数の命令のプログラム順序に従って前記複数のエ
    ントリの１つを順次割付けることにより該複数の命令を
    該プログラム順序に従って完了させることができ、そし
    て前記複数の資源が該命令シーケンス・テーブル内の該
    複数のエントリを構成する請求項５に記載のプロセッサ
    内における資源割当ての追跡装置。
  11. 【請求項１１】ディスパッチされる命令を非プログラム
    順序で実行可能な複数の実行ユニットと、 ユーザアクセス可能な複数のデータ・レジスタと、 複数のリネーム・バッファと、 前記実行ユニットへ命令をディスパッチする手段と、 実行のために前記実行ユニットへディスパッチされた複
    数の命令の各々に対して該複数の命令のプログラム順序
    に従って命令識別子を割振る手段と、 複数のエントリの各エントリが命令識別子と関連付けら
    れ、かつ該各エントリがこれに関連付けられた命令識別
    子を割振られた命令の実行が終了したことを示す終了標
    識を含むような該複数のエントリを有するテーブルと、 前記テーブル内の前記複数のエントリ中の特定のエント
    リに関連付けられた命令識別子を割振られた命令の実行
    の終了に応答して、該特定のエントリ内の終了標識をセ
    ットする手段と、 特定のプロセッサ・サイクル中に完了可能な前記複数の
    命令のサブセット内の選択された命令に関連するデータ
    を、関連する前記リネーム・バッファから関連する前記
    データ・レジスタへと転送することにより該選択された
    命令が完了される場合に、該サブセットに対して割振ら
    れた命令識別子に関連付けられた前記テーブル内のエン
    トリを指示する１又は複数のポインタと、 前記複数の命令の前記サブセット内の選択された命令に
    より発生された例外が処理されており、該選択された命
    令に先行して命令識別子を割振られた前記複数の命令の
    中の命令が前のプロセッサ・サイクル中に完了されてい
    るか又は同じプロセッサ・サイクル中に完了し、そして
    該選択された命令に割振られた命令識別子が終了標識を
    セットされているエントリに関連付けられている場合
    に、前記複数の命令を前記プログラム順序に従って完了
    するべく該選択された命令を完了する手段とを有するス
    ーパスカラ・プロセッサ。
  12. 【請求項１２】前記テーブル内の各エントリが、 前記各エントリに関連付けられた命令識別子を割振られ
    た命令を完了するために必要な前記データ・レジスタの
    数を指定するフィールドと、 前記各エントリに関連付けられた命令識別子を割振られ
    た命令の実行中に生じた例外条件を示すフィールドとを
    有する請求項１１に記載のスーパスカラ・プロセッサ。
  13. 【請求項１３】前記テーブルがＭ個のエントリを有しか
    つ前記スーパスカラ・プロセッサがエントリ・カウンタ
    を有し、該エントリ・カウンタが、 Ｍ＋１ビットを有し、かつ前記テーブル内の前記複数の
    エントリの中の割当てられたエントリの第１の数を該Ｍ
    ＋１ビットの中のセット・ビットの位置により示す基本
    シフト・レジスタと、 Ｍ＋１ビットを有し、投機的実行パスに関連付けられ、
    かつ該投機的実行パス内にない命令に対して割当てられ
    た前記複数のエントリの中のエントリの第２の数を示す
    バックアップ・シフト・レジスタと、 前記投機的実行パスが誤って予測されたと判断されるこ
    とに応答して前記バックアップ・シフト・レジスタから
    前記基本シフト・レジスタへ前記第２の数を転送する手
    段とを有する請求項１１に記載のスーパスカラ・プロセ
    ッサ。
  14. 【請求項１４】前記スーパスカラ・プロセッサがＮ個の
    投機的実行パスをサポートし、前記エントリ・カウンタ
    がＮ個のバックアップ・シフト・レジスタを有する請求
    項１３に記載のスーパスカラ・プロセッサ。
  15. 【請求項１５】前記スーパスカラ・プロセッサがＭ個の
    リネーム・バッファとリネーム・バッファ・カウンタと
    を有し、該リネーム・バッファ・カウンタが、 Ｍ＋１ビットを有し、かつディスパッチされ未完了であ
    る命令に対して割当てられた前記リネーム・バッファの
    第１の数を該Ｍ＋１ビットの中のセット・ビットの位置
    により示す基本シフト・レジスタと、 Ｍ＋１ビットを有し、投機的実行パスに関連付けられ、
    かつディスパッチされ未完了である該投機的実行パス内
    にない命令に対して割当てられた前記リネーム・バッフ
    ァの第２の数を該Ｍ＋１ビットの中のセット・ビットの
    位置により示すバックアップ・シフト・レジスタと、 前記投機的実行パスが誤って予測されたと判断されるこ
    とに応答して前記バックアップ・シフト・レジスタから
    前記基本シフト・レジスタへ前記第２の数を転送する手
    段とを有する請求項１１に記載のスーパスカラ・プロセ
    ッサ。
  16. 【請求項１６】前記スーパスカラ・プロセッサがＮ個の
    投機的実行パスをサポートし、前記リネーム・バッファ
    ・カウンタがＮ個のバックアップ・シフト・レジスタを
    有する請求項１５に記載のスーパスカラ・プロセッサ。
  17. 【請求項１７】命令の順序外実行をサポートするデータ
    処理システムであって、 前記複数の命令を記憶するメモリと、 複数の実行ユニットを有し、該複数の実行ユニットへデ
    ィスパッチされた複数の命令を非プログラム順序で実行
    可能なスーパスカラ・プロセッサと、 前記メモリから前記複数の実行ユニットへ前記複数の命
    令をディスパッチする手段と、 ユーザアクセス可能な複数のデータ・レジスタと、 複数のリネーム・バッファと、 実行のために前記実行ユニットへディスパッチされた複
    数の命令の各々に対して該複数の命令のプログラム順序
    に従って命令識別子を順次割振る手段と、 複数のエントリの各エントリが命令識別子と関連付けら
    れ、かつ該各エントリがこれに関連付けられた命令識別
    子を割振られた命令の実行が終了したことを示す終了標
    識を含むような該複数のエントリを有するテーブルと、 前記テーブル内の前記複数のエントリ中の特定のエント
    リに関連付けられた命令識別子を割振られた命令の実行
    の終了に応答して、該特定のエントリ内の終了標識をセ
    ットする手段と、 特定のプロセッサ・サイクル中に完了可能な前記複数の
    命令のサブセット内の選択された命令に関連するデータ
    を、関連する前記リネーム・バッファから関連する前記
    データ・レジスタへと転送することにより該選択された
    命令が完了される場合に、該サブセットに対して割振ら
    れた命令識別子に関連付けられた前記テーブル内のエン
    トリを指示する１又は複数の完了ポインタと、 前記複数の命令の前記サブセット内の選択された命令に
    より発生された例外が処理されており、該選択された命
    令に先行して命令識別子を割振られた前記複数の命令の
    中の命令が前のプロセッサ・サイクル中に完了されてい
    るか又は同じプロセッサ・サイクル中に完了し、そして
    該選択された命令に割振られた命令識別子が終了標識を
    セットされているエントリに関連付けられている場合
    に、前記複数の命令を前記プログラム順序に従って完了
    するべく該選択された命令を完了する手段とを有するデ
    ータ処理システム。
  18. 【請求項１８】前記テーブル内の各エントリが、 前記各エントリに関連付けられた命令識別子を割振られ
    た命令を完了するために必要な前記データ・レジスタの
    数を指定するフィールドと、 前記各エントリに関連付けられた命令識別子を割振られ
    た命令の実行中に生じた例外条件を示すフィールドとを
    有する請求項１７に記載のデータ処理システム。
  19. 【請求項１９】前記テーブルがＭ個のエントリを有しか
    つ前記データ処理システムがエントリ・カウンタを有
    し、該エントリ・カウンタが、 Ｍ＋１ビットを有し、かつ前記テーブル内の前記複数の
    エントリの中の割当てられたエントリの第１の数を該Ｍ
    ＋１ビットの中のセット・ビットの位置により示す基本
    シフト・レジスタと、 Ｍ＋１ビットを有し、投機的実行パスに関連付けられ、
    かつ該投機的実行パス内にない命令に対して割当てられ
    た前記複数のエントリの中のエントリの第２の数を示す
    バックアップ・シフト・レジスタと、 前記投機的実行パスが誤って予測されたと判断されるこ
    とに応答して前記バックアップ・シフト・レジスタから
    前記基本シフト・レジスタへ前記第２の数を転送する手
    段とを有する請求項１７に記載のデータ処理システム。
  20. 【請求項２０】前記データ処理システムがＮ個の投機的
    実行パスをサポートし、前記エントリ・カウンタがＮ個
    のバックアップ・シフト・レジスタを有する請求項１９
    に記載のデータ処理システム。
  21. 【請求項２１】前記プロセッサがＭ個のリネーム・バッ
    ファを有しかつ前記データ処理システムがリネーム・バ
    ッファ・カウンタを有し、該リネーム・バッファ・カウ
    ンタが、 Ｍ＋１ビットを有し、かつディスパッチされ未完了であ
    る命令に対して割当てられた前記リネーム・バッファの
    第１の数を該Ｍ＋１ビットの中のセット・ビットの位置
    により示す基本シフト・レジスタと、 Ｍ＋１ビットを有し、投機的実行パスに関連付けられ、
    かつディスパッチされ未完了である該投機的実行パス内
    にない命令に対して割当てられた前記リネーム・バッフ
    ァの第２の数を該Ｍ＋１ビットの中のセット・ビットの
    位置により示すバックアップ・シフト・レジスタと、 前記投機的実行パスが誤って予測されたと判断されるこ
    とに応答して前記バックアップ・シフト・レジスタから
    前記基本シフト・レジスタへ前記第２の数を転送する手
    段とを有する請求項１７に記載のデータ処理システム。
  22. 【請求項２２】前記データ処理システムがＮ個の投機的
    実行パスをサポートし、前記リネーム・バッファ・カウ
    ンタがＮ個のバックアップ・シフト・レジスタを有する
    請求項２１に記載のデータ処理システム。
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