JPH06224747A - 分周回路 - Google Patents
分周回路Info
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- JPH06224747A JPH06224747A JP1111393A JP1111393A JPH06224747A JP H06224747 A JPH06224747 A JP H06224747A JP 1111393 A JP1111393 A JP 1111393A JP 1111393 A JP1111393 A JP 1111393A JP H06224747 A JPH06224747 A JP H06224747A
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- pulse
- circuit
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- frequency divider
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Abstract
(57)【要約】
【目的】 パルスを所望の分周比で分周する分周回路に
おいて、周波数および入力レベルについて広い動作範囲
を持つ分周回路を簡単な回路構成で実現する。 【構成】 パルス分周部に入力されるパルスの幅を整え
るパルス整形部を設け、このパルス整形部の出力パルス
は、デューティ比検出部で検出され、パルス整形部にパ
ルス整形情報として負帰還される。 【効果】 広帯域な動作範囲を持つ分周回路を簡単な回
路構成で実現できる。また、直流オフセットが与えられ
るので入力レベルに関しても広い動作範囲が得られる。
おいて、周波数および入力レベルについて広い動作範囲
を持つ分周回路を簡単な回路構成で実現する。 【構成】 パルス分周部に入力されるパルスの幅を整え
るパルス整形部を設け、このパルス整形部の出力パルス
は、デューティ比検出部で検出され、パルス整形部にパ
ルス整形情報として負帰還される。 【効果】 広帯域な動作範囲を持つ分周回路を簡単な回
路構成で実現できる。また、直流オフセットが与えられ
るので入力レベルに関しても広い動作範囲が得られる。
Description
【０００１】
【産業上の利用分野】本発明は、パルスを所望の分周比
で分周する電子回路として利用する。特に、分周回路の
広帯域化技術に関する。
で分周する電子回路として利用する。特に、分周回路の
広帯域化技術に関する。
【０００２】
【従来の技術】入力周波数を整数分の一倍した出力周波
数を取り出す回路を分周回路という。図４を参照して従
来例回路を説明する。図４は従来例回路の構成図であ
る。電界効果トランジスタＦＥＴをスイッチＳＷとして
使用し、入力がハイレベルならばソースＳとドレインＤ
との間が導通し、入力がロウレベルならばソースＳとド
レインＤとの間が非導通になる。反転回路ＩＮＶはディ
ジタル回路で構成され、容量Ｃは反転回路ＩＮＶの入力
側の電圧を保持する。
数を取り出す回路を分周回路という。図４を参照して従
来例回路を説明する。図４は従来例回路の構成図であ
る。電界効果トランジスタＦＥＴをスイッチＳＷとして
使用し、入力がハイレベルならばソースＳとドレインＤ
との間が導通し、入力がロウレベルならばソースＳとド
レインＤとの間が非導通になる。反転回路ＩＮＶはディ
ジタル回路で構成され、容量Ｃは反転回路ＩＮＶの入力
側の電圧を保持する。
【０００３】次に、従来例回路の動作を説明する。電界
効果トランジスタＦＥＴによるスイッチＳＷが非導通の
ときは、容量Ｃによる状態が保持されている。このスイ
ッチＳＷが短時間だけ導通状態になると、容量Ｃにはこ
れまでとは逆の論理レベルが保持される。スイッチの導
通は短時間なので、この論理レベルの変化はフィードバ
ックされない。すなわち、１回パルスが入力されるごと
に状態が反転する。これは、入力パルス周期を２分周し
たことと等価である。
効果トランジスタＦＥＴによるスイッチＳＷが非導通の
ときは、容量Ｃによる状態が保持されている。このスイ
ッチＳＷが短時間だけ導通状態になると、容量Ｃにはこ
れまでとは逆の論理レベルが保持される。スイッチの導
通は短時間なので、この論理レベルの変化はフィードバ
ックされない。すなわち、１回パルスが入力されるごと
に状態が反転する。これは、入力パルス周期を２分周し
たことと等価である。
【０００４】次に、図５を参照してさらに動作を説明す
る。図５は入力パルスと出力パルスとの関係を示す図で
ある。図５（ａ）に示すように、入力パルス毎に容量Ｃ
が保持している論理レベルが反転し、これにしたがって
反転回路ＩＮＶを介して２分周された出力パルスが得ら
れる。図５（ｂ）に、図５（ａ）の状態におけるそれぞ
れの波形を示した（参考文献、MARC ROCCHI et al.IEEE
Journal of Solid-State Circuits V.SC-18 NO.3 June
1983 P369-376,fig5 ) 。これは、いわゆるディジタル
回路を用いたダイナミック型分周回路に分類されるもの
である。
る。図５は入力パルスと出力パルスとの関係を示す図で
ある。図５（ａ）に示すように、入力パルス毎に容量Ｃ
が保持している論理レベルが反転し、これにしたがって
反転回路ＩＮＶを介して２分周された出力パルスが得ら
れる。図５（ｂ）に、図５（ａ）の状態におけるそれぞ
れの波形を示した（参考文献、MARC ROCCHI et al.IEEE
Journal of Solid-State Circuits V.SC-18 NO.3 June
1983 P369-376,fig5 ) 。これは、いわゆるディジタル
回路を用いたダイナミック型分周回路に分類されるもの
である。
【０００５】
【発明が解決しようとする課題】このような分周回路
は、スイッチＳＷが導通する期間が被分周パルスに比べ
て長過ぎては動作しない。導通の期間が長ければ、反転
回路ＩＮＶのＮＯＴゲートの入出力を接続した、いわゆ
るリングオシレータを構成し自走発振してしまう。
は、スイッチＳＷが導通する期間が被分周パルスに比べ
て長過ぎては動作しない。導通の期間が長ければ、反転
回路ＩＮＶのＮＯＴゲートの入出力を接続した、いわゆ
るリングオシレータを構成し自走発振してしまう。
【０００６】図６にリングオシレータを示した。図６は
反転回路ＩＮＶによるリングオシレータを示す図であ
る。反転回路ＩＮＶが図６（ａ）に示したリングオシレ
ータを構成し自走発振する。電界効果トランジスタＦＥ
Ｔの入力がハイレベルになってからロウレベルに変化す
るまでの時間をτとし、入力がロウレベルになってから
ハイレベルに変化するまでの時間をτ′とすると図６
（ｂ）に示した波形の自走発振が行われる。リングオシ
レータではτ＋τ′の周期で発振が行われる。
反転回路ＩＮＶによるリングオシレータを示す図であ
る。反転回路ＩＮＶが図６（ａ）に示したリングオシレ
ータを構成し自走発振する。電界効果トランジスタＦＥ
Ｔの入力がハイレベルになってからロウレベルに変化す
るまでの時間をτとし、入力がロウレベルになってから
ハイレベルに変化するまでの時間をτ′とすると図６
（ｂ）に示した波形の自走発振が行われる。リングオシ
レータではτ＋τ′の周期で発振が行われる。
【０００７】本発明は、このような背景に行われたもの
であり、周波数および入力レベルについて広い動作範囲
を持つ分周回路を簡単な構成で提供することを目的とす
る。
であり、周波数および入力レベルについて広い動作範囲
を持つ分周回路を簡単な構成で提供することを目的とす
る。
【０００８】
【課題を解決するための手段】本発明は、被分周パルス
が制御入力となるスイッチ回路と、このスイッチ回路の
出力を入力とし出力を前記スイッチ回路の入力に帰還す
る反転回路とを含むパルス分周部を備えた分周回路であ
る。
が制御入力となるスイッチ回路と、このスイッチ回路の
出力を入力とし出力を前記スイッチ回路の入力に帰還す
る反転回路とを含むパルス分周部を備えた分周回路であ
る。
【０００９】ここで、本発明の特徴とするところは、前
記被分周パルスが通過するパルス整形部を設け、このパ
ルス整形部は、前記パルス分周部が所定の分周比で動作
する範囲に前記比分周パルスのデューティ比を整形する
回路を含むところにある。
記被分周パルスが通過するパルス整形部を設け、このパ
ルス整形部は、前記パルス分周部が所定の分周比で動作
する範囲に前記比分周パルスのデューティ比を整形する
回路を含むところにある。
【００１０】前記パルス整形部は、このパルス整形部の
入力信号を増幅する増幅器と、前記パルス分周部の入力
信号を積分してこの増幅器の入力に負帰還結合する回路
とを備えることが望ましい。
入力信号を増幅する増幅器と、前記パルス分周部の入力
信号を積分してこの増幅器の入力に負帰還結合する回路
とを備えることが望ましい。
【００１１】前記負帰還結合する回路に、基準電圧を加
算する回路を備えることが望ましい。
算する回路を備えることが望ましい。
【００１２】前記パルス分周部が、被分周パルスを２だ
けでなく３または４分周する回路であることが望まし
い。
けでなく３または４分周する回路であることが望まし
い。
【００１３】
【作用】ディジタル回路を用いたダイナミック型分周回
路の入力に、パルス整形部を付加してパルス幅をあらか
じめ定められた長さに整形する。
路の入力に、パルス整形部を付加してパルス幅をあらか
じめ定められた長さに整形する。
【００１４】このダイナミック型分周回路の入力または
出力のいずれか少なくとも一方の状態を監視し、それに
よって前記パルス整形部の動作を制御する。これによ
り、広帯域な動作範囲を持った分周回路を実現できる。
出力のいずれか少なくとも一方の状態を監視し、それに
よって前記パルス整形部の動作を制御する。これによ
り、広帯域な動作範囲を持った分周回路を実現できる。
【００１５】
【実施例】本発明実施例の構成を図１および図２を参照
して説明する。図１は本発明実施例回路のブロック構成
図である。図２は本発明実施例回路の構成図である。
して説明する。図１は本発明実施例回路のブロック構成
図である。図２は本発明実施例回路の構成図である。
【００１６】本発明は、被分周パルスが制御入力となる
スイッチ回路ＳＷと、このスイッチ回路ＳＷの出力を入
力とし出力をスイッチ回路ＳＷの入力に帰還する反転回
路ＩＮＶとを含むパルス分周部５を備えた分周回路であ
る。
スイッチ回路ＳＷと、このスイッチ回路ＳＷの出力を入
力とし出力をスイッチ回路ＳＷの入力に帰還する反転回
路ＩＮＶとを含むパルス分周部５を備えた分周回路であ
る。
【００１７】ここで、本発明の特徴とするところは、前
記被分周パルスが通過するパルス整形部３を設け、この
パルス整形部３は、パルス分周部５が所定の分周比で動
作する範囲に前記比分周パルスのデューティ比を整形す
る回路を含むところにある。
記被分周パルスが通過するパルス整形部３を設け、この
パルス整形部３は、パルス分周部５が所定の分周比で動
作する範囲に前記比分周パルスのデューティ比を整形す
る回路を含むところにある。
【００１８】パルス整形部３は、このパルス整形部３の
入力信号を増幅する増幅器であるリミティングアンプＬ
ＩＭと、パルス分周部５の入力信号を積分してこのリミ
ティングアンプＬＩＭの入力に負帰還結合する回路とし
て積分器４および加算器２およびデューティ比検出部７
を備えている。
入力信号を増幅する増幅器であるリミティングアンプＬ
ＩＭと、パルス分周部５の入力信号を積分してこのリミ
ティングアンプＬＩＭの入力に負帰還結合する回路とし
て積分器４および加算器２およびデューティ比検出部７
を備えている。
【００１９】加算器２の一つの入力には、基準電圧が与
えられる。このパルス分周部５は、被分周パルスを２分
周する。
えられる。このパルス分周部５は、被分周パルスを２分
周する。
【００２０】次に、本発明実施例の動作を説明する。パ
ルス整形部３は、パルス信号のデューティ比を制御入力
にしたがって変化させる。入力は、サイン波または矩形
波であり、出力は矩形波である。
ルス整形部３は、パルス信号のデューティ比を制御入力
にしたがって変化させる。入力は、サイン波または矩形
波であり、出力は矩形波である。
【００２１】パルス分周部５は、従来例で説明したディ
ジタル回路を用いたダイナミック型分周回路である。デ
ューティ比検出部７は、パルス整形部３の出力のデュー
ティ比に応じた制御電圧ＣＯＮを出力する回路である。
ジタル回路を用いたダイナミック型分周回路である。デ
ューティ比検出部７は、パルス整形部３の出力のデュー
ティ比に応じた制御電圧ＣＯＮを出力する回路である。
【００２２】図２に示すように、リミティングアンプＬ
ＩＭは、入力をあらかじめ定められた閾値で２値化す
る。加算器２は、基準電圧Ｖと制御電圧ＣＯＮとの誤差
電圧を出力する。積分器４はこの誤差電圧が零になるよ
うにリミティングアンプＬＩＭに定める閾値を制御す
る。デューティ比検出部７は、積分回路でありリミティ
ングアンプＬＩＭの出力の平均電圧を求める回路であ
る。これにより、リミティングアンプＬＩＭの平均値が
ある値になるように負帰還がかかる。リミティングアン
プＬＩＭの出力が常にハイレベルのときの制御電圧ＣＯ
ＮをＣH とし、常にロウレベルのときの電圧をＣL とす
る。基準電圧ＶをＣL よりも少し大きな値にするとデュ
ーティ比の小さな状態すなわち、ほとんどロウでハイ期
間が短いパルスで安定する。これをパルス分周部５に入
力することにより、パルス分周部５にはあらかじめ定め
られたパルス幅のパルス信号が入力される。
ＩＭは、入力をあらかじめ定められた閾値で２値化す
る。加算器２は、基準電圧Ｖと制御電圧ＣＯＮとの誤差
電圧を出力する。積分器４はこの誤差電圧が零になるよ
うにリミティングアンプＬＩＭに定める閾値を制御す
る。デューティ比検出部７は、積分回路でありリミティ
ングアンプＬＩＭの出力の平均電圧を求める回路であ
る。これにより、リミティングアンプＬＩＭの平均値が
ある値になるように負帰還がかかる。リミティングアン
プＬＩＭの出力が常にハイレベルのときの制御電圧ＣＯ
ＮをＣH とし、常にロウレベルのときの電圧をＣL とす
る。基準電圧ＶをＣL よりも少し大きな値にするとデュ
ーティ比の小さな状態すなわち、ほとんどロウでハイ期
間が短いパルスで安定する。これをパルス分周部５に入
力することにより、パルス分周部５にはあらかじめ定め
られたパルス幅のパルス信号が入力される。
【００２３】次に、図３を参照してパルス分周部５の動
作を説明する。図３はパルス分周部５の各部における信
号波形を示す図である。説明をわかりやすくするために
反転回路ＩＮＶの入力側をＸとし、出力側をＹとする。
パルス分周部５は従来例として図４に示した分周回路と
等価であるが図４に示した容量Ｃは、反転回路ＩＮＶの
入力浮遊容量に代えている。電界効果トランジスタＦＥ
Ｔのゲートの立ち上がり時間および立ち下がり時間は、
無視できるほど小さいとする。
作を説明する。図３はパルス分周部５の各部における信
号波形を示す図である。説明をわかりやすくするために
反転回路ＩＮＶの入力側をＸとし、出力側をＹとする。
パルス分周部５は従来例として図４に示した分周回路と
等価であるが図４に示した容量Ｃは、反転回路ＩＮＶの
入力浮遊容量に代えている。電界効果トランジスタＦＥ
Ｔのゲートの立ち上がり時間および立ち下がり時間は、
無視できるほど小さいとする。
【００２４】ここで、２分周動作を説明する。図３
（ａ）に示すように、最初にＹがハイレベルであり入力
パルスにより電界効果トランジスタＦＥＴによるスイ
ッチＳＷが導通すると、ＸはＹの値と同値のハイレベル
になる、τ時間後にＹはロウレベルになる、その後に、
入力パルスが到来するとＸはＹの値と同値のロウレベ
ルになる、τ′時間後にＹはハイレベルになる。この動
作を繰り返し、入力パルスが到来する毎にＸおよびＹの
値が変化して２分周動作になる。この動作は図３（ｂ）
に示すように入力パルスの到来間隔Ｔが長くなっても同
じである。ただし、スイッチＳＷが導通している期間す
なわち入力パルスがハイレベルの期間ｕが長過ぎてはこ
のようにならない。そこで、分周動作が行われる条件と
しては、 ｕ≦τ≦Ｔかつｕ≦τ′≦Ｔ となる。このスイッチＳＷが導通している期間すなわち
入力パルスがハイレベルの期間ｕおよび入力パルスの到
来間隔Ｔをかえることにより３分周または４分周動作を
行うことができる。
（ａ）に示すように、最初にＹがハイレベルであり入力
パルスにより電界効果トランジスタＦＥＴによるスイ
ッチＳＷが導通すると、ＸはＹの値と同値のハイレベル
になる、τ時間後にＹはロウレベルになる、その後に、
入力パルスが到来するとＸはＹの値と同値のロウレベ
ルになる、τ′時間後にＹはハイレベルになる。この動
作を繰り返し、入力パルスが到来する毎にＸおよびＹの
値が変化して２分周動作になる。この動作は図３（ｂ）
に示すように入力パルスの到来間隔Ｔが長くなっても同
じである。ただし、スイッチＳＷが導通している期間す
なわち入力パルスがハイレベルの期間ｕが長過ぎてはこ
のようにならない。そこで、分周動作が行われる条件と
しては、 ｕ≦τ≦Ｔかつｕ≦τ′≦Ｔ となる。このスイッチＳＷが導通している期間すなわち
入力パルスがハイレベルの期間ｕおよび入力パルスの到
来間隔Ｔをかえることにより３分周または４分周動作を
行うことができる。
【００２５】つぎに、パルス分周部５が３分周する場合
の動作を説明する。図３（ｃ）に示すように、最初にＹ
がハイレベルであり入力パルスでＸがハイレベルにな
る、τ時間後にＹはロウレベルになるが、その前に入力
パルスが到来する、これにより、Ｙがロウレベルに変
わるとともにＸもロウレベルになる、したがって、入力
パルスが入力されてもＸはロウレベルのままであり、
入力パルスが到来する前にＹがハイレベルになる、こ
の動作を繰り返し、入力パルスは３分周される。この３
分周動作を行う条件としては、Ａ；入力パルスが入力
されてもＸが変化しない、Ｂ；入力パルスがハイレベ
ルの期間ｕに入力パルスによる出力反転が起こる、と
いう２点である。これを式で表すとＡ；は、 ２Ｔ＋ｕ＜τ＋τ′かつ２Ｔ＞τ ∴τ＜２Ｔ＜τ−τ′−ｕ ∴τ／２＜Ｔ＜（τ−τ′−ｕ）／２ であり、Ｂ；は、 Ｔ＜τ＜Ｔ＋ｕ ∴τ−ｕ＜Ｔ＜τ である。したがって、 τ／２＜Ｔ＜（τ−τ′−ｕ）／２ かつ τ−ｕ＜Ｔ＜τ が３分周の条件となる。
の動作を説明する。図３（ｃ）に示すように、最初にＹ
がハイレベルであり入力パルスでＸがハイレベルにな
る、τ時間後にＹはロウレベルになるが、その前に入力
パルスが到来する、これにより、Ｙがロウレベルに変
わるとともにＸもロウレベルになる、したがって、入力
パルスが入力されてもＸはロウレベルのままであり、
入力パルスが到来する前にＹがハイレベルになる、こ
の動作を繰り返し、入力パルスは３分周される。この３
分周動作を行う条件としては、Ａ；入力パルスが入力
されてもＸが変化しない、Ｂ；入力パルスがハイレベ
ルの期間ｕに入力パルスによる出力反転が起こる、と
いう２点である。これを式で表すとＡ；は、 ２Ｔ＋ｕ＜τ＋τ′かつ２Ｔ＞τ ∴τ＜２Ｔ＜τ−τ′−ｕ ∴τ／２＜Ｔ＜（τ−τ′−ｕ）／２ であり、Ｂ；は、 Ｔ＜τ＜Ｔ＋ｕ ∴τ−ｕ＜Ｔ＜τ である。したがって、 τ／２＜Ｔ＜（τ−τ′−ｕ）／２ かつ τ−ｕ＜Ｔ＜τ が３分周の条件となる。
【００２６】つぎに、パルス分周部５が４分周する場合
の動作を説明する。図３（ｄ）に示すにように、最初に
Ｙがハイレベルであり入力パルスが到来するとＸがハ
イレベルとなる、入力パルスが到来してもＸに変化は
ない、入力パルスからτ時間後にＹがロウレベルに変
化する、入力パルスが到来するとＸがロウレベルにな
る、入力パルスが到来してもＸに変化はない、入力パ
ルスの前にＹが反転してハイレベルになっており、以
後はこの動作を繰り返し、入力パルスは４分周される。
この４分周の条件は、入力パルスが到来してもＸに変
化がないためには、 Ｔ＋ｕ＜τ であり、入力パルスが到来してもＸに変化がないため
には、 Ｔ＋ｕ＜τ′ であり、入力パルスの前にＹが反転しているために
は、 ２Ｔ＞τ であり、入力パルスの前にＹが反転しているために
は、 ２Ｔ＞τ′ である。これを整理すると、 τ／２＜Ｔ＜τ−ｕ かつ τ′／２＜Ｔ＜τ′−ｕ となる。
の動作を説明する。図３（ｄ）に示すにように、最初に
Ｙがハイレベルであり入力パルスが到来するとＸがハ
イレベルとなる、入力パルスが到来してもＸに変化は
ない、入力パルスからτ時間後にＹがロウレベルに変
化する、入力パルスが到来するとＸがロウレベルにな
る、入力パルスが到来してもＸに変化はない、入力パ
ルスの前にＹが反転してハイレベルになっており、以
後はこの動作を繰り返し、入力パルスは４分周される。
この４分周の条件は、入力パルスが到来してもＸに変
化がないためには、 Ｔ＋ｕ＜τ であり、入力パルスが到来してもＸに変化がないため
には、 Ｔ＋ｕ＜τ′ であり、入力パルスの前にＹが反転しているために
は、 ２Ｔ＞τ であり、入力パルスの前にＹが反転しているために
は、 ２Ｔ＞τ′ である。これを整理すると、 τ／２＜Ｔ＜τ−ｕ かつ τ′／２＜Ｔ＜τ′−ｕ となる。
【００２７】本発明実施例回路のパルス分周部５の構成
は、ディジタル回路を用いたダイナミック型であれば他
の構成とすることもできる。
は、ディジタル回路を用いたダイナミック型であれば他
の構成とすることもできる。
【００２８】デューティ比検出部７を設けずにパルス分
周部５の入力およびまたは出力を外部から監視し、手動
または自動によりパルス整形部３を制御する構成とする
こともできる。
周部５の入力およびまたは出力を外部から監視し、手動
または自動によりパルス整形部３を制御する構成とする
こともできる。
【００２９】パルス整形部３のフィードバック回路であ
る積分器４はＰＩ(Proportional Integral) 制御となっ
ているが、これをＰＩＤ(Proportional Integral and D
ifferential)制御などの構成とすることもできる。
る積分器４はＰＩ(Proportional Integral) 制御となっ
ているが、これをＰＩＤ(Proportional Integral and D
ifferential)制御などの構成とすることもできる。
【００３０】
【発明の効果】以上説明したように、本発明によれば広
帯域な動作範囲を持つ分周回路を簡単な回路構成で実現
できる。また、直流オフセットが与えられるので入力レ
ベルに関しても広い動作範囲が得られる。
帯域な動作範囲を持つ分周回路を簡単な回路構成で実現
できる。また、直流オフセットが与えられるので入力レ
ベルに関しても広い動作範囲が得られる。
【図１】本発明実施例回路のブロック構成図。
【図２】本発明実施例回路の構成図。
【図３】分周回路の各部における信号波形を示す図。
【図４】従来例回路の構成図。
【図５】入力パルスと出力パルスとの関係図。
【図６】反転回路によるリングオシレータを示す図。
１ 入力端子 ２ 加算器 ３ パルス整形部 ４ 積分器 ５ パルス分周部 ７ デューティ比検出部 ９ 出力端子 Ｃ 容量 Ｄ ドレイン ＦＥＴ 電界効果トランジスタ Ｇ ゲート ＩＮＶ 反転回路 ＬＩＭ リミティングアンプ Ｓ ソース ＳＷ スイッチ Ｔ 入力パルスの到来間隔 ｕ ハイレベルの期間 Ｖ 基準電圧 ＣＯＮ 制御電圧
Claims (4)
- 【請求項１】 被分周パルスが制御入力となるスイッチ
回路と、このスイッチ回路の出力を入力とし出力を前記
スイッチ回路の入力に帰還する反転回路とを含むパルス
分周部を備えた分周回路において、 前記被分周パルスが通過するパルス整形部を設け、 このパルス整形部は、前記パルス分周部が所定の分周比
で動作する範囲に前記比分周パルスのデューティ比を整
形する回路を含むことを特徴とする分周回路。 - 【請求項２】 前記パルス整形部は、このパルス整形部
の入力信号を増幅する増幅器と、前記パルス分周部の入
力信号を積分してこの増幅器の入力に負帰還結合する回
路とを備えた請求項１記載の分周回路。 - 【請求項３】 前記負帰還結合する回路に、基準電圧を
加算する回路を備えた請求項２記載の分周回路。 - 【請求項４】 前記パルス分周部が、被分周パルスを３
または４分周する回路である請求項１記載の分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1111393A JPH06224747A (ja) | 1993-01-26 | 1993-01-26 | 分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1111393A JPH06224747A (ja) | 1993-01-26 | 1993-01-26 | 分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06224747A true JPH06224747A (ja) | 1994-08-12 |
Family
ID=11768960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1111393A Pending JPH06224747A (ja) | 1993-01-26 | 1993-01-26 | 分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06224747A (ja) |
-
1993
- 1993-01-26 JP JP1111393A patent/JPH06224747A/ja active Pending
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