JPH06223043A - 分散メモリ型プロセッサシステム - Google Patents
分散メモリ型プロセッサシステムInfo
- Publication number
- JPH06223043A JPH06223043A JP5012331A JP1233193A JPH06223043A JP H06223043 A JPH06223043 A JP H06223043A JP 5012331 A JP5012331 A JP 5012331A JP 1233193 A JP1233193 A JP 1233193A JP H06223043 A JPH06223043 A JP H06223043A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- writing
- processors
- processing
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0815—Cache consistency protocols
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/10—Providing a specific technical effect
- G06F2212/1016—Performance improvement
- G06F2212/1021—Hit rate improvement
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Multi Processors (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】複数のプロセッサP1〜Pnがそれぞれ分散してメ
モリ15を持つ分散メモリ型プロセッサシステムに関し，
冗長実行時における仮想グローバル空間16への書き込み
処理に関するプロセッサ間データ転送を削減し，処理の
高速化を図ることを目的とする。 【構成】各プロセッサが冗長実行により仮想グローバル
空間16への書き込みを行う場合に，代表判定処理部13に
よって自プロセッサが代表になっているか否かを判定
し，代表となっている一つのプロセッサのみが書き込み
処理を実行する。また，代表して書き込み処理を行うプ
ロセッサを, 書き込み対象変数が存在するプロセッサに
割り当てる。
モリ15を持つ分散メモリ型プロセッサシステムに関し，
冗長実行時における仮想グローバル空間16への書き込み
処理に関するプロセッサ間データ転送を削減し，処理の
高速化を図ることを目的とする。 【構成】各プロセッサが冗長実行により仮想グローバル
空間16への書き込みを行う場合に，代表判定処理部13に
よって自プロセッサが代表になっているか否かを判定
し，代表となっている一つのプロセッサのみが書き込み
処理を実行する。また，代表して書き込み処理を行うプ
ロセッサを, 書き込み対象変数が存在するプロセッサに
割り当てる。
Description
【０００１】
【産業上の利用分野】本発明は，複数のプロセッサがそ
れぞれ分散してメモリを持つようにされたシステムにお
いて，冗長実行時の仮想グローバル空間への書き込みに
関する効率化を図った分散メモリ型プロセッサシステム
に関する。
れぞれ分散してメモリを持つようにされたシステムにお
いて，冗長実行時の仮想グローバル空間への書き込みに
関する効率化を図った分散メモリ型プロセッサシステム
に関する。
【０００２】近年，コンピュータは処理速度向上のため
に，マルチプロセッサ化が進んでいる。これに対応した
メモリ方式として分散メモリ方式の採用が行われてい
る。分散メモリ方式では，データを各プロセッサに分割
するため，データの転送が頻繁に発生する。特に，ＦＯ
ＲＴＲＡＮプログラムなどによる科学技術計算の分野
で，巨大なあるいは多次元の配列を各プロセッサで分割
して処理する場合には，データ・アクセスの高速化が望
まれている。
に，マルチプロセッサ化が進んでいる。これに対応した
メモリ方式として分散メモリ方式の採用が行われてい
る。分散メモリ方式では，データを各プロセッサに分割
するため，データの転送が頻繁に発生する。特に，ＦＯ
ＲＴＲＡＮプログラムなどによる科学技術計算の分野
で，巨大なあるいは多次元の配列を各プロセッサで分割
して処理する場合には，データ・アクセスの高速化が望
まれている。
【０００３】マルチプロセッサシステムにおいては，各
プロセッサが別々の処理を行う場合と各プロセッサが同
じ処理（冗長実行）を行う場合とがある。冗長実行を高
速にすることは，すべてのプロセッサについて効果があ
るため，全体の処理の高速化に非常に有効となる。
プロセッサが別々の処理を行う場合と各プロセッサが同
じ処理（冗長実行）を行う場合とがある。冗長実行を高
速にすることは，すべてのプロセッサについて効果があ
るため，全体の処理の高速化に非常に有効となる。
【０００４】
【従来の技術】図８は，従来技術の例についての説明図
である。図８は，分散メモリ型プロセッサシステムにお
ける記憶域の空間構成を示しており，１６は各プロセッ
サが共通にアクセスすることができるようにされた仮想
的な記憶空間である仮想グローバル空間，２０は各プロ
セッサが実行するプログラム，２１は各プロセッサが個
別にアクセスするローカル空間を表す。
である。図８は，分散メモリ型プロセッサシステムにお
ける記憶域の空間構成を示しており，１６は各プロセッ
サが共通にアクセスすることができるようにされた仮想
的な記憶空間である仮想グローバル空間，２０は各プロ
セッサが実行するプログラム，２１は各プロセッサが個
別にアクセスするローカル空間を表す。
【０００５】科学技術計算プログラムなどにおいて，巨
大なデータあるいは多次元配列などのデータを分散メモ
リ型プロセッサシステムにより処理する場合，データを
各プロセッサで分割して処理することが行われている。
この場合，各プロセッサにおいてデータを初期化する場
合など，同時に同じ処理を行うことがある。各プロセッ
サが同じ処理を行うことを冗長実行という。
大なデータあるいは多次元配列などのデータを分散メモ
リ型プロセッサシステムにより処理する場合，データを
各プロセッサで分割して処理することが行われている。
この場合，各プロセッサにおいてデータを初期化する場
合など，同時に同じ処理を行うことがある。各プロセッ
サが同じ処理を行うことを冗長実行という。
【０００６】図８に示すシステムでは，プロセッサＰ１
〜Ｐ４がプログラム２０を冗長実行している。ここでＡ
はグローバル変数であり，ｂはローカル変数である。プ
ログラム２０は，個々のプロセッサＰ１〜Ｐ４がローカ
ル空間２１に持つ変数ｂの値を，仮想グローバル空間１
６における変数Ａに書き込むことを指示している。
〜Ｐ４がプログラム２０を冗長実行している。ここでＡ
はグローバル変数であり，ｂはローカル変数である。プ
ログラム２０は，個々のプロセッサＰ１〜Ｐ４がローカ
ル空間２１に持つ変数ｂの値を，仮想グローバル空間１
６における変数Ａに書き込むことを指示している。
【０００７】従来，図８に示すようなシステムにおい
て，冗長実行時には同じグローバル変数Ａへの書き込み
を，すべての冗長実行するプロセッサＰ１〜Ｐ４が行っ
ていた。しかし，仮想グローバル空間１６への書き込み
は，その書き込み域が自プロセッサのメモリ内にない場
合には，プロセッサ間データ転送が必要になる。そのた
め，冗長実行時における仮想グローバル空間１６への書
き込み処理では，プロセッサ間データ転送が多く発生
し，処理速度の低下を招いていた。
て，冗長実行時には同じグローバル変数Ａへの書き込み
を，すべての冗長実行するプロセッサＰ１〜Ｐ４が行っ
ていた。しかし，仮想グローバル空間１６への書き込み
は，その書き込み域が自プロセッサのメモリ内にない場
合には，プロセッサ間データ転送が必要になる。そのた
め，冗長実行時における仮想グローバル空間１６への書
き込み処理では，プロセッサ間データ転送が多く発生
し，処理速度の低下を招いていた。
【０００８】
【発明が解決しようとする課題】以上のように，従来の
処理では，冗長実行の場合にはプログラムを実行するす
べてのプロセッサＰ１〜Ｐ４が同じ処理を行うため，グ
ローバル変数Ａへの書き込みを同時に各プロセッサが行
うことになり，通信のオーバヘッドが大きくなるという
問題があった。
処理では，冗長実行の場合にはプログラムを実行するす
べてのプロセッサＰ１〜Ｐ４が同じ処理を行うため，グ
ローバル変数Ａへの書き込みを同時に各プロセッサが行
うことになり，通信のオーバヘッドが大きくなるという
問題があった。
【０００９】本発明は上記問題点の解決を図り，冗長実
行時における仮想グローバル空間への書き込み処理を高
速化する手段を提供することを目的としている。
行時における仮想グローバル空間への書き込み処理を高
速化する手段を提供することを目的としている。
【００１０】
【課題を解決するための手段】図１は本発明の原理説明
図である。図１において，Ｐ１〜ＰｎはそれぞれＣＰＵ
およびメモリを有するプロセッサ，１０は各プロセッサ
間の通信に用いられる通信網，１１−１〜１１−ｎは書
き込み可否判定処理部，１２−１〜１２−ｎは変数の位
置判定処理部，１３−１〜１３ｎは代表判定処理部，１
５−１〜１５−ｎは各プロセッサが持つメモリ，１６は
仮想グローバル空間，１７は仮想グローバル空間におけ
る書き込み域を表す。
図である。図１において，Ｐ１〜ＰｎはそれぞれＣＰＵ
およびメモリを有するプロセッサ，１０は各プロセッサ
間の通信に用いられる通信網，１１−１〜１１−ｎは書
き込み可否判定処理部，１２−１〜１２−ｎは変数の位
置判定処理部，１３−１〜１３ｎは代表判定処理部，１
５−１〜１５−ｎは各プロセッサが持つメモリ，１６は
仮想グローバル空間，１７は仮想グローバル空間におけ
る書き込み域を表す。
【００１１】図１に示すシステムは，複数のプロセッサ
Ｐ１，Ｐ２，…が通信網１０によって結合され，それら
が各々分散してメモリ１５−１，１５−２，…を持つ分
散メモリ型プロセッサシステムである。仮想グローバル
空間１６は，各プロセッサが共通にアクセスすることが
できるようにされた仮想的な記憶空間であって，各プロ
セッサＰ１，Ｐ２，…のメモリ１５−１，１５−２，…
に分散して配置される記憶空間である。
Ｐ１，Ｐ２，…が通信網１０によって結合され，それら
が各々分散してメモリ１５−１，１５−２，…を持つ分
散メモリ型プロセッサシステムである。仮想グローバル
空間１６は，各プロセッサが共通にアクセスすることが
できるようにされた仮想的な記憶空間であって，各プロ
セッサＰ１，Ｐ２，…のメモリ１５−１，１５−２，…
に分散して配置される記憶空間である。
【００１２】請求項１記載の発明は，代表判定処理部１
３および書き込み処理部１４を持つ。書き込み可否判定
処理部１１における代表判定処理部１３は，プロセッサ
群の中の複数が同じ処理を行う冗長実行処理部分で仮想
グローバル空間１６への書き込みを行う場合に，冗長実
行するプロセッサにおいて自プロセッサが代表になって
いるかどうかを判定する処理手段である。
３および書き込み処理部１４を持つ。書き込み可否判定
処理部１１における代表判定処理部１３は，プロセッサ
群の中の複数が同じ処理を行う冗長実行処理部分で仮想
グローバル空間１６への書き込みを行う場合に，冗長実
行するプロセッサにおいて自プロセッサが代表になって
いるかどうかを判定する処理手段である。
【００１３】書き込み処理部１４は，書き込み可否判定
処理部１１の判定結果により，自プロセッサが代表とな
っていることがわかった場合に，実際に書き込み域１７
への書き込み処理を行い，自プロセッサが代表となって
いない場合には，書き込み域１７への書き込み処理を行
わないようにする処理手段である。
処理部１１の判定結果により，自プロセッサが代表とな
っていることがわかった場合に，実際に書き込み域１７
への書き込み処理を行い，自プロセッサが代表となって
いない場合には，書き込み域１７への書き込み処理を行
わないようにする処理手段である。
【００１４】請求項２記載の発明は，変数の位置判定処
理部１２および書き込み処理部１４を持つ。変数の位置
判定処理部１２は，プロセッサ群の中の複数が同じ処理
を行う冗長実行処理部分で仮想グローバル空間１６への
書き込みを行う場合に，冗長実行するプロセッサ群中の
メモリ１５に書き込み対象の変数が存在し，かつその変
数が自プロセッサのメモリ１５に存在するか否かを判定
する処理手段である。
理部１２および書き込み処理部１４を持つ。変数の位置
判定処理部１２は，プロセッサ群の中の複数が同じ処理
を行う冗長実行処理部分で仮想グローバル空間１６への
書き込みを行う場合に，冗長実行するプロセッサ群中の
メモリ１５に書き込み対象の変数が存在し，かつその変
数が自プロセッサのメモリ１５に存在するか否かを判定
する処理手段である。
【００１５】このとき，書き込み処理部１４は，変数の
位置判定処理部１２の判定結果により，書き込み域１７
が自プロセッサのメモリ１５に存在する場合に，実際に
書き込み域１７への書き込み処理を行い，書き込み域１
７が自プロセッサのメモリ１５に存在しない場合には，
書き込み域１７への書き込み処理を行わないようにす
る。
位置判定処理部１２の判定結果により，書き込み域１７
が自プロセッサのメモリ１５に存在する場合に，実際に
書き込み域１７への書き込み処理を行い，書き込み域１
７が自プロセッサのメモリ１５に存在しない場合には，
書き込み域１７への書き込み処理を行わないようにす
る。
【００１６】
【作用】本発明によれば，書き込み可否判定処理部１１
の変数の位置判定処理部１２または代表判定処理部１３
により，冗長実行時の仮想グローバル空間１６への書き
込みについて，各プロセッサが実際に書き込み処理を行
うべきかどうかを判定し，１つのプロセッサだけが書き
込みを行うので，従来，冗長実行するプロセッサがすべ
て行っていたプロセッサ間データ転送が，最大１回のプ
ロセッサ間データ転送で済むようになる。
の変数の位置判定処理部１２または代表判定処理部１３
により，冗長実行時の仮想グローバル空間１６への書き
込みについて，各プロセッサが実際に書き込み処理を行
うべきかどうかを判定し，１つのプロセッサだけが書き
込みを行うので，従来，冗長実行するプロセッサがすべ
て行っていたプロセッサ間データ転送が，最大１回のプ
ロセッサ間データ転送で済むようになる。
【００１７】特に，請求項２記載の発明では，冗長実行
時における仮想グローバル空間１６の書き込み域１７が
例えばプロセッサＰ２のメモリ１５−２にある場合に，
プロセッサＰ２が代表となって，プロセッサＰ２だけが
書き込み処理を行うので，通信網１０を介するプロセッ
サ間データ転送が不要となり，実行時間がさらに短縮さ
れる。
時における仮想グローバル空間１６の書き込み域１７が
例えばプロセッサＰ２のメモリ１５−２にある場合に，
プロセッサＰ２が代表となって，プロセッサＰ２だけが
書き込み処理を行うので，通信網１０を介するプロセッ
サ間データ転送が不要となり，実行時間がさらに短縮さ
れる。
【００１８】
【実施例】以下の実施例では，冗長実行するプロセッサ
が４台（Ｐ１〜Ｐ４）であるとして説明する。本発明
は，他の台数の場合にも同様に適用することができる。
が４台（Ｐ１〜Ｐ４）であるとして説明する。本発明
は，他の台数の場合にも同様に適用することができる。
【００１９】図２は，請求項１記載の発明に関する実施
例の説明図である。図２において，２０は各プロセッサ
が実行するプログラム，２１は各プロセッサが個別にア
クセスするローカル空間を表す。
例の説明図である。図２において，２０は各プロセッサ
が実行するプログラム，２１は各プロセッサが個別にア
クセスするローカル空間を表す。
【００２０】プロセッサＰ１〜Ｐ４がプログラム２０を
冗長実行する。ここでＡはグローバル変数であり，ｂは
ローカル変数である。グローバル変数Ａの領域は，仮想
グローバル空間１６内に割り当てられる。仮想グローバ
ル空間１６は，一般には各プロセッサＰ１〜Ｐ４のメモ
リに分割して配置される。冗長実行するプロセッサＰ１
〜Ｐ４以外のプロセッサのメモリに配置されることもあ
る。
冗長実行する。ここでＡはグローバル変数であり，ｂは
ローカル変数である。グローバル変数Ａの領域は，仮想
グローバル空間１６内に割り当てられる。仮想グローバ
ル空間１６は，一般には各プロセッサＰ１〜Ｐ４のメモ
リに分割して配置される。冗長実行するプロセッサＰ１
〜Ｐ４以外のプロセッサのメモリに配置されることもあ
る。
【００２１】プログラム２０は，個々のプロセッサＰ１
〜Ｐ４がローカル空間２１に持つ変数ｂの値を，仮想グ
ローバル空間１６における変数Ａに書き込むことを指示
している。冗長実行であるため，ローカル変数ｂの値は
全部同じである。
〜Ｐ４がローカル空間２１に持つ変数ｂの値を，仮想グ
ローバル空間１６における変数Ａに書き込むことを指示
している。冗長実行であるため，ローカル変数ｂの値は
全部同じである。
【００２２】このとき，各プロセッサは，次の処理を行
う。ここで，代表として転送を行うプロセッサは冗長実
行するプロセッサのマスタプロセッサ（例えば，プロセ
ッサＰ１）であるとする。マスタプロセッサは，プログ
ラム２０の実行制御に関する主な処理を行うように定め
られたプロセッサである。
う。ここで，代表として転送を行うプロセッサは冗長実
行するプロセッサのマスタプロセッサ（例えば，プロセ
ッサＰ１）であるとする。マスタプロセッサは，プログ
ラム２０の実行制御に関する主な処理を行うように定め
られたプロセッサである。
【００２３】各プロセッサは，まず自分がマスタプロセ
ッサであるかどうかを判定する。 (1) 自分がマスタプロセッサである場合，実際にグロー
バル変数Ａの領域が配置されているメモリを持つプロセ
ッサ（例えば，プロセッサＰ２）へ，変数ｂの値をデー
タ転送し，仮想グローバル空間１６への書き込みを行
う。
ッサであるかどうかを判定する。 (1) 自分がマスタプロセッサである場合，実際にグロー
バル変数Ａの領域が配置されているメモリを持つプロセ
ッサ（例えば，プロセッサＰ２）へ，変数ｂの値をデー
タ転送し，仮想グローバル空間１６への書き込みを行
う。
【００２４】(2) 自分がマスタプロセッサでない場合，
その書き込み処理については何もしないで処理を終了す
る。これにより，冗長実行時にも，図２に示すようにプ
ロセッサＰ１からプロセッサＰ２へのデータ転送が行わ
れるだけで，他のプロセッサからのデータ転送は必要が
なくなる。
その書き込み処理については何もしないで処理を終了す
る。これにより，冗長実行時にも，図２に示すようにプ
ロセッサＰ１からプロセッサＰ２へのデータ転送が行わ
れるだけで，他のプロセッサからのデータ転送は必要が
なくなる。
【００２５】図３は，請求項２記載の発明に関する実施
例の説明図である。図２に示す例と同様に，プロセッサ
Ｐ１〜Ｐ４がプログラム２０を冗長実行する。ここでＡ
はグローバル変数であり，ｂはローカル変数である。グ
ローバル変数Ａの領域は，仮想グローバル空間１６内に
割り当てられる。ここでは，プロセッサＰ２のメモリ内
に配置されている。
例の説明図である。図２に示す例と同様に，プロセッサ
Ｐ１〜Ｐ４がプログラム２０を冗長実行する。ここでＡ
はグローバル変数であり，ｂはローカル変数である。グ
ローバル変数Ａの領域は，仮想グローバル空間１６内に
割り当てられる。ここでは，プロセッサＰ２のメモリ内
に配置されている。
【００２６】前述の実施例では，冗長実行時における書
き込み処理を代表するプロセッサをマスタプロセッサと
したが，同じ値を書き込むので，マスタプロセッサに限
らず，冗長実行を行うプロセッサ群中の任意のプロセッ
サの一つが書き込みを行えばよい。そこで，本実施例で
は，書き込みを行う代表のプロセッサをグローバル変数
Ａの存在するプロセッサＰ２にする。
き込み処理を代表するプロセッサをマスタプロセッサと
したが，同じ値を書き込むので，マスタプロセッサに限
らず，冗長実行を行うプロセッサ群中の任意のプロセッ
サの一つが書き込みを行えばよい。そこで，本実施例で
は，書き込みを行う代表のプロセッサをグローバル変数
Ａの存在するプロセッサＰ２にする。
【００２７】同じプロセッサＰ２内での転送で済むた
め，図１に示す通信網１０を介するプロセッサ間データ
転送は不要となる。なお，書き込み対象のグローバル変
数が冗長実行を行うプロセッサ群中に存在しない場合に
は，任意のプロセッサ（例えば，マスタであるプロセッ
サＰ１）がプロセッサ間データ転送を用いて書き込みを
行う。
め，図１に示す通信網１０を介するプロセッサ間データ
転送は不要となる。なお，書き込み対象のグローバル変
数が冗長実行を行うプロセッサ群中に存在しない場合に
は，任意のプロセッサ（例えば，マスタであるプロセッ
サＰ１）がプロセッサ間データ転送を用いて書き込みを
行う。
【００２８】図４は，冗長実行を行う利用者プログラム
の例を示す図である。図４に示すＦＯＲＴＲＡＮソース
プログラム４０において，「！ＸＯＣＬ」の文は，並列
実行のための制御文である。ここでは，文により並列
実行するプロセッサ数を４台と指定している。文によ
り配列データとしてＧ（２０）とＬとを定義している。
また，文よりグローバル変数Ｇを宣言し，文により
ローカル変数Ｌを宣言している。文は，プロセッサ４
台による並列処理の開始を指示する文であり，次の文
の「Ｇ（１）＝Ｌ」は各プロセッサに共通であるため，
冗長実行の文となっている。文は，並列処理の終了を
指示する文である。
の例を示す図である。図４に示すＦＯＲＴＲＡＮソース
プログラム４０において，「！ＸＯＣＬ」の文は，並列
実行のための制御文である。ここでは，文により並列
実行するプロセッサ数を４台と指定している。文によ
り配列データとしてＧ（２０）とＬとを定義している。
また，文よりグローバル変数Ｇを宣言し，文により
ローカル変数Ｌを宣言している。文は，プロセッサ４
台による並列処理の開始を指示する文であり，次の文
の「Ｇ（１）＝Ｌ」は各プロセッサに共通であるため，
冗長実行の文となっている。文は，並列処理の終了を
指示する文である。
【００２９】この例では，特にデータ領域やプロセッサ
台数を文で与えるようになっており，この文では分
割のための情報を次のように設定している。 ・分割対象プロセッサ＝Ｐ（Ｐは文により４台と宣言
されている）。 ・分割対象範囲＝１：２０（Ｇ（１）からＧ（２０）ま
で）。 ・分割の種類＝均等分割。
台数を文で与えるようになっており，この文では分
割のための情報を次のように設定している。 ・分割対象プロセッサ＝Ｐ（Ｐは文により４台と宣言
されている）。 ・分割対象範囲＝１：２０（Ｇ（１）からＧ（２０）ま
で）。 ・分割の種類＝均等分割。
【００３０】４台のプロセッサＰ１〜Ｐ４と仮想グロー
バル空間１６およびローカルメモリの関係は，図５に示
すようになる。文の「Ｇ（１）＝Ｌ」では，各ローカ
ル空間２１におけるローカル変数Ｌからグローバル変数
Ｇ（１）へのデータ転送が指示されているが，このうち
実際に転送処理を行うのはプロセッサＰ１だけである。
バル空間１６およびローカルメモリの関係は，図５に示
すようになる。文の「Ｇ（１）＝Ｌ」では，各ローカ
ル空間２１におけるローカル変数Ｌからグローバル変数
Ｇ（１）へのデータ転送が指示されているが，このうち
実際に転送処理を行うのはプロセッサＰ１だけである。
【００３１】図４に示すＦＯＲＴＲＡＮソースプログラ
ム４０は，コンパイラによって，例えば図６（Ａ）に示
すようなオブジェクト（擬似コード６０）に展開され
る。なお，ここでは説明を分かりやすくするため擬似コ
ードの形で表している。
ム４０は，コンパイラによって，例えば図６（Ａ）に示
すようなオブジェクト（擬似コード６０）に展開され
る。なお，ここでは説明を分かりやすくするため擬似コ
ードの形で表している。
【００３２】図４に示す文は，「parallel＿star
t();」に展開される。この擬似コードで表される関数
は，４台並列の初期化処理を行うライブラリを呼び出し
ている。次の「G(1)＝L 」（文）は，「send(G(1),
L)」に展開される。この関数（以下，ＳＥＮＤ関数とい
う）は，ローカル変数Ｌからグローバル変数Ｇ（１）へ
の転送処理を行うことを指示している。また，文は，
「parallel＿end();」に展開される。この関数は，４台
並列の終了処理を行うライブラリを呼び出している。
t();」に展開される。この擬似コードで表される関数
は，４台並列の初期化処理を行うライブラリを呼び出し
ている。次の「G(1)＝L 」（文）は，「send(G(1),
L)」に展開される。この関数（以下，ＳＥＮＤ関数とい
う）は，ローカル変数Ｌからグローバル変数Ｇ（１）へ
の転送処理を行うことを指示している。また，文は，
「parallel＿end();」に展開される。この関数は，４台
並列の終了処理を行うライブラリを呼び出している。
【００３３】図６（Ａ）に示すように展開されたオブジ
ェクトをもとに作成されたロードモジュールは，図６
（Ｂ）に示すように各プロセッサＰ１〜Ｐ４に割り当て
られて実行される。すなわち，同一ロードモジュール６
１がそれぞれのプロセッサＰ１〜Ｐ４上に載り，それぞ
れ独立に実行される。
ェクトをもとに作成されたロードモジュールは，図６
（Ｂ）に示すように各プロセッサＰ１〜Ｐ４に割り当て
られて実行される。すなわち，同一ロードモジュール６
１がそれぞれのプロセッサＰ１〜Ｐ４上に載り，それぞ
れ独立に実行される。
【００３４】図７は，グローバル変数への書き込み処理
を行うライブラリの処理フローチャートを示す。このラ
イブラリは，上記ＳＥＮＤ関数により呼び出されて実行
される。
を行うライブラリの処理フローチャートを示す。このラ
イブラリは，上記ＳＥＮＤ関数により呼び出されて実行
される。
【００３５】まず処理７０により，書き込み対象グロー
バル変数が冗長実行するプロセッサ群の中に存在するか
どうかを判定する。存在しない場合，処理７３へ移る。
存在する場合，処理７１により，書き込み対象グローバ
ル変数が，自プロセッサ内に存在するかどうかを判定す
る。存在しない場合，何もしないで処理を終了する。
バル変数が冗長実行するプロセッサ群の中に存在するか
どうかを判定する。存在しない場合，処理７３へ移る。
存在する場合，処理７１により，書き込み対象グローバ
ル変数が，自プロセッサ内に存在するかどうかを判定す
る。存在しない場合，何もしないで処理を終了する。
【００３６】自プロセッサ内に存在する場合，処理７２
により，プロセッサ内のローカル空間から仮想グローバ
ル空間１６の該当メモリ領域にデータをコピーし，処理
を終了する。
により，プロセッサ内のローカル空間から仮想グローバ
ル空間１６の該当メモリ領域にデータをコピーし，処理
を終了する。
【００３７】書き込み対象グローバル変数が冗長実行す
るプロセッサ群の中に存在しない場合，処理７３により
自プロセッサがマスタであるかどうかを判定する。マス
タでない場合，何もしないで処理を終了する。
るプロセッサ群の中に存在しない場合，処理７３により
自プロセッサがマスタであるかどうかを判定する。マス
タでない場合，何もしないで処理を終了する。
【００３８】自プロセッサがマスタである場合，処理７
４により，プロセッサ間データ転送を用いて，グローバ
ル変数が存在する他のプロセッサのメモリ領域への書き
込み処理を行う。
４により，プロセッサ間データ転送を用いて，グローバ
ル変数が存在する他のプロセッサのメモリ領域への書き
込み処理を行う。
【００３９】上記実施例の説明では，グローバル変数が
一つのプロセッサ内に収まる場合の例について説明した
が，グローバル変数が複数のプロセッサにまたがって存
在する場合にも，同様の処理によって処理の高速化を図
ることができる。
一つのプロセッサ内に収まる場合の例について説明した
が，グローバル変数が複数のプロセッサにまたがって存
在する場合にも，同様の処理によって処理の高速化を図
ることができる。
【００４０】
【発明の効果】以上説明したように，本発明によれば，
多大な実行時間を必要とするプロセッサ間データ転送の
回数を削減することができ，実行時間の短縮が可能にな
る。また，これに伴い，データ転送量が多くなる際に生
じる転送の衝突が起きにくくなるので，システムの処理
性能が向上する。
多大な実行時間を必要とするプロセッサ間データ転送の
回数を削減することができ，実行時間の短縮が可能にな
る。また，これに伴い，データ転送量が多くなる際に生
じる転送の衝突が起きにくくなるので，システムの処理
性能が向上する。
【図１】本発明の原理説明図である。
【図２】本発明の実施例の説明図である。
【図３】本発明の実施例の説明図である。
【図４】冗長実行を行う利用者プログラムの例を示す図
である。
である。
【図５】本発明の実施例における転送処理を説明するた
めの図である。
めの図である。
【図６】コンパイラ出力オブジェクトの例を示す図であ
る。
る。
【図７】本発明の実施例によるグローバル変数への書き
込み処理を行うライブラリの処理フローチャートであ
る。
込み処理を行うライブラリの処理フローチャートであ
る。
【図８】従来技術の例についての説明図である。
Ｐ１〜Ｐｎ プロセッサ １０ 通信網 １１ 書き込み可否判定処理部 １２ 変数の位置判定処理部 １３ 代表判定処理部 １４ 書き込み処理部 １５ メモリ １６ 仮想グローバル空間 １７ 書き込み域
Claims (2)
- 【請求項１】 複数のプロセッサ(P1,P2, …,Pn)がそれ
ぞれ分散してメモリ(15)を持ち，それらのメモリを１つ
の仮想的な記憶空間(16)に対応づけて各プロセッサから
アクセスできるように構成された分散メモリ型プロセッ
サシステムにおいて，前記プロセッサ群の中の複数が同
じ処理を行う冗長実行処理部分で前記仮想的な記憶空間
への書き込みを行う場合に，冗長実行するプロセッサに
おいて自プロセッサが代表になっているかどうかを判定
する処理手段(13)と，代表となっているプロセッサだけ
が前記冗長実行時における仮想的な記憶空間への書き込
みを行い，他のプロセッサは書き込み処理を行わないよ
うにする処理手段(14)とを備えたことを特徴とする分散
メモリ型プロセッサシステム。 - 【請求項２】 複数のプロセッサ(P1,P2, …,Pn)がそれ
ぞれ分散してメモリ(15)を持ち，それらのメモリを１つ
の仮想的な記憶空間(16)に対応づけて各プロセッサから
アクセスできるように構成された分散メモリ型プロセッ
サシステムにおいて，前記プロセッサ群の中の複数が同
じ処理を行う冗長実行処理部分で前記仮想的な記憶空間
への書き込みを行う場合に，冗長実行するプロセッサ群
の中に含まれるメモリ内に書き込み対象の変数が存在
し，かつその変数が自プロセッサのメモリに存在するか
否かを判定する処理手段(12)と，書き込み対象の変数が
自プロセッサのメモリに存在する場合に，そのプロセッ
サだけが前記冗長実行時における仮想的な記憶空間への
書き込みを行い，他のプロセッサは書き込み処理を行わ
ないようにする処理手段(14)とを備えたことを特徴とす
る分散メモリ型プロセッサシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5012331A JP2826028B2 (ja) | 1993-01-28 | 1993-01-28 | 分散メモリ型プロセッサシステム |
| US08/582,662 US6665700B1 (en) | 1993-01-28 | 1996-01-04 | Distributed-memory multiprocessor system utilizing plural multiprocessors with virtual storage space |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5012331A JP2826028B2 (ja) | 1993-01-28 | 1993-01-28 | 分散メモリ型プロセッサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06223043A true JPH06223043A (ja) | 1994-08-12 |
| JP2826028B2 JP2826028B2 (ja) | 1998-11-18 |
Family
ID=11802329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5012331A Expired - Lifetime JP2826028B2 (ja) | 1993-01-28 | 1993-01-28 | 分散メモリ型プロセッサシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6665700B1 (ja) |
| JP (1) | JP2826028B2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7233998B2 (en) * | 2001-03-22 | 2007-06-19 | Sony Computer Entertainment Inc. | Computer architecture and software cells for broadband networks |
| US7415703B2 (en) | 2003-09-25 | 2008-08-19 | International Business Machines Corporation | Loading software on a plurality of processors |
| US7523157B2 (en) | 2003-09-25 | 2009-04-21 | International Business Machines Corporation | Managing a plurality of processors as devices |
| US7549145B2 (en) | 2003-09-25 | 2009-06-16 | International Business Machines Corporation | Processor dedicated code handling in a multi-processor environment |
| US7444632B2 (en) | 2003-09-25 | 2008-10-28 | International Business Machines Corporation | Balancing computational load across a plurality of processors |
| US7389508B2 (en) * | 2003-09-25 | 2008-06-17 | International Business Machines Corporation | System and method for grouping processors and assigning shared memory space to a group in heterogeneous computer environment |
| US7496917B2 (en) | 2003-09-25 | 2009-02-24 | International Business Machines Corporation | Virtual devices using a pluarlity of processors |
| US8006056B2 (en) * | 2004-01-30 | 2011-08-23 | Hewlett-Packard Development Company, L.P. | Storage system including capability to move a virtual storage device group without moving data |
| US7305520B2 (en) * | 2004-01-30 | 2007-12-04 | Hewlett-Packard Development Company, L.P. | Storage system with capability to allocate virtual storage segments among a plurality of controllers |
| US7363541B2 (en) * | 2004-02-23 | 2008-04-22 | Hewlett-Packard Development Company, L.P. | Command management using task attributes |
| US20060230245A1 (en) * | 2005-04-08 | 2006-10-12 | Microsoft Corporation | Data storage safety indicator and expander |
| US8010498B2 (en) * | 2005-04-08 | 2011-08-30 | Microsoft Corporation | Virtually infinite reliable storage across multiple storage devices and storage services |
| US8527741B2 (en) * | 2005-07-05 | 2013-09-03 | Viasat, Inc. | System for selectively synchronizing high-assurance software tasks on multiple processors at a software routine level |
| US7802075B2 (en) * | 2005-07-05 | 2010-09-21 | Viasat, Inc. | Synchronized high-assurance circuits |
| US8190877B2 (en) * | 2005-07-05 | 2012-05-29 | Viasat, Inc. | Trusted cryptographic processor |
| US20080016062A1 (en) * | 2006-06-30 | 2008-01-17 | Drescher Keith A | Request-response trigger generation in link-connected computing systems |
| US9733995B2 (en) * | 2014-12-17 | 2017-08-15 | Intel Corporation | Scalable synchronization mechanism for distributed memory |
| JP6432450B2 (ja) * | 2015-06-04 | 2018-12-05 | 富士通株式会社 | 並列計算装置、コンパイル装置、並列処理方法、コンパイル方法、並列処理プログラムおよびコンパイルプログラム |
| JP6799258B2 (ja) * | 2016-12-28 | 2020-12-16 | 富士通株式会社 | ノード間通信プログラム、並列処理装置およびノード間通信方法 |
| US11366752B2 (en) * | 2020-03-19 | 2022-06-21 | Micron Technology, Inc. | Address mapping between shared memory modules and cache sets |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5540950B2 (ja) * | 1974-11-30 | 1980-10-21 | ||
| US4007450A (en) * | 1975-06-30 | 1977-02-08 | International Business Machines Corporation | Data sharing computer network |
| US4539637A (en) * | 1982-08-26 | 1985-09-03 | At&T Bell Laboratories | Method and apparatus for handling interprocessor calls in a multiprocessor system |
| US4648035A (en) * | 1982-12-06 | 1987-03-03 | Digital Equipment Corporation | Address conversion unit for multiprocessor system |
| GB2156554B (en) * | 1984-03-10 | 1987-07-29 | Rediffusion Simulation Ltd | Processing system with shared data |
| US5146607A (en) * | 1986-06-30 | 1992-09-08 | Encore Computer Corporation | Method and apparatus for sharing information between a plurality of processing units |
| US5123101A (en) * | 1986-11-12 | 1992-06-16 | Xerox Corporation | Multiple address space mapping technique for shared memory wherein a processor operates a fault handling routine upon a translator miss |
| US4811216A (en) * | 1986-12-22 | 1989-03-07 | American Telephone And Telegraph Company | Multiprocessor memory management method |
| IT1223142B (it) * | 1987-11-17 | 1990-09-12 | Honeywell Bull Spa | Sistema multiprocessore di elaborazione con multiplazione di dati globali |
| US4965717A (en) * | 1988-12-09 | 1990-10-23 | Tandem Computers Incorporated | Multiple processor system having shared memory with private-write capability |
| US5117350A (en) * | 1988-12-15 | 1992-05-26 | Flashpoint Computer Corporation | Memory address mechanism in a distributed memory architecture |
| US5175837A (en) * | 1989-02-03 | 1992-12-29 | Digital Equipment Corporation | Synchronizing and processing of memory access operations in multiprocessor systems using a directory of lock bits |
| IT1228728B (it) * | 1989-03-15 | 1991-07-03 | Bull Hn Information Syst | Sistema multiprocessore con replicazione di dati globali e due livelli di unita' di traduzione indirizzi. |
| JPH031260A (ja) * | 1989-05-30 | 1991-01-07 | Hitachi Ltd | 計算機方式 |
| US5303362A (en) * | 1991-03-20 | 1994-04-12 | Digital Equipment Corporation | Coupled memory multiprocessor computer system including cache coherency management protocols |
| US5249297A (en) * | 1991-04-29 | 1993-09-28 | Hewlett-Packard Company | Methods and apparatus for carrying out transactions in a computer system |
-
1993
- 1993-01-28 JP JP5012331A patent/JP2826028B2/ja not_active Expired - Lifetime
-
1996
- 1996-01-04 US US08/582,662 patent/US6665700B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6665700B1 (en) | 2003-12-16 |
| JP2826028B2 (ja) | 1998-11-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2826028B2 (ja) | 分散メモリ型プロセッサシステム | |
| JPH04348451A (ja) | 並列計算機 | |
| US4414627A (en) | Main memory control system | |
| US5974512A (en) | System for saving and restoring contents of a plurality of registers | |
| US4771380A (en) | Virtual vector registers for vector processing system | |
| JPH1027102A (ja) | 演算処理装置 | |
| JPH0544054B2 (ja) | ||
| KR19990013772A (ko) | 레지스터 화일 | |
| US20240168639A1 (en) | Efficient reduce-scatter via near-memory computation | |
| KR20200142200A (ko) | 신경망 연산 효율 증대를 위한 신경망 가속기 및 그의 동작 방법 | |
| JPH05197619A (ja) | マルチｃｐｕ用メモリ制御回路 | |
| JP7225904B2 (ja) | ベクトル演算処理装置、ベクトル演算処理装置による配列変数初期化方法、及び、ベクトル演算処理装置による配列変数初期化プログラム | |
| KR20220124530A (ko) | 뉴럴 프로세싱 장치 및 뉴럴 프로세싱 장치의 동작 방법 | |
| US6199143B1 (en) | Computing system with fast data transfer of CPU state related information | |
| JP3304445B2 (ja) | プログラム生成処理装置 | |
| US5933856A (en) | System and method for processing of memory data and communication system comprising such system | |
| US11461141B2 (en) | Methods to deal with insufficient memory protection unit (MPU) regions | |
| KR100294314B1 (ko) | 데이터처리시스템및방법과그런시스템과의통신시스템 | |
| JPH10177566A (ja) | メモリアクセスの高速化処理装置および記録媒体 | |
| JPH06324999A (ja) | マルチプロセッサシステム | |
| JPH01173165A (ja) | ベクトルデータ処理装置 | |
| JP2591362B2 (ja) | データ選択処理方法 | |
| JP2000029783A (ja) | プロセッサ及び計算機 | |
| Cañas | Address space virtualization in reconfigurable computers | |
| JPH0773094A (ja) | メモリ初期化制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980825 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080911 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080911 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090911 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090911 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100911 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100911 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110911 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120911 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120911 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130911 Year of fee payment: 15 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130911 Year of fee payment: 15 |