JPH06223026A

JPH06223026A - メモリユニットを具備する情報処理システム

Info

Publication number: JPH06223026A
Application number: JP902293A
Authority: JP
Inventors: Noburo Kubota; 修朗久保田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1993-01-22
Filing date: 1993-01-22
Publication date: 1994-08-12

Abstract

(57)【要約】【目的】従来ＦＤＤインタフェースとの互換性を確保
するためのＦＤＤ−ＩＣメモリカードインタフェース変
換回路を設け、従来のプログラムを変更することなく、
ＦＤＤの代替としてＩＣメモリカードを使用してファイ
ルアクセスの高速化を図り得るメモリユニットを具備す
る情報処理システムを提供する。【構成】メモリユニットを具備する情報処理システム
において、上位中央処理装置１１と、この上位中央処理
装置１１に接続される擬似ＦＤＣインタフェース回路２
０と、この擬似ＦＤＣインタフェース回路２０に接続さ
れるメモリユニット３０を設け、このメモリユニット３
０は、メモリコントロール用中央処理装置３１と、メモ
リＲＯＭ４１、ＲＡＭ４２と、メモリコントロール用中
央処理装置３１に接続されるＩＣメモリカードインタフ
ェース回路３３と、このＩＣメモリカードインタフェー
ス回路３３に接続されるＩＣメモリカード３４と、この
ＩＣメモリカードに接続される前記ＩＣメモリカード内
のバッテリの残量を検出表示する表示駆動回路と、この
表示駆動回路に接続される表示装置とを設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＩＣメモリカードを搭
載したメモリユニットに関するものである。

【０００２】

【従来の技術】従来、ＩＣメモリカードはパソコン等の
小形電子機器に搭載されて、その補助記憶装置として幅
広く使用されている。そのＩＣメモリカードの可搬性、
データ保存性において、プログラム格納用、データ格納
用、各種パラメータ設定情報格納用として有用である。

【０００３】ＩＣメモリカード出現以前は、フロッピィ
ディスク等がその役目を果たしていたが、ＩＣメモリカ
ードにより、その用途の一部が代替されている。図９は
かかる従来のＩＣメモリカードを使用したパソコンの一
構成例を示したものである。図９において、１はパソコ
ンの本体を制御する中央処理装置（ＣＰＵ）であり、こ
の中央処理装置（ＣＰＵ）１には、バスを介して、本体
の制御手順を示すプログラムを格納した主記憶部（ＭＥ
Ｍ）２、表示部（ＤＳＰ）３を制御するための表示制御
部（ＤＳＰＣ）４、キーボード部（ＫＢ）５に接続され
るキーボード制御部（ＫＢＣ）６、本体の補助記憶装置
としてのフロッピィディスクユニット（ＦＤＤ）７を制
御するためのＦＤＤ制御部（ＦＤＣ）８、ＩＣメモリカ
ード９に接続され、中央処理装置１からのアクセスをＩ
Ｃメモリカード９に伝えるＩＣメモリカードインタフェ
ース回路１０がそれぞれ接続されている。

【０００４】ここで、中央処理装置１とＦＤＤ制御部８
のインタフェースは、ＦＤＤコントローラ（例えば、日
本電気製μＰＤ７６５）で規定されるマイコンインタフ
ェースであるのに対して、中央処理装置１とＩＣメモリ
カードインタフェース回路１０のインタフェースは、例
えばＪＥＩＤＡで規定されているインタフェースに代表
されるものがあり、各々のインタフェースを持ってい
る。

【０００５】

【発明が解決しようとする課題】しかしながら、上記し
た従来の構成の装置では、ＩＣメモリカード９とＦＤＤ
７とがＣＰＵ１に対するインタフェースを異にするため
に、従来のプログラムでＦＤＤを使用していたアプリケ
ーションをＩＣメモリカード９で置換することができな
い。

【０００６】また、あえてこれを行うためには、従来の
プログラムを修正する必要があり、ソフト互換性が損な
われるという第１の問題点がある。また、上記装置にお
いて使用するＩＣメモリカード９の種類が使用メモリデ
バイスによって、ＳＲＡＭ（スタティックＲＡＭ）タ
イプ、ＤＲＡＭ（ダイナミックＲＡＭ）タイプ、ＥＰ
ＲＯＭ、ＥＥＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒ
ａｓａｂｌｅＰｒｏｇｒａｍｍａｂｌｅ：電気的消去
書込み可能ＲＯＭ）タイプ、フラッシュメモリタイプ、
ＯＴＰＲＯＭ（ＯｎｅＴｉｍｅＰｒｏｇｒａｍａｂ
ｌｅＲＯＭ）タイプ等があるが、これらのデバイスは
それぞれ制御タイミングが異なっており、特に、ＥＥＰ
ＲＯＭは書き込みタイミングが遅く、他のデバイスと同
じ制御で処理できないという第２の問題点がある。

【０００７】この中で、ＳＲＡＭタイプは、高速性が期
待でき、バッテリのバックアップによりデータ保持が可
能であり、ＦＤＤ７と同じ機能を高性能で実現できる。
しかし、バッテリはデータ保持時間に限度があり、定期
的に交換する必要がある。そして、従来のＩＣメモリカ
ード９では、このバッテリの交換時期を目視により判定
できないという第３の問題点がある。

【０００８】また、不幸にして保持データが破壊された
場合、これを復旧するために別のファイルから複写を行
うことになるが、オペレータがこれを認識し、実行する
ことになり、操作の煩雑さがあるという第４の問題点が
ある。本発明は、以上述べた従来ＦＤＤインタフェース
との互換性を確保するためのＦＤＤ−ＩＣメモリカード
インタフェース変換回路を設け、従来のプログラムを変
更することなく、ＦＤＤの代替としてＩＣメモリカード
を使用してファイルアクセスの高速化を図り得るメモリ
ユニットを具備する情報処理システムを提供することを
目的とする。

【０００９】また、搭載するＩＣメモリカードの種類、
例えばＳＲＡＭ、ＤＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯ
Ｍ、ＯＴＰＲＯＭ、フラッシュメモリといったものに関
わらず制御できる構造として、汎用性のあるメモリボー
ドとして使用できるメモリユニットを具備する情報処理
システムを提供する。この時、ＳＲＡＭタイプの場合
は、保持データをバッテリによってバックアップしてい
るが、バッテリがなくなるとデータが破壊されるのを防
ぐために、バッテリが無くなる直前にこれを検出して表
示するメモリユニットを具備する情報処理システムを提
供する。

【００１０】更に、ＩＣメモリカード制御回路が複数の
ＩＣメモリカードを制御する構造として、上位ＣＰＵを
介することなく、高速に複数ＩＣメモリカード間での複
写動作ができるようにして、保持データが破壊されたＩ
Ｃメモリカードが検出されると、このＩＣメモリカード
に対して、他の例えばＥＥＰＲＯＭタイプのＩＣメモリ
カードでバックアップされたデータを複写することに使
用できるメモリユニットを具備する情報処理システムを
提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明は、上記目的を達
成するために、メモリユニットを具備する情報処理シス
テムにおいて、上位中央処理装置と、この上位中央処理
装置に接続される擬似ＦＤＣインタフェース回路と、こ
の擬似ＦＤＣインタフェース回路に接続されるメモリユ
ニットを設け、該メモリユニットは、メモリコントロー
ル用中央処理装置と、メモリと、前記メモリコントロー
ル用中央処理装置に接続されるＩＣメモリカードインタ
フェース回路と、このＩＣメモリカードインタフェース
回路に接続されるＩＣメモリカードと、このＩＣメモリ
カード内のバッテリの残量を検出表示する表示駆動回路
と、この表示駆動回路に接続される表示装置とを設ける
ようにしたものである。

【００１２】

【作用】本発明によれば、パソコン等の小型電子機器及
び産業用各種制御装置において、マイコンを応用した電
子機器の補助記憶装置として使用されるＩＣメモリカー
ドのマイコンとのインタフェース回路に、擬似ＦＤＤイ
ンタフェース回路を付加して上位中央処理装置ＣＰＵと
のやりとりを行い、従来のＦＤＣ（例えば日本電気製μ
ＰＤ７６５に代表されるＦＤＤコントローラ）を有した
ＦＤＤユニットとの置換が可能である。

【００１３】更に、ＳＲＡＭデバイス使用時にカード内
のバッテリ残量を、ＩＣメモリカードインタフェースを
介して得られた信号状態を判定し、これをオペレータに
伝達するための表示機能を具備する。そして、ＥＥＰＲ
ＯＭ使用時にこれが搭載されていることを中央処理装置
（ワンチップマイコン）で認識し、検出して、上位中央
処理装置を介して、そのデバイスへの書き込みを実行す
ることができる。

【００１４】また、ＩＣメモリカードインタフェース回
路に内蔵された機能として、ＩＣメモリカード同士のデ
ータ転送機能を設けるようにしたので、擬似ＦＤＤイン
タフェース回路を経由して上位のＣＰＵが制御すること
がない。したがってオペレータが介在することなく、高
速にＩＣメモリカードの模写を行うことができる。

【００１５】

【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。図１は本発明の実施例を示す情報
処理システムの全体ブロック図である。図中、１１は上
位中央処理装置（上位ＣＰＵ）、１２はその上位ＣＰＵ
１１のシステムバスであり、アドレスバスとデータバス
を含み、リード制御信号、ライト制御信号、ＤＭＡ（ダ
イレクト・メモリ・アクセス）制御信号、割り込み信号
等を伝送する。

【００１６】２０は擬似ＦＤＣインタフェース回路であ
り、このインタフェース回路２０は、上位ＣＰＵインタ
フェース回路２１を有し、この上位ＣＰＵインタフェー
ス回路２１にはコマンドレジスタ群２２、ステータスレ
ジスタ群２３が接続されている。また、上位ＣＰＵイン
タフェース回路２１はローカルシステムバス２５を介し
て８０８５等のサブ中央処理装置（サブＣＰＵ）２４と
接続されている。このサブＣＰＵ２４にはローカルメモ
リバス２６を介してＲＯＭ２７、ＲＡＭ２８が接続され
ている。

【００１７】更に、ローカルシステムバス２５を介し
て、下位ＣＰＵインタフェース回路２９が接続され、こ
の下位ＣＰＵインタフェース回路２９はメモリユニット
３０に接続されている。以下、メモリユニット３０につ
いて説明する。前記下位ＣＰＵインタフェース回路２９
は、ローカルシステムバス３２を介して、８０Ｃ５１等
のメモリコントロール用中央処理装置（メモリコントロ
ール用ＣＰＵ）３１に接続され、更に、ローカルシステ
ムバス３２はＩＣメモリカードインタフェース回路３３
に接続され、このＩＣメモリカードインタフェース回路
３３にはバッテリ残量表示レジスタ３５が接続され、こ
のバッテリ残量表示レジスタ３５はＡ／Ｄ変換器３６を
介してバッテリ３７に接続されている。また、ＩＣメモ
リカードインタフェース回路３３にはＩＣメモリカード
３４が接続され、このＩＣメモリカード３４にはバッテ
リ３７から電力を供給するように構成されている。

【００１８】更に、ローカルシステムバス３２には表示
制御回路３８を介して表示デバイス、例えばＬＥＤ等が
接続されている。また、メモリコントロール用ＣＰＵ３
１にはローカルメモリバス４０を介してＲＯＭ４１、Ｒ
ＡＭ４２が接続されている。図２に上位ＣＰＵの動作
（読み出し手順）フローチャート、図３に擬似ＦＤＣイ
ンタフェース回路の動作（読み出し手順）フローチャー
ト、図４にメモリユニットの動作（読み出し手順）フロ
ーチャートを示している。

【００１９】まず、上位ＣＰＵによる読み出し手順は、
図２に示すように、ステップＳ１でシーク（ＳＥＥＫ：
ＦＤＤの位置決め）コマンドを発行し、ステップＳ２で
ＳＩＳ（センス・インタラプト・ステイタス：所謂ステ
イタス・センス）コマンドを発行し、ステップＳ３でシ
ーク・エラーか否かを判断し、エラーであれば、ステッ
プＳ８でエラー処理を行う。

【００２０】ステップＳ３でシーク・エラーがなけれ
ば、ステップＳ４でＤＭＡの準備を行い、ステップＳ５
でリード・データコマンドを発行し、ステップＳ６でリ
ード・エラーか否かを判断し、エラーであればエラー処
理を行う。ステップＳ６でリード・エラーがなければ、
ステップ７でリード終了か否かを判断し、リード終了で
なければ、ステップＳ１に戻り、処理を繰り返す。リー
ド終了であれば、エンドとする。

【００２１】次に、擬似ＦＤＣインタフェース回路によ
る読み出し手順は、図３に示すように、ステップＳ１１
でシーク・コマンドを受信し、ステップＳ１２でＳＩＳ
コマンドを受信し、ステップＳ１３でエラーステータス
設定を行う。ステップＳ１４でリード・データコマンド
を受信し、ステップＳ１５でエラーステータスを設定す
る。

【００２２】次に、メモリユニットの読み出し手順は、
図３に示すように、ステップＳ２１で、リード・データ
を送出する。このように、上位ＣＰＵ１１とメモリユニ
ット３０との間で、ＦＤＤコントローラ（例えば、日本
電気製ｕＰＤ７６５）と同等の動作を行わせるための擬
似ＦＤＣインタフェース回路２０が設けられ、ＪＥＩＤ
Ａで規格化されたメモリカードインタフェースに代表さ
れる標準的ＩＣメモリカードインタフェースとして、上
位ＣＰＵ１１とＩＣメモリカード３４との情報のやりと
りを制御する。そのＩＣメモリカード３４は複数の標準
的ＩＣメモリカードを示す。

【００２３】第１の要件である、従来ＦＤＣとの互換性
の保持については、擬似ＦＤＣインタフェース回路２０
にて実現する。例えば、上位ＣＰＵ１１からのアクセス
に対して、ＦＤＤコントローラ（例えば、日本電気製μ
ＰＤ７６５）の仕様を満足する動作を実現する。この
時、上位からのデータをＩＣメモリカードインタフェー
ス回路３３を介して標準的ＩＣメモリカード３４へ格納
する。また、上位ＣＰＵ１１から要求されたデータを、
標準的ＩＣメモリカード３４よりＩＣメモリカードイン
タフェース回路３３及び擬似ＦＤＣインタフェース回路
２０を介して上位へ転送する。これら一連の動作をメモ
リコントロール用ＣＰＵ３１で制御する。

【００２４】第２の要件である、各種メモリデバイスに
対応した書き込みタイミングの具備については、特にＥ
ＥＰＲＯＭの場合、ＥＥＰＲＯＭタイプのＩＣメモリカ
ードが搭載されている場合、予めＩＣメモリカード内の
アトリビュートメモリの中に設定し、この設定状態をＩ
Ｃメモリカードインタフェース回路３３を介してメモリ
コントロール用ＣＰＵ３１が認識し、そのＥＥＰＲＯＭ
に合わせたタイミングで書き込み制御を行うようにす
る。

【００２５】次に、第３の要件である、ＩＣメモリカー
ド３４内のバッテリ残容量表示については、ＩＣメモリ
カード３４の状態、つまり、バッテリ３７の電圧をＡ／
Ｄ変換器３６を介して、バッテリ残量表示レジスタ３５
でカウントし、これをＩＣメモリカードインタフェース
回路３３にて検出し、これをメモリコントロール用ＣＰ
Ｕ３１の制御によって表示制御回路３８を介して表示デ
バイス３９により表示を行い、この状態をオペレータに
知らせる。

【００２６】第４の要件である、ＩＣメモリカード３４
間でのデータのやりとりについては、ＩＣメモリカード
３４のメモリカード群をＳＲＡＭタイプとＥＥＰＲＯＭ
タイプとで構成する。そして、両者に同じ内容のデータ
を格納しておく。電源投入時にＳＲＡＭのバッテリの充
電状態を検出し、データ保持不能状態であれば内部デー
タが破壊されているものとみなして、メモリコントロー
ル用ＣＰＵ３１の制御により、ＥＥＰＲＯＭのデータを
ＳＲＡＭへ転送する。

【００２７】以下、ＥＥＰＲＯＭ及びＳＲＡＭの制御例
について説明する。例えば、図５に、ＥＥＰＲＯＭのバ
イト消去、バイト書き込み（ライト）タイミング波形
（ライトイネーブル制御）について記す。図５（ａ）は
アドレス信号、図５（ｂ）はチップイネーブル（ＣＥ）
信号、図５（ｃ）はライトネーブル（ＷＥ）信号、図５
（ｄ）はアウトイネーブル（ＯＥ）信号、図５（ｅ）は
入力データ（Ｄ_in）を示している。

【００２８】図６に示すように、例えば、アドレスセッ
トアップ時間ｔ_Asは最小で０、チップイネーブル（Ｃ
Ｅ）のセットアップ時間ｔ_CSは最小で０、ライトイネー
ブルパルス幅ｔ_WPは最小で１５０ｎｓ、アドレスホール
ド時間ｔ_AHは最小で１５０ｎｓ、データセットアップ時
間ｔ_DSは最小で１００ｎｓ、データホールド時間ｔ_DHは
最小で０、チップイネーブル（ＣＥ）ホールド時間ｔ_CH
は最小で０、アウトイネーブルセットアップ時間ｔ_OES
は最小で０、アウトイネーブルホールド時間ｔ_OE _Hは最
小で０、ライトサイクル時間ｔ_WCは最小で１０ｍｓ、バ
イトロード時間ｔ _BLは最小で１００μｓである。

【００２９】例えば、図７に、ＳＲＡＭの書き込み（ラ
イト）サイクルの１タイミング波形（ＯＥクロック）に
ついて記す。図７（ａ）はアドレス信号、図７（ｂ）は
アウトイネーブル（ＯＥ）信号、図７（ｃ）はチップセ
レクト（ＣＳ）信号、図７（ｄ）はライトイネーブル
（ＷＥ）信号、図７（ｅ）は出力データ（Ｄ_out）、図
７（ｆ）は入力データ（Ｄ_in）を示している。

【００３０】図８に示すように、例えば、ＨＭ６２２５
６シリーズにおいては、ライトサイクル時間ｔ_WCは最小
で８５〜１５０ｎｓ、チップ選択時間ｔ_CWは最小で７５
〜１００ｎｓ、アドレス有効時間ｔ_AWは最小で７５〜１
００ｎｓ、アドレスセットアップ時間ｔ_Asは最小で０、
ライトパルス幅ｔ_WPは最小で６０〜９０ｎｓ、アドレス
保持時間ｔ_WRは最小で０〜１０ｎｓ、ライトイネーブル
・出力フローティングｔ_WMZは最大で３０〜５０ｎｓ、
入力データセット時間ｔ_DWは最小で４０〜６０ｎｓ、入
力データ保持時間ｔ_DHは最小で０、出力ディスエーブル
・出力フローティング時間ｔ_OHZは最大で３０〜５０ｎ
ｓ、ライトイネーブル・出力セット時間ｔ_OWは最小で５
ｎｓである。

【００３１】上記した図５及び図６と図７及び図８を対
比すると明らかなように、ＳＲＡＭのライトサイクル時
間ｔ_WCは最小で８５〜１５０ｎｓと高速であるのに対し
て、ＥＥＰＲＯＭのライトサイクル時間ｔ_WCは最小で１
０ｍｓと桁違いに遅いが、ＥＥＰＲＯＭデバイスの搭載
の有無に応じて書き込みタイミングの制御を行うように
したので、ＩＣメモリカードの種類を限定することな
く、汎用的に使用することができる。

【００３２】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。

【００３３】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、ＩＣメモリカードを搭載したメモリユニットの
上位ＣＰＵとのインタフェースを、従来のＦＤＣインタ
フェースと同等としたので、従来システムにおいて、そ
の適用ソフトウエアを一切変更することなく、ＦＤＣユ
ニットとの交換が可能となり、かつ、ファイルアクセス
の高速化を図ることができる。

【００３４】更に、メモリユニット内の複数のＩＣメモ
リカード間のデータ転送を可能としたので、高速にＩＣ
メモリカードの複写が可能となり、また、システム内で
の複写機能を有することにより、別途ＩＣメモリカード
リーダライタの準備が不要となり、保守性の向上を図る
ことができる。また、ＳＲＡＭデバイスを使用した場合
の内蔵バッテリの残容量状態を監視・表示する機能を付
加したために、バッテリの交換時期を容易に把握するこ
とができ、システムの信頼性及び保守性の向上を図るこ
とができる。

【００３５】更に、ＥＥＰＲＯＭデバイスを使用した場
合、これの搭載の有無に応じて書き込みタイミングの制
御を行うようにしたので、ＩＣメモリカードの種類を限
定することなく、汎用性が確保できる。

【図面の簡単な説明】

【図１】本発明の実施例を示す情報処理システムの全体
ブロック図である。

【図２】本発明の実施例を示す情報処理システムの上位
ＣＰＵの動作（読み出し手順）フローチャートである。

【図３】本発明の実施例を示す情報処理システムの擬似
ＦＤＣインタフェース回路の動作（読み出し手順）フロ
ーチャートである。

【図４】本発明の実施例を示す情報処理システムのメモ
リユニットの動作（読み出し手順）フローチャートであ
る。

【図５】本発明の実施例を示す情報処理システムのＥＥ
ＰＲＯＭのバイト消去、バイト書き込み（ライト）タイ
ミング波形（ライトイネーブル制御）を示す図である。

【図６】本発明の実施例を示す情報処理システムのＥＥ
ＰＲＯＭのバイト消去、バイト書き込みサイクルタイミ
ングを示す図である。

【図７】本発明の実施例を示す情報処理システムのＳＲ
ＡＭの書き込み（ライト）サイクルの１タイミング波形
を示す図である。

【図８】本発明の実施例を示す情報処理システムのＳＲ
ＡＭバイト消去、バイト書き込みサイクルタイミングを
示す図である。

【図９】従来のＩＣメモリカードを使用したパソコンの
一構成例を示す図である。

【符号の説明】

１１上位中央処理装置（上位ＣＰＵ）１２システムバス２０擬似ＦＤＣインタフェース回路２１上位ＣＰＵインタフェース回路２２コマンドレジスタ群２３ステータスレジスタ群２４サブ中央処理装置（サブＣＰＵ）２５，３２ローカルシステムバス２６，４０ローカルメモリバス２７，４１ＲＯＭ２８，４２ＲＡＭ２９下位ＣＰＵインタフェース回路３０メモリユニット３１メモリコントロール用中央処理装置（メモリコ
ントロール用ＣＰＵ）３３ＩＣメモリカードインタフェース回路３４ＩＣメモリカード３５バッテリ残量表示レジスタ３６Ａ／Ｄ変換器３７バッテリ３８表示制御回路３９表示デバイス

Claims

【特許請求の範囲】

【請求項１】（ａ）上位中央処理装置と、（ｂ）該上位中央処理装置に接続される擬似ＦＤＣイン
タフェース回路と、（ｃ）該擬似ＦＤＣインタフェース回路に接続されるメ
モリユニットを設け、該メモリユニットは、（i) メモ
リコントロール用中央処理装置と、（ii）メモリと、
（iii) 前記メモリコントロール用中央処理装置に接続
されるＩＣメモリカードインタフェース回路と、（iv）
該ＩＣメモリカードインタフェース回路に接続されるＩ
Ｃメモリカードと、（ｖ）該ＩＣメモリカード内のバッ
テリの残量を検出表示する表示駆動回路と、（vi）該表
示駆動回路に接続される表示装置とを設けることを特徴
とするメモリユニットを具備する情報処理システム。
【請求項２】請求項１記載のメモリユニットを具備す
る情報処理システムにおいて、ＳＲＡＭ、ＤＲＡＭ、Ｅ
ＰＲＯＭ、ＥＥＰＲＯＭ、ＯＴＰＲＯＭ、フラッシュメ
モリのすべてのデバイスに対応した読み出し書き込みタ
イミングを合わせることのできる制御手段を設けること
を特徴とするメモリユニットを具備する情報処理システ
ム。
【請求項３】請求項１記載のメモリユニットを具備す
る情報処理システムにおいて、前記メモリユニットの
内、ＳＲＡＭデバイスを搭載し、カード内のバッテリの
残量を検出表示することを特徴とするメモリユニットを
具備する情報処理システム。
【請求項４】請求項１記載のメモリユニットを具備す
る情報処理システムにおいて、電源投入時にデータが破
壊されたＩＣメモリカードを検出する手段を有し、メモ
リコントロール用中央処理装置の制御により、データが
破壊されたＩＣ１モリカードから他のＩＣメモリカード
へデータ転送を行うことを特徴とするメモリユニットを
具備する情報処理システム。