JPH0621792A - Selector device - Google Patents
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- JPH0621792A JPH0621792A JP19591992A JP19591992A JPH0621792A JP H0621792 A JPH0621792 A JP H0621792A JP 19591992 A JP19591992 A JP 19591992A JP 19591992 A JP19591992 A JP 19591992A JP H0621792 A JPH0621792 A JP H0621792A
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- input signal
- noise mask
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、セレクタ装置に係り、
とくにグリッヂノイズの発生防止に好適なセレクタ装置
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a selector device,
Particularly, the present invention relates to a selector device suitable for preventing generation of grid noise.
【０００２】[0002]
【従来の技術】従来のセレクタ装置は、セレクト信号と
入力信号Ａの論理積を求める第１のＡＮＤゲートと、セ
レクト信号を反転するインバータと、このインバータの
出力と入力信号Ｂの論理積を求める第２のＡＮＤゲート
と、第１のＡＮＤゲートの出力と第２のＡＮＤゲートの
出力の論理和を求めるＯＲゲートとを具備している。2. Description of the Related Art A conventional selector device calculates a logical product of a select signal and an input signal A, a first AND gate, an inverter that inverts the select signal, and a logical product of the output of the inverter and the input signal B. It is provided with a second AND gate, and an OR gate for obtaining a logical sum of the output of the first AND gate and the output of the second AND gate.
【０００３】セレクト信号が「ハイレベル」の場合は、
第１のＡＮＤゲートから入力信号Ａが出力され、第２の
ＡＮＤゲートからは「ローレベル」信号が出力される。
従って、ＯＲゲートの出力は入力信号Ａとなる。When the select signal is "high level",
The first AND gate outputs the input signal A, and the second AND gate outputs the "low level" signal.
Therefore, the output of the OR gate becomes the input signal A.
【０００４】セレクト信号が「ローレベル」になると、
第１のＡＮＤゲートの出力は「ローレベル」になる。し
かしながら、第２のＡＮＤゲートの出力は「ローレベ
ル」のままなのでＯＲゲートの出力は「ローレベル」に
なる。When the select signal becomes "low level",
The output of the first AND gate becomes "low level". However, since the output of the second AND gate remains "low level", the output of the OR gate becomes "low level".
【０００５】続いてインバータの遅延時間が経過する
と、第２のＡＮＤゲートの出力は入力信号Ｂとなるので
ＯＲゲートの出力は入力信号Ｂとなる。Then, when the delay time of the inverter elapses, the output of the second AND gate becomes the input signal B, and the output of the OR gate becomes the input signal B.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、上記従
来例においては、信号を与えるタイミングによりセレク
ト信号が変化する時にグリッヂノイズを発生するため
に、期待している信号が得られず、回路の誤動作を引き
起こすという不都合があった。However, in the above-described conventional example, since the grid noise is generated when the select signal changes depending on the timing of applying the signal, the expected signal cannot be obtained, and the circuit malfunctions. There was an inconvenience.
【０００７】[0007]
【発明の目的】本発明の目的は、かかる従来例の有する
不都合を改善し、とくにセレクト信号切り換え時にグリ
ッヂノイズを発生せず、回路の誤動作を引き起こさない
セレクタ装置を提供することにある。SUMMARY OF THE INVENTION It is an object of the present invention to provide a selector device which improves the disadvantages of the conventional example, does not generate a grid noise particularly when a select signal is switched, and does not cause a malfunction of a circuit.
【０００８】[0008]
【課題を解決するための手段】そこで、本発明では、セ
レクト信号により入力信号Ａと入力信号Ｂのいずれかを
選択して出力するセレクタ回路と、入力信号Ａを遅延さ
せるノイズマスク生成回路と、セレクタ回路の出力とノ
イズマスク生成回路の出力を合成するノイズマスク回路
とを具備するという構成を採っている。これによって前
述した目的を達成しようとするものである。Therefore, in the present invention, a selector circuit for selecting and outputting either the input signal A or the input signal B by a select signal, a noise mask generation circuit for delaying the input signal A, The configuration is such that a noise mask circuit that combines the output of the selector circuit and the output of the noise mask generation circuit is provided. This aims to achieve the above-mentioned object.
【０００９】[0009]
【作用】セレクト信号が「ハイレベル」の場合は、セレ
クタ回路では入力信号Ａが選択されノイズマスク回路に
出力される。ノイズマスク生成回路は、セレクタ回路か
らの入力信号Ａの出力タイミングよりも遅れて入力信号
Ａをノイズマスク回路に出力する。ノイズマスク回路
は、セレクタ回路からの入力信号Ａとノイズマスク生成
回路からの入力信号Ａの論理和を求め、出力信号とす
る。When the select signal is "high level", the selector circuit selects the input signal A and outputs it to the noise mask circuit. The noise mask generation circuit outputs the input signal A to the noise mask circuit later than the output timing of the input signal A from the selector circuit. The noise mask circuit obtains the logical sum of the input signal A from the selector circuit and the input signal A from the noise mask generation circuit and outputs it as an output signal.
【００１０】ここでセレクト信号が「ローレベル」にな
ると、ノイズマスク生成回路の出力は「ローレベル」に
なる。しかしノイズマスク生成回路の出力が入力信号Ａ
のままであるので、ノイズマスク回路の出力信号は入力
信号Ａのままである。When the select signal becomes "low level", the output of the noise mask generation circuit becomes "low level". However, the output of the noise mask generation circuit is the input signal A
Therefore, the output signal of the noise mask circuit remains the input signal A.
【００１１】続いてセレクタ回路の切り換え遅延時間分
だけ遅れて入力信号Ｂがセレクタ回路からノイズマスク
回路に出力される。但し、この時はノイズマスク生成回
路の出力が入力信号Ａのままであるので、ノイズマスク
回路の出力信号は入力信号Ａと入力信号Ｂの論理和とな
る。Then, the input signal B is output from the selector circuit to the noise mask circuit with a delay of the switching delay time of the selector circuit. However, at this time, since the output of the noise mask generation circuit is still the input signal A, the output signal of the noise mask circuit is the logical sum of the input signal A and the input signal B.
【００１２】さらにノイズマスク生成回路の遅延時間分
だけ遅れてノイズマスク生成回路の出力は「ローレベ
ル」になるので、ノイズマスク回路の出力信号は入力信
号Ｂとなる。Further, since the output of the noise mask generation circuit becomes "low level" with a delay of the delay time of the noise mask generation circuit, the output signal of the noise mask circuit becomes the input signal B.
【００１３】[0013]
【発明の実施例】以下、本発明の一実施例を図１ないし
図４に基づいて説明する。第１の実施例は、図１に示さ
れるようにセレクト信号により入力信号Ａと入力信号Ｂ
のいずれかを選択して出力するセレクタ回路１と、入力
信号Ａを遅延させるノイズマスク生成回路２と、セレク
タ回路１の出力とノイズマスク生成回路２の出力を合成
するノイズマスク回路３とから構成される。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to FIGS. In the first embodiment, as shown in FIG. 1, the input signal A and the input signal B are selected by the select signal.
A selector circuit 1 for selecting and outputting any of the above, a noise mask generating circuit 2 for delaying the input signal A, and a noise mask circuit 3 for combining the output of the selector circuit 1 and the output of the noise mask generating circuit 2. To be done.
【００１４】ここでセレクタ回路１は、セレクト信号と
入力信号Ａの論理積を求める第１のＡＮＤゲート１ａ
と、セレクト信号を反転する第１のインバータ１ｂと、
第１のインバータ１ｂの出力と入力信号Ｂの論理積を求
める第２のＡＮＤゲート１ｃとを具備している。Here, the selector circuit 1 is a first AND gate 1a for obtaining the logical product of the select signal and the input signal A.
And a first inverter 1b that inverts the select signal,
It is provided with a second AND gate 1c for obtaining the logical product of the output of the first inverter 1b and the input signal B.
【００１５】また、ノイズマスク生成回路２は、第１の
インバータ１ｂの出力を反転する第２のインバータ２ａ
と、この第２のインバータ２ａの出力と入力信号Ａの論
理積を求める第３のＡＮＤゲート２ｂとを具備してい
る。Further, the noise mask generation circuit 2 has a second inverter 2a which inverts the output of the first inverter 1b.
And a third AND gate 2b for obtaining the logical product of the output of the second inverter 2a and the input signal A.
【００１６】ノイズマスク回路３は、第１のＡＮＤゲー
ト１ａの出力と第２のＡＮＤゲート１ｃの出力と第３の
ＡＮＤゲート２ｂの出力の論理和を求めるＯＲゲートか
ら構成されている。The noise mask circuit 3 is composed of an OR gate for obtaining the logical sum of the output of the first AND gate 1a, the output of the second AND gate 1c and the output of the third AND gate 2b.
【００１７】次に、第１の実施例の動作について図２の
タイミングチャートを用いて説明する。Next, the operation of the first embodiment will be described with reference to the timing chart of FIG.
【００１８】．セレクト信号が「ハイレベル」の場合
は、セレクタ回路１では入力信号Ａが選択され、第１の
ＡＮＤゲート１ａから入力信号Ａがノイズマスク回路３
に出力される。ここで、第２のＡＮＤゲート１ｃの出力
は「ローレベル」である。.. When the select signal is "high level", the input signal A is selected in the selector circuit 1, and the input signal A is input from the first AND gate 1a to the noise mask circuit 3.
Is output to. Here, the output of the second AND gate 1c is "low level".
【００１９】．ノイズマスク生成回路２は、セレクタ
回路１からの入力信号Ａの出力タイミングよりも第１の
インバータ１ｂと第２のインバータ２ａの合計遅延時間
分だけ遅れて入力信号Ａをノイズマスク回路３に出力す
る。.. The noise mask generation circuit 2 outputs the input signal A to the noise mask circuit 3 with a delay from the output timing of the input signal A from the selector circuit 1 by the total delay time of the first inverter 1b and the second inverter 2a. .
【００２０】．ノイズマスク回路３は、セレクタ回路
１からの入力信号Ａとノイズマスク生成回路２からの入
力信号Ａの論理和を求め、出力信号とする。[0020]. The noise mask circuit 3 obtains the logical sum of the input signal A from the selector circuit 1 and the input signal A from the noise mask generation circuit 2 and outputs it as an output signal.
【００２１】．ここでセレクト信号が「ローレベル」
になると、第１のＡＮＤゲート１ａの出力は「ローレベ
ル」になる。但し、第２のＡＮＤゲート１ｃの出力が
「ローレベル」のままであり、しかもノイズマスク生成
回路２の出力が入力信号Ａのままであるので、ノイズマ
スク回路３の出力信号は入力信号Ａのままである。[0021]. Here, the select signal is "low level"
Then, the output of the first AND gate 1a becomes "low level". However, since the output of the second AND gate 1c remains "low level" and the output of the noise mask generation circuit 2 remains the input signal A, the output signal of the noise mask circuit 3 is the same as the input signal A. There is.
【００２２】．続いて第１のインバータ１ｂの遅延時
間分だけ遅れて入力信号Ｂがセレクタ回路１からノイズ
マスク回路３に出力される。但し、ノイズマスク生成回
路２の出力が入力信号Ａのままであるので、ノイズマス
ク回路３の出力信号は入力信号Ａと入力信号Ｂの論理和
となる。.. Then, the input signal B is output from the selector circuit 1 to the noise mask circuit 3 with a delay of the delay time of the first inverter 1b. However, since the output of the noise mask generation circuit 2 remains the input signal A, the output signal of the noise mask circuit 3 is the logical sum of the input signal A and the input signal B.
【００２３】．さらに第２のインバータ２ａの遅延時
間分だけ遅れてノイズマスク生成回路２の出力は「ロー
レベル」になる。つまり、ノイズマスク回路３の出力信
号は入力信号Ｂとなる。.. Furthermore, the output of the noise mask generation circuit 2 becomes "low level" after a delay of the delay time of the second inverter 2a. That is, the output signal of the noise mask circuit 3 becomes the input signal B.
【００２４】以上のように、セレクト信号が切り換えら
れた時に図２に示されるようなグリッヂノイズの発生を
防ぐことができる。As described above, it is possible to prevent the generation of grid noise as shown in FIG. 2 when the select signal is switched.
【００２５】第２の実施例は、図３に示されるようにセ
レクト信号により入力信号Ａと入力信号Ｂのいずれかを
選択して出力するセレクタ回路１１と、入力信号Ａと入
力信号Ｂを遅延させるノイズマスク生成回路１２と、セ
レクタ回路１１の出力とノイズマスク生成回路１２の出
力を合成するノイズマスク回路１３とから構成される。In the second embodiment, as shown in FIG. 3, a selector circuit 11 which selects and outputs either the input signal A or the input signal B by a select signal, and the input signal A and the input signal B are delayed. And a noise mask circuit 13 for synthesizing the output of the selector circuit 11 and the output of the noise mask generation circuit 12.
【００２６】ここでセレクタ回路１１は、セレクト信号
と入力信号Ａの論理積を求める第１のＡＮＤゲート１１
ａと、セレクト信号を反転する第１のインバータ１１ｂ
と、第１のインバータ１１ｂの出力と入力信号Ｂの論理
積を求める第２のＡＮＤゲート１１ｃとを具備してい
る。Here, the selector circuit 11 is a first AND gate 11 for obtaining the logical product of the select signal and the input signal A.
a and a first inverter 11b that inverts the select signal
And a second AND gate 11c for obtaining the logical product of the output of the first inverter 11b and the input signal B.
【００２７】また、ノイズマスク生成回路１２は、第１
のインバータ１１ｂの出力を反転する第２のインバータ
１２ａと、この第２のインバータ１２ａの出力と入力信
号Ａの論理積を求める第３のＡＮＤゲート１２ｂと、第
２のインバータ１２ａの出力を反転する第３のインバー
タ１２ｃと、この第３のインバータ１２ｃの出力と入力
信号Ｂの論理積を求める第４のＡＮＤゲート１２ｄとを
具備している。Further, the noise mask generation circuit 12 has a first
Second inverter 12a that inverts the output of the inverter 11b, the third AND gate 12b that obtains the logical product of the output of the second inverter 12a and the input signal A, and the output of the second inverter 12a. It is provided with a third inverter 12c and a fourth AND gate 12d for obtaining the logical product of the output of the third inverter 12c and the input signal B.
【００２８】ノイズマスク回路１３は、第１のＡＮＤゲ
ート１１ａの出力と第２のＡＮＤゲート１１ｃの出力と
第３のＡＮＤゲート１２ｂの出力と第４のＡＮＤゲート
１２ｄの出力の論理和を求めるＯＲゲートから構成され
ている。The noise mask circuit 13 ORs the logical sum of the output of the first AND gate 11a, the output of the second AND gate 11c, the output of the third AND gate 12b and the output of the fourth AND gate 12d. It consists of a gate.
【００２９】次に、第２の実施例の動作について図４の
タイミングチャートを用いて説明する。Next, the operation of the second embodiment will be described with reference to the timing chart of FIG.
【００３０】．セレクト信号が「ハイレベル」の場合
は、セレクタ回路１１では入力信号Ａが選択され、第１
のＡＮＤゲート１１ａから入力信号Ａがノイズマスク回
路１３に出力される。ここで、第２のＡＮＤゲート１１
ｃの出力は「ローレベル」である。.. When the select signal is “high level”, the selector circuit 11 selects the input signal A and
The input signal A is output from the AND gate 11a to the noise mask circuit 13. Here, the second AND gate 11
The output of c is "low level".
【００３１】．ノイズマスク生成回路１２は、セレク
タ回路１１からの入力信号Ａの出力タイミングよりも第
１のインバータ１１ｂと第２のインバータ１２ａの合計
遅延時間分だけ遅れて第３のＡＮＤゲート１２ｂから入
力信号Ａをノイズマスク回路１３に出力する。ここで、
第４のＡＮＤゲート１２ｄの出力は「ローレベル」であ
る。.. The noise mask generation circuit 12 delays the input signal A from the third AND gate 12b with a delay of the total delay time of the first inverter 11b and the second inverter 12a from the output timing of the input signal A from the selector circuit 11. Output to the noise mask circuit 13. here,
The output of the fourth AND gate 12d is "low level".
【００３２】．ノイズマスク回路１３は、セレクタ回
路１１からの入力信号Ａとノイズマスク生成回路１２か
らの入力信号Ａの論理和を求め、出力信号とする。.. The noise mask circuit 13 obtains the logical sum of the input signal A from the selector circuit 11 and the input signal A from the noise mask generation circuit 12 and outputs it as an output signal.
【００３３】．ここでセレクト信号が「ローレベル」
になると、第１のＡＮＤゲート１１ａの出力は「ローレ
ベル」になる。但し、第２のＡＮＤゲート１１ｃの出力
が「ローレベル」のままであり、しかもノイズマスク生
成回路１２の出力が入力信号Ａのままであるので、ノイ
ズマスク回路１３の出力信号は入力信号Ａのままであ
る。.. Here, the select signal is "low level"
Then, the output of the first AND gate 11a becomes "low level". However, since the output of the second AND gate 11c remains "low level" and the output of the noise mask generation circuit 12 remains the input signal A, the output signal of the noise mask circuit 13 is the same as the input signal A. There is.
【００３４】．続いて第１のインバータ１１ｂの遅延
時間分だけ遅れて入力信号Ｂがセレクタ回路１１からノ
イズマスク回路１３に出力される。但し、ノイズマスク
生成回路１２の出力が入力信号Ａのままであるので、ノ
イズマスク回路１３の出力信号は入力信号Ａと入力信号
Ｂの論理和となる。.. Then, the input signal B is output from the selector circuit 11 to the noise mask circuit 13 with a delay of the delay time of the first inverter 11b. However, since the output of the noise mask generation circuit 12 remains the input signal A, the output signal of the noise mask circuit 13 is the logical sum of the input signal A and the input signal B.
【００３５】さらに第２のインバータ１２ａの遅延時間
分だけ遅れてノイズマスク生成回路１２の出力は「ロー
レベル」になる。つまり、ノイズマスク回路１３の出力
信号は入力信号Ｂとなる。Further, the output of the noise mask generation circuit 12 becomes "low level" after a delay of the delay time of the second inverter 12a. That is, the output signal of the noise mask circuit 13 becomes the input signal B.
【００３６】また、第３のインバータ１２ｃの遅延時間
分だけ遅れてノイズマスク生成回路１２の出力は入力信
号Ｂとなる。The output of the noise mask generation circuit 12 becomes the input signal B after a delay of the delay time of the third inverter 12c.
【００３７】．ここでセレクト信号が「ハイレベル」
になると、第１のＡＮＤゲート１１ａの出力は入力信号
Ａになる。但し、第２のＡＮＤゲート１１ｃの出力は入
力信号Ｂのままであり、しかもノイズマスク生成回路１
２の出力が入力信号Ｂのままであるので、ノイズマスク
回路１３の出力信号は入力信号Ａと入力信号Ｂの論理和
となる。.. Here, the select signal is "high level"
Then, the output of the first AND gate 11a becomes the input signal A. However, the output of the second AND gate 11c remains the input signal B, and the noise mask generation circuit 1
Since the output of 2 remains the input signal B, the output signal of the noise mask circuit 13 is the logical sum of the input signal A and the input signal B.
【００３８】．続いて第１のインバータ１１ｂの遅延
時間分だけ遅れて第２のＡＮＤゲート１１ｃの出力は
「ローレベル」になる。但しノイズマスク生成回路１２
の出力が入力信号Ｂのままであるので、ノイズマスク回
路１３の出力信号は入力信号Ａと入力信号Ｂの論理和の
ままである。.. Then, after a delay of the delay time of the first inverter 11b, the output of the second AND gate 11c becomes "low level". However, the noise mask generation circuit 12
Of the input signal B, the output signal of the noise mask circuit 13 remains the logical sum of the input signal A and the input signal B.
【００３９】さらに第２のインバータ１２ａの遅延時間
分だけ遅れて第３のＡＮＤゲート１２ｂの出力は入力信
号Ａとなるが、第４のＡＮＤゲート１２ｄの出力は入力
信号Ｂのままであるので、ノイズマスク回路１３の出力
信号は入力信号Ａと入力信号Ｂの論理和のままである。Further, the output of the third AND gate 12b becomes the input signal A after a delay of the delay time of the second inverter 12a, but the output of the fourth AND gate 12d remains the input signal B. The output signal of the noise mask circuit 13 remains the logical sum of the input signal A and the input signal B.
【００４０】さらに第３のインバータ１２ｃの遅延時間
分だけ遅れて第４のＡＮＤゲート１２ｄの出力は「ロー
レベル」になるので、ノイズマスク回路１３の出力信号
は入力信号Ａとなる。Further, the output of the fourth AND gate 12d becomes "low level" after a delay of the delay time of the third inverter 12c, so that the output signal of the noise mask circuit 13 becomes the input signal A.
【００４１】以上のように、セレクト信号が切り換えら
れた時に図４に示されるようなグリッヂノイズの発生を
防ぐことができる。As described above, it is possible to prevent generation of grid noise as shown in FIG. 4 when the select signal is switched.
【００４２】[0042]
【発明の効果】本発明は以上のように構成され機能する
ので、これによると、セレクト信号切り換え時にグリッ
ヂノイズの発生を防止することができ、これがため、回
路の誤動作を引き起こすことがなく、信頼性を向上させ
ることができるという従来にない優れたセレクタ装置を
提供することができる。Since the present invention is constructed and functions as described above, it is possible to prevent generation of grid noise at the time of switching the select signal, which prevents malfunction of the circuit and improves reliability. It is possible to provide an unprecedented excellent selector device capable of improving
【図１】本発明の第１の実施例を示す構成図である。FIG. 1 is a configuration diagram showing a first embodiment of the present invention.
【図２】図１の動作を説明するためのタイミングチャー
トである。FIG. 2 is a timing chart for explaining the operation of FIG.
【図３】本発明の第２の実施例を示す構成図である。FIG. 3 is a configuration diagram showing a second embodiment of the present invention.
【図４】図３の動作を説明するためのタイミングチャー
トである。FIG. 4 is a timing chart for explaining the operation of FIG.
１ セレクタ回路 ２ ノイズマスク生成回路 ３ ノイズマスク回路 Ａ，Ｂ 入力信号 1 selector circuit 2 noise mask generation circuit 3 noise mask circuit A, B input signal
Claims (2)
号Ｂのいずれかを選択して出力するセレクタ回路と、前
記入力信号Ａを遅延させるノイズマスク生成回路とを備
え、前記セレクタ回路の出力と前記ノイズマスク生成回
路の出力を合成するノイズマスク回路を装備したことを
特徴とするセレクタ装置。1. A selector circuit which selects and outputs either input signal A or input signal B by a select signal, and a noise mask generation circuit which delays said input signal A, and the output of said selector circuit and said A selector device equipped with a noise mask circuit that synthesizes the output of a noise mask generation circuit.
号Ｂのいずれかを選択して出力するセレクタ回路と、前
記各入力信号を個別に遅延させるノイズマスク生成回路
とを備え、前記セレクタ回路の出力と前記ノイズマスク
生成回路の出力を合成するノイズマスク回路とを装備し
たことを特徴とするセレクタ装置。2. A selector circuit which selects and outputs either input signal A or input signal B by a select signal, and a noise mask generation circuit which individually delays each input signal, and the output of said selector circuit And a noise mask circuit for synthesizing the output of the noise mask generation circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19591992A JPH0621792A (en) | 1992-06-30 | 1992-06-30 | Selector device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19591992A JPH0621792A (en) | 1992-06-30 | 1992-06-30 | Selector device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621792A true JPH0621792A (en) | 1994-01-28 |
Family
ID=16349168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19591992A Withdrawn JPH0621792A (en) | 1992-06-30 | 1992-06-30 | Selector device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621792A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476394B1 (en) * | 1997-12-23 | 2005-07-04 | 주식회사 하이닉스반도체 | Ngate gate with glitch removed |
| US7688649B2 (en) | 2005-06-16 | 2010-03-30 | Oki Semiconductor Co., Ltd. | Semiconductor memory device with debounced write control signal |
-
1992
- 1992-06-30 JP JP19591992A patent/JPH0621792A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476394B1 (en) * | 1997-12-23 | 2005-07-04 | 주식회사 하이닉스반도체 | Ngate gate with glitch removed |
| US7688649B2 (en) | 2005-06-16 | 2010-03-30 | Oki Semiconductor Co., Ltd. | Semiconductor memory device with debounced write control signal |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |