JPH06216909A - プログラマブルコントローラ - Google Patents

Abstract

(57)【要約】 【目的】 １つのＣＰＵでシーケンス制御処理と、デー
タ伝送処理が可能となり、ＬＡＮユニットからＣＰＵボ
ードの機能を除くことができ、プログラマブルコントロ
ーラのコストダウン、小型化を可能とする。 【構成】 ＬＡＮによるデータ伝送機能を有するプログ
ラマブルコントローラ１０はＯＳＩ参照モデル１，２層
相当の伝送処理を行なうＬＡＮコントローラ１１と、シ
ーケンス制御処理及びＯＳＩ参照モデル３層相当以上の
伝送処理を行なう１つのＣＰＵ１２から構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータの送受信が可能な
少なくとも２つのノードを有するＬＡＮを構築したプロ
グラマブルコントローラに関し、例えば、生産装置、生
産管理コンピュータなどをＬＡＮ接続したプログラマブ
ルコントローラに関するものである。

【０００２】

【従来の技術】図６に従来のプログラマブルコントロー
ラの構成を示す。

【０００３】図６のように、従来のプログラマブルコン
トローラ１００でＬＡＮによるデータ伝送を行なう場
合、シーケンス制御を行なうＣＰＵユニット１０２と別
にＬＡＮの伝送処理だけを行なうＬＡＮユニット１０１
が必要だった。ＬＡＮユニット１０１はＣＰＵ１０４、
ＲＯＭ１０５、ＲＡＭ１０６、シリアルコントローラ１
０３、２ポートＲＡＭ１０７から構成される。シリアル
コントローラ１０３はＯＳＩ参照モデル１層相当の伝送
処理を行ない、ＣＰＵ１０４はＯＳＩ参照モデル２層相
当以上の伝送処理を行ない、シーケンス制御を行なうＣ
ＰＵユニット１０２と２ポートＲＡＭ１０７を介してデ
ータの受渡しを行なっていた。

【０００４】

【発明が解決しようとする課題】しかしながら従来のプ
ログラマブルコントローラにおいてはＣＰＵとその周辺
ＩＣ、伝送処理のプログラムを格納するＲＯＭ、プログ
ラムの実行に必要なＲＡＭによって構成されるＣＰＵユ
ニットとは別にＬＡＮユニットとしてのＣＰＵボードと
しての機能が必要なであった。

【０００５】そのため、ＣＰＵユニット、ＬＡＮユニッ
トそれぞれにＣＰＵが必要となり、システムが高価にな
るという欠点があった。

【０００６】

【課題を解決するための手段】本発明は上述の課題を解
決することを目的としてなされたものであって、上述の
課題を解決するために以下の構成を供える。すなわち、
本発明はＬＡＮによるデータ伝送機能を有するプログラ
マブルコントローラにおいて、ＯＳＩ参照モデル１、２
層相当の伝送処理を行なうＬＡＮコントーラと、シーケ
ンス制御処理及びＯＳＩ参照モデル３層相当以上の伝送
処理を行なう１つのＣＰＵとを有することを特徴とす
る。

【０００７】

【作用】本発明によれば、プログラマブルコントローラ
において、ＬＡＮによるデータ伝送処理のうち頻繁かつ
リアルタイム性が要求されＣＰＵの負荷が大きいＯＳＩ
参照モデル２層相当までの処理をＬＡＮコントローラに
行なわせることにより、１つのＣＰＵでシーケンス制御
処理と、データ伝送処理が可能になり、ＬＡＮユニット
からＣＰＵボードの機能を除くことが出来る。

【０００８】

【実施例】以下、図面を参照し本発明の実施例を説明す
る。

【０００９】図１は本発明の実施例であるプログラマブ
ルコントローラの構成を示すブロック図である。

【００１０】本発明のプログラマブルコントローラ（以
下ＰＣとする）１０の構成の一実施例を説明する。

【００１１】本実施例のＰＣは図１のように、ＯＳＩ参
照モデル１、２層相当の伝送処理を行なうＬＡＮコント
ローラ１１、ＣＰＵ１２、ＲＯＭ１３、ＲＡＭ１４、Ｉ
／Ｏ１５で構成され、それぞれはＣＰＵバス１６で接続
され１枚の基板に実装されている。

【００１２】ＬＡＮコントローラ１１は、例えばトーク
ン・パッシング・ＬＡＮコントローラの場合は、図２の
ように、ステータス／コマンドレジスタ３０と、マイク
ロシーケンサ３１と、トランシーバ３２と、ＲＡＭ３３
と、タイマ３４で構成されている。このうちステータス
／コマンドレジスタ３０と、マイクロシーケンサ３１
と、ＲＡＭ３３と、タイマ３４は内部バス３６で接続さ
れ、ステータス／コマンドレジスタ３０と、ＲＡＭ３３
は外部ＣＰＵバス３５と接続されている。トランシーバ
３２はマイクロシーケンサ３１と、ＬＡＮケーブル３７
に接続される。

【００１３】図４はＬＡＮシステムの構成の一例で上記
図１、図２に示したＰＣｎ台（１０ａ〜１０ｎ）をＬＡ
Ｎで結んだ様子を示す。

【００１４】以下、ＰＣａ（１０ａ）が自局のユーザが
指定するアドレスに格納されたデータをＬＡＮで接続さ
れたＰＣｂ（１０ｂ）に伝送し、ユーザが指定するアド
レスに書き込む場合の動作を説明する。ＰＣａ（１０
ａ）及びＰＣｂ（１０ｂ）はそれぞれ図１及び図２の如
く構成されている。

【００１５】まずＰＣａ（１０ａ）側のＰＣ及びＬＡＮ
コントローラの動作を説明する。

【００１６】ＣＰＵ１２はＲＯＭ１３に格納されたシー
ケンス制御プログラムに従ってＲＡＭ１４に格納された
ラダープログラムを解釈し、実行する。

【００１７】ＣＰＵ１２はラダープログラム中の図５の
ような「ＬＡＮ伝送命令」８０を解釈すると、ＬＡＮ伝
送命令８０中にユーザによって定義された伝送データサ
イズ８１、自局の読みだしアドレス８２、伝送先のノー
ド番号８３、伝送先の書き込みアドレス８４に従って、
ＲＡＭ１４に図３に示す如くの上位パケット７０を作成
する。すなわちＣＰＵ１２は、上位パケット７０のデー
タサイズ７１に伝送データサイズ８１、書き込みアドレ
ス７２に伝送先の書き込みアドレス８４、読みだしアド
レス７３に自局の読みだしアドレス８２、データ７４に
自局の読みだしアドレス８２から読み出した伝送データ
サイズ８１分のデータを格納する。

【００１８】さらにＣＰＵ１２は上位パケット７０をデ
ータとする中位パケット６０をＲＡＭ１４に作成する。
すなわちＣＰＵは、中位パケット６０のデータサイズ６
１に上位パケット７０全体のサイズ、シーケンス番号６
２にパケットの番号、上位プロトコル６３に上位パケッ
トが「ＬＡＮ伝送命令」であることを示すコード、デー
タ６４に上位パケット７０全体を格納する。尚、シーケ
ンス番号６２はＰＣｂ（１０ｂ）がパケットの受信時そ
のパケットを既に受信しているか否かを識別するための
番号、即ち、重複受信防止のための番号である。

【００１９】さらにＣＰＵ１２は中位パケット６０をデ
ータとする低位パケット５０をＬＡＮコントローラ１１
内部のＲＡＭ３３に作成する。すなわちＣＰＵ１２は、
低位パケット５０のデータサイズ５３に中位パケット６
０全体のサイズ、ＤＩＤ５２に前述のＬＡＮ伝送命令８
０中の伝送先ノード番号８３、データ５４に中位パケッ
ト６０全体を格納する。

【００２０】次にＣＰＵ１２は、ＬＡＮコントローラ１
１のコマンドレジスタ３０に送信コマンドを書き込む
と、ＬＡＮコントローラ１１のマイクロシーケンサ３１
は自身が有するマイクロプログラムにしたがってネット
ワークを維持するためのトークンの制御と、以下の通信
処理を行なう。

【００２１】すなわちマイクロシーケンサ３１はＲＡＭ
３３上の低位パケット５０のＳＩＤ５１に自局のノード
番号を格納し、データ５４の誤り検出符号であるＣＲＣ
コードを計算した結果をＣＲＣコード５５に格納し、ト
ランシーバ３２が受信したトークンを監視して、自局宛
のトークンを検出すると、伝送先に「送信問合わせ信
号」を送り、伝送先から「送信不許可信号」を受けると
次の自局宛トークン受信まで待ち、「送信許可信号」を
受けると、低位パケット５０をシリアルデータパケット
に変換して、トランシーバ３２経由でＬＡＮケーブル３
７に出力する。

【００２２】伝送先のＰＣｂ（１０ｂ）のＬＡＮコント
ローラ１１のマイクロシーケンサ３１はトランシーバ３
２が受信した信号を監視し、「送信問合せ信号」を検出
すると、その送信元に対して、コマンドレジスタ３０に
「受信許可」がセットされてなければ「送信不許可信
号」を返送するが、「受信許可」がセットされている
と、「送信許可信号」を返送し、受信パケットの監視を
続け、シリアルデータパケットのＤＩＤ５２が自局のノ
ード番号と一致した場合、データ５４のＣＲＣコードを
計算し、ＣＲＣコード５５と矛盾があればなにもせず、
矛盾がなければ、シリアルデータパケットを低位パケッ
トに変換して、ＲＡＭ３３に書き込み、コマンドレジス
タの「受信許可」をキャンセルし、ステータスレジスタ
に「受信禁止」をセットし、パケットの送信元に「受信
確認信号」を返送する。

【００２３】ＰＣｂ（１０ｂ）のＣＰＵ１２はＲＯＭ１
３に格納されたシーケンス制御プログラムに従ってＲＡ
Ｍ１４に格納されたラダープログラムを解釈し、実行す
る合間にＬＡＮコントローラ１１のステータスレジスタ
３０を監視し、「受信禁止」がセットされていると、以
下のような受信処理を行なう。

【００２４】すなわちＰＣｂ（１０ｂ）のＣＰＵ１２
は、前述のようにしてＲＡＭ３３に書き込まれた低位パ
ケット５０のデータサイズ５３に基き、データ５４すな
わち中位パケット６０を読みだし、シーケンス番号６２
に基づき、その番号のパケットを既に受信しているか否
か検査して重複受信パケットであれば何もせず、そうで
なければ上位プロトコル６３に従ってデータサイズ６１
のデータ６４を処理する。ここでは上位プロトコルは
「ＬＡＮ伝送命令」なので、ＣＰＵ１２はデータ６４を
上位パケット７０として解釈し、データサイズ７１のデ
ータ７４を書き込みアドレス７２に書き込み、ＬＡＮコ
ントローラ１１のコマンドレジスタ３０に「受信許可」
をセットして、シーケンス制御プログラムの実行に戻
る。ＬＡＮコントローラ１１のマイクロシーケンサ３１
はコマンドレジスタ３０に「受信許可」がセットされる
と、ステータスレジスタ３０の「受信禁止」をキャンセ
ルする。

【００２５】ＰＣａ（１０ａ）のＬＡＮコントローラ１
１のマイクロシーケンサ３１は「受信確認信号」の受信
を検出するとステータスレジスタ３０に「送信正常完
了」をセットする。

【００２６】ＰＣａ（１０ａ）のマイクロシーケンサ３
１は前述のパケット送信の際に、「送信問合わせ信号」
を送信後の経過時間をタイマ３４で計測し、所定の時間
待っても伝送先からの「送信不許可信号」「送信許可信
号」を受信しないとき、または、「送信不許可信号」の
受信により、「送信問合わせ信号」を所定の回数だけ送
信したとき、パケット送信を中止して、ステータスレジ
スタ３０に「送信異常完了」をセットする。

【００２７】ＰＣａ（１０ａ）のＣＰＵ１２は「ＬＡＮ
伝送命令」を実行した後、ＲＯＭ１３に格納されたシー
ケンス制御プログラムに従ってＲＡＭ１４に格納された
ラダープログラムを解釈し、実行する合間にステータス
レジスタ３０を監視し、「送信正常完了」を検出する
と、定められた内部コイルをＯＮにして、送信が正常終
了した場合のラダープログラムを実行する。「送信異常
完了」を検出すると、パケットを再送し、所定の回数再
送しても「送信正常完了」が検出できないときは、定め
られた内部コイルをＯＮにして、送信が異常終了した場
合のラダープログラムを実行する。

【００２８】以上述べたように通信処理のうちトークン
の制御、送信問合わせ、送信異常検出、など頻繁かつリ
アルタイム性が要求されるＯＳＩ参照モデル１、２層相
当の部分をＬＡＮコントローラが実行することにより、
ＣＰＵ１２の通信処理によるラダープログラムの解釈、
及び実行のパフォーマンスの低下を実用上無視できる範
囲に押えることが出来る。

【００２９】以上の説明では、ＬＡＮコントローラをＣ
ＰＵと同一の基板上に実装しているが、これにとらわれ
ることなく、ＬＡＮコントローラをＣＰＵと別の基板に
実装し、ＣＰＵ基板とコネクタで接続してもよい。

【００３０】また、以上の説明では、ＬＡＮコントロー
ラの通信方式がトークン・パッシング・バス方式の場合
について説明したが、これにとらわれることなく、既知
の、ＯＳＩ参照モデル１、２層相当の伝送処理を行なう
ＣＳＭＡ／ＣＤ方式、トークン・パッシング・リング方
式のＬＡＮコントローラを使用してもよい。

【００３１】

【発明の効果】以上、述べたように、プログラマブルコ
ントローラにおいて、ＬＡＮによるデータ伝送処理のう
ち頻繁かつリアルタイム性が要求されＣＰＵの負荷が大
きいＯＳＩ参照モデル２層相当までの処理をＬＡＮコン
トローラに行なわせることにより、１つのＣＰＵでシー
ケンス制御処理と、データ伝送処理が可能になり、ＬＡ
ＮユニットからＣＰＵボードの機能を除くことができ、
プログラマブルコントローラのコストダウン、小型化が
可能になる。

【図面の簡単な説明】

【図１】本発明の実施例におけるプログラマブルコント
ローラの構成図である。

【図２】ＬＡＮコントローラの構成図である。

【図３】パケットの構成図である。

【図４】ＬＡＮの構成図である。

【図５】ＬＡＮ伝送命令を示した図である。

【図６】従来のプログラマブルコントローラの構成図で
ある。

【符号の説明】

１０ プログラマブルコントローラ １１ ＬＡＮコントローラ １２ ＣＰＵ １３ ＲＯＭ １４ ＲＡＭ １５ Ｉ／Ｏ １６ ＣＰＵバス ３０ ステータス／コマンドレジスタ ３１ マイクロシーケンサ ３２ トランシーバ ３３ ＲＡＭ ３４ タイマ ３５ 外部ＣＰＵバス ３６ 内部バス ３７ ＬＡＮ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ＬＡＮによるデータ伝送機能を有するプ
   ログラマブルコントローラにおいて、ＯＳＩ参照モデル
   １、２層相当の伝送処理を行なうＬＡＮコントーラと、
   シーケンス制御処理及びＯＳＩ参照モデル３層相当以上
   の伝送処理を行なう１つのＣＰＵから構成されることを
   特徴とするプログラマブルコントローラ。