JPH06216728A - プログラム可能論理装置を望ましくない入力オーバシュート電圧から保護するための装置および方法 - Google Patents
プログラム可能論理装置を望ましくない入力オーバシュート電圧から保護するための装置および方法Info
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Abstract
(57)【要約】
【目的】 プログラム可能論理装置を望ましくない入力
オーバシュート電圧から保護する。 【構成】 本発明では過電圧が時間遅延回路３０の予め
定められた時定数より長い持続時間与えられることが要
求される。この時間遅延は、予め定められた遅延時間よ
り少なくかつ雑音により引起こされたものとして拒否さ
れる望ましくない過電圧と、予め定められた時間遅延を
超えており意図的なプログラム「超電圧」として認識さ
れる所望の過電圧とを識別する。本発明はプログラム可
能アレイのようなプログラム可能論理装置を編集モード
のような論理装置の消去可能またはプログラム可能なモ
ードに不注意で入ることがないよう保護するのに用いら
れる。
オーバシュート電圧から保護する。 【構成】 本発明では過電圧が時間遅延回路３０の予め
定められた時定数より長い持続時間与えられることが要
求される。この時間遅延は、予め定められた遅延時間よ
り少なくかつ雑音により引起こされたものとして拒否さ
れる望ましくない過電圧と、予め定められた時間遅延を
超えており意図的なプログラム「超電圧」として認識さ
れる所望の過電圧とを識別する。本発明はプログラム可
能アレイのようなプログラム可能論理装置を編集モード
のような論理装置の消去可能またはプログラム可能なモ
ードに不注意で入ることがないよう保護するのに用いら
れる。
Description
【０００１】
【発明の分野】この発明は一般的に、プログラム可能論
理装置を入力オーバシュート電圧から保護することによ
りその装置の信頼性を向上させるための装置および方法
に関し、より特定的には、雑音の多い環境でのプログラ
ム可能アレイの機能的動作と完全さとの信頼性を向上さ
せることに関する。
理装置を入力オーバシュート電圧から保護することによ
りその装置の信頼性を向上させるための装置および方法
に関し、より特定的には、雑音の多い環境でのプログラ
ム可能アレイの機能的動作と完全さとの信頼性を向上さ
せることに関する。
【０００２】
【背景および先行技術の説明】プログラム可能論理装置
は通常、ノードの１つに入力されてプログラム可能論理
を意図的にトリガし、「編集」モードに入るための「超
電圧」（これはすなわち＞＞ＶDDであり、ＶDDは正の電
源電圧の大きさである）（「プログラム電圧」）を要求
する。「編集」モードに入ることにより、プログラム可
能アレイは消去されることも、プログラムされることも
できる。
は通常、ノードの１つに入力されてプログラム可能論理
を意図的にトリガし、「編集」モードに入るための「超
電圧」（これはすなわち＞＞ＶDDであり、ＶDDは正の電
源電圧の大きさである）（「プログラム電圧」）を要求
する。「編集」モードに入ることにより、プログラム可
能アレイは消去されることも、プログラムされることも
できる。
【０００３】正常な論理動作の間、プログラム可能論理
装置の入力端子は接地からＶDDにまで変化する電圧のみ
を与えられるべきである。雑音の多い環境ではしかしな
がら、入力オーバシュート電圧は大きくなりすぎて「編
集」モードが不注意でトリガされて装置の論理動作が乱
されるほどにもなり得る。ゆえに、編集モードが不注意
に活性化され、それによりプログラム可能論理装置を消
去またはプログラムすることになるかもしれない。
装置の入力端子は接地からＶDDにまで変化する電圧のみ
を与えられるべきである。雑音の多い環境ではしかしな
がら、入力オーバシュート電圧は大きくなりすぎて「編
集」モードが不注意でトリガされて装置の論理動作が乱
されるほどにもなり得る。ゆえに、編集モードが不注意
に活性化され、それによりプログラム可能論理装置を消
去またはプログラムすることになるかもしれない。
【０００４】したがって、問題はいかにして入力オーバ
シュートからの保護を提供し、それと同時にどちらもが
装置の正常動作電圧を超える、雑音により引き起こされ
た望ましくないオーバシュート電圧と所望されるプログ
ラム電圧とを識別するかということである。
シュートからの保護を提供し、それと同時にどちらもが
装置の正常動作電圧を超える、雑音により引き起こされ
た望ましくないオーバシュート電圧と所望されるプログ
ラム電圧とを識別するかということである。
【０００５】過去には、プログラム可能論理装置はその
ように過度でありかつしばしば発生する入力オーバシュ
ートに対し完全に無防備だったが、雑音の多い動作環境
ではそのような保護が必要である。
ように過度でありかつしばしば発生する入力オーバシュ
ートに対し完全に無防備だったが、雑音の多い動作環境
ではそのような保護が必要である。
【０００６】今日、プログラム可能論理装置を望ましく
ないしばしば発生する入力オーバシュート電圧から適切
に保護し、その一方でプログラム過電圧を確実に識別す
る装置は市場では入手できない。
ないしばしば発生する入力オーバシュート電圧から適切
に保護し、その一方でプログラム過電圧を確実に識別す
る装置は市場では入手できない。
【０００７】この発明の目的は、予め定められた時間遅
延よりも長い持続時間の間過電圧が入力に与えられてい
る場合にのみ論理装置の編集モードを活性化することに
より、プログラム可能論理装置を望ましくない入力オー
バシュート電圧から保護することである。
延よりも長い持続時間の間過電圧が入力に与えられてい
る場合にのみ論理装置の編集モードを活性化することに
より、プログラム可能論理装置を望ましくない入力オー
バシュート電圧から保護することである。
【０００８】
【発明の概要】以下に述べるのは、前述の問題点を解決
し、かつここで実施されかつ広範囲に説明されるような
この発明の意図するところによる前述および他の目的、
利益および利点を達成するための本発明の簡略な概要で
ある。
し、かつここで実施されかつ広範囲に説明されるような
この発明の意図するところによる前述および他の目的、
利益および利点を達成するための本発明の簡略な概要で
ある。
【０００９】本発明は、ＶDDより高い予め選択された電
圧レベルを上まわる電圧を検出するための回路と、時間
遅延回路を活性化するための回路と、時間遅延を提供す
るための回路と、論理装置の所望の（編集）モードを活
性化するための回路とを用いる、望ましくない入力オー
バシュート電圧からプログラム可能論理装置を保護する
ための方法および装置である。
圧レベルを上まわる電圧を検出するための回路と、時間
遅延回路を活性化するための回路と、時間遅延を提供す
るための回路と、論理装置の所望の（編集）モードを活
性化するための回路とを用いる、望ましくない入力オー
バシュート電圧からプログラム可能論理装置を保護する
ための方法および装置である。
【００１０】本発明のこの局面におけるさらなる特徴
は、望ましくない入力オーバシュート電圧を所望される
入力プログラム電圧から区別するのに時間遅延が用いら
れるということである。
は、望ましくない入力オーバシュート電圧を所望される
入力プログラム電圧から区別するのに時間遅延が用いら
れるということである。
【００１１】本発明のこの局面におけるさらなる特徴
は、所望の入力プログラム電圧が検出されたときのみ論
理装置の所望のモードが活性化されるということであ
る。
は、所望の入力プログラム電圧が検出されたときのみ論
理装置の所望のモードが活性化されるということであ
る。
【００１２】本発明のこの局面におけるさらなる特徴
は、時間遅延回路は装置の入力端子に正常動作電圧が与
えられている場合には活性化せず、過電圧入力が存在す
る間のみ活性化するということである。
は、時間遅延回路は装置の入力端子に正常動作電圧が与
えられている場合には活性化せず、過電圧入力が存在す
る間のみ活性化するということである。
【００１３】本発明のこの局面におけるさらなる特徴
は、装置の入力電圧が予め選択された電圧レベル、すな
わち入力過電圧レベルを下まわった場合に時間遅延回路
を非活性化し、次の過電圧が入力で受取られたときに再
活性化されるようその回路をリセットするということで
ある。
は、装置の入力電圧が予め選択された電圧レベル、すな
わち入力過電圧レベルを下まわった場合に時間遅延回路
を非活性化し、次の過電圧が入力で受取られたときに再
活性化されるようその回路をリセットするということで
ある。
【００１４】
【発明の詳しい説明】図１は、プログラム可能論理装置
のための入力オーバシュート保護における好ましい方法
のブロック図である。この方法は４つの主要なステッ
プ、すなわち正常動作電圧を上まわる電圧を検出するス
テップ１０′、時間遅延回路を活性化するための技術２
０′、時間遅延を提供するステップ３０′、論理装置の
所望の（編集）モードを活性化するためのスイッチング
の方法４０′からなる。 〈装置の一般的な動作〉回路１０の入力端子１１に電圧
が印加され、そこでこの入力電圧が予め選択された（Ｖ
DDより高い）電圧レベルより上かどうかが判断される。
入力電圧が予め定められた電圧レベルより下であれば、
回路２０は時間遅延回路３０を活性化せず、回路４０は
論理装置の編集モードを活性化しない。
のための入力オーバシュート保護における好ましい方法
のブロック図である。この方法は４つの主要なステッ
プ、すなわち正常動作電圧を上まわる電圧を検出するス
テップ１０′、時間遅延回路を活性化するための技術２
０′、時間遅延を提供するステップ３０′、論理装置の
所望の（編集）モードを活性化するためのスイッチング
の方法４０′からなる。 〈装置の一般的な動作〉回路１０の入力端子１１に電圧
が印加され、そこでこの入力電圧が予め選択された（Ｖ
DDより高い）電圧レベルより上かどうかが判断される。
入力電圧が予め定められた電圧レベルより下であれば、
回路２０は時間遅延回路３０を活性化せず、回路４０は
論理装置の編集モードを活性化しない。
【００１５】一旦予め選択された電圧レベルを上まわる
電圧が入力に印加されると、その入力過電圧が論理装置
の編集モードをトリガしてよいとされるべきプログラム
電圧であるのか、論理の所望の（編集）モードをトリガ
することが許容されてはならない雑音により引起こされ
たオーバシュート電圧であるのかが判断されなければな
らない。
電圧が入力に印加されると、その入力過電圧が論理装置
の編集モードをトリガしてよいとされるべきプログラム
電圧であるのか、論理の所望の（編集）モードをトリガ
することが許容されてはならない雑音により引起こされ
たオーバシュート電圧であるのかが判断されなければな
らない。
【００１６】一旦回路１０の入力で過電圧が検出される
と、回路２０は時間遅延回路３０を活性化する。回路１
０の入力に過電圧が印加される時間の長さが時間遅延回
路３０の予め定められた時定数より長ければ、その過電
圧は所望のプログラム電圧であると考えられ、論理装置
の編集モードが活性化される。過電圧の持続が、時間遅
延回路３０の時定数の関数である時間期間より短けれ
ば、その過電圧は雑音により引起こされた望ましくない
オーバシュート電圧であると考えられ、論理装置の編集
モードは活性化されない。
と、回路２０は時間遅延回路３０を活性化する。回路１
０の入力に過電圧が印加される時間の長さが時間遅延回
路３０の予め定められた時定数より長ければ、その過電
圧は所望のプログラム電圧であると考えられ、論理装置
の編集モードが活性化される。過電圧の持続が、時間遅
延回路３０の時定数の関数である時間期間より短けれ
ば、その過電圧は雑音により引起こされた望ましくない
オーバシュート電圧であると考えられ、論理装置の編集
モードは活性化されない。
【００１７】さらに過電圧がもはや回路１０の入力で検
出されなくなれば、論理装置の編集モードはもし活性化
していたなら非活性化され、時間遅延回路３０も非活性
化されて次の過電圧が検出されたときの再活性化に備え
てリセットされる。 〈装置における動作の詳細な説明〉図２は、プログラム
可能論理装置（図示せず）に対するこの発明の入力オー
バシュート保護装置の好ましい実施例の回路図である。
図２で示されるように、この装置は４つの主要回路に分
かれており、各主要回路の回路要素が示されている。
出されなくなれば、論理装置の編集モードはもし活性化
していたなら非活性化され、時間遅延回路３０も非活性
化されて次の過電圧が検出されたときの再活性化に備え
てリセットされる。 〈装置における動作の詳細な説明〉図２は、プログラム
可能論理装置（図示せず）に対するこの発明の入力オー
バシュート保護装置の好ましい実施例の回路図である。
図２で示されるように、この装置は４つの主要回路に分
かれており、各主要回路の回路要素が示されている。
【００１８】回路１０は予め選択された電圧レベルを上
まわる電圧を検出する。そのような電圧はここでは過電
圧と呼ばれる。過電圧を検出するための回路１０は、電
界効果トランジスタ１２、１３、および１４を含む。ト
ランジスタ１２のドレインとゲートとは互いに接続され
るので、トランジスタはダイオードのように機能する。
入力電圧は入力端子１１で受取られ、入力端子１１はト
ランジスタ１２のドレインとゲートとに接続される。端
子１１は、プログラム可能論理装置の入力端子にも接続
される。トランジスタ１３のドレインおよびゲートは、
ＶDDとして表示される論理装置の正電源電圧に接続さ
れ、トランジスタ１３もダイオードのように機能する。
トランジスタ１２のソースはノードＡとして示されるト
ランジスタ１３のソースへ接続され、これらの２つのソ
ースはトランジスタ１４のソースに接続される。トラン
ジスタ１４のゲートはＶDDに接続され、トランジスタ１
４のドレインはノードＢに接続される。トランジスタ１
４は端子１１で過電圧が検出されたときのみオンにされ
る。したがって、回路１０はその入力で過電圧が検出さ
れたときのみ活性化され、この過電圧はＶDD＋ｖtn−ｖ
tpより大きい。ここで言うｖtnとはＮチャネルトランジ
スタ１２のしきい値電圧であり、ｖtpとはＰチャネルト
ランジスタ１４のしきい値電圧である。
まわる電圧を検出する。そのような電圧はここでは過電
圧と呼ばれる。過電圧を検出するための回路１０は、電
界効果トランジスタ１２、１３、および１４を含む。ト
ランジスタ１２のドレインとゲートとは互いに接続され
るので、トランジスタはダイオードのように機能する。
入力電圧は入力端子１１で受取られ、入力端子１１はト
ランジスタ１２のドレインとゲートとに接続される。端
子１１は、プログラム可能論理装置の入力端子にも接続
される。トランジスタ１３のドレインおよびゲートは、
ＶDDとして表示される論理装置の正電源電圧に接続さ
れ、トランジスタ１３もダイオードのように機能する。
トランジスタ１２のソースはノードＡとして示されるト
ランジスタ１３のソースへ接続され、これらの２つのソ
ースはトランジスタ１４のソースに接続される。トラン
ジスタ１４のゲートはＶDDに接続され、トランジスタ１
４のドレインはノードＢに接続される。トランジスタ１
４は端子１１で過電圧が検出されたときのみオンにされ
る。したがって、回路１０はその入力で過電圧が検出さ
れたときのみ活性化され、この過電圧はＶDD＋ｖtn−ｖ
tpより大きい。ここで言うｖtnとはＮチャネルトランジ
スタ１２のしきい値電圧であり、ｖtpとはＰチャネルト
ランジスタ１４のしきい値電圧である。
【００１９】時間遅延回路を活性化するための回路２０
は、ＦＥＴ２１と従来のＭＯＳＦＥＴインバータ２２と
を含む。トランジスタ２１は「弱漏電器」として機能
し、インバータ２２の入力が正常入力電圧の間接地に保
たれるように、ＶDDがそのゲートに印加されるとオンに
バイアスされる。トランジスタ２１は動作のすべての段
階の間中オンである。しかしながら、トランジスタ２１
が接地への弱電流経路を提供しても装置の入力へ過電圧
が与えられる場合、トランジスタ１２およびトランジス
タ１４はオンにされるとノードＢをハイに駆動するよう
にサイズ決めされる。したがってトランジスタ１２と１
４とはトランジスタ２１に「過度の電力を与える」。前
に述べたように、トランジスタ１４は回路１０の入力に
過電圧が印加されるとオンにされる。
は、ＦＥＴ２１と従来のＭＯＳＦＥＴインバータ２２と
を含む。トランジスタ２１は「弱漏電器」として機能
し、インバータ２２の入力が正常入力電圧の間接地に保
たれるように、ＶDDがそのゲートに印加されるとオンに
バイアスされる。トランジスタ２１は動作のすべての段
階の間中オンである。しかしながら、トランジスタ２１
が接地への弱電流経路を提供しても装置の入力へ過電圧
が与えられる場合、トランジスタ１２およびトランジス
タ１４はオンにされるとノードＢをハイに駆動するよう
にサイズ決めされる。したがってトランジスタ１２と１
４とはトランジスタ２１に「過度の電力を与える」。前
に述べたように、トランジスタ１４は回路１０の入力に
過電圧が印加されるとオンにされる。
【００２０】過電圧が検出される回路動作の段階の中
で、トランジスタ１４はオンに切換わってノードＢの電
圧をノードＡの電圧と同じにし、インバータ２２はノー
ドＢの電圧がデジタルハイ信号（「ハイ信号」）になる
のに十分なだけ大きくなるので活性化する。次にノード
Ｃの電圧が時間遅延回路３０への０またはデジタルロー
信号（「ロー信号」）となり、これはカスケード接続さ
れたインバータ３１をオンにし、かつキャパシタ３２が
充電するようにする。
で、トランジスタ１４はオンに切換わってノードＢの電
圧をノードＡの電圧と同じにし、インバータ２２はノー
ドＢの電圧がデジタルハイ信号（「ハイ信号」）になる
のに十分なだけ大きくなるので活性化する。次にノード
Ｃの電圧が時間遅延回路３０への０またはデジタルロー
信号（「ロー信号」）となり、これはカスケード接続さ
れたインバータ３１をオンにし、かつキャパシタ３２が
充電するようにする。
【００２１】時間遅延は、インバータ３１と充電キャパ
シタ３２とを含むＲＣ回路３０により提供される。イン
バータ３１はその電圧入力がロー信号になると時間遅延
のための抵抗を提供する（すなわちインバータ３１をオ
ンにするにはロー入力信号が必要である）。インバータ
３１から提供される抵抗の量とキャパシタ３２の値とが
回路のＲＣ時定数を決定し、したがって充電する時間遅
延の長さをも決定する。
シタ３２とを含むＲＣ回路３０により提供される。イン
バータ３１はその電圧入力がロー信号になると時間遅延
のための抵抗を提供する（すなわちインバータ３１をオ
ンにするにはロー入力信号が必要である）。インバータ
３１から提供される抵抗の量とキャパシタ３２の値とが
回路のＲＣ時定数を決定し、したがって充電する時間遅
延の長さをも決定する。
【００２２】入力端子１１に印加された過電圧の持続時
間が遅延回路３０の時間遅延を超えると、過電圧は意図
的なプログラム電圧と考えられ、回路４０は編集モード
を活性化するノードＥにハイ信号を与える。回路４０は
カスケード接続されたインバータ４１およびインバータ
４２を含み、それらはプログラム可能論理装置の編集ノ
ードに接続される端子４３へ所望されるデジタル信号を
与え、それによりプログラム可能論理装置の編集モード
が活性化される。
間が遅延回路３０の時間遅延を超えると、過電圧は意図
的なプログラム電圧と考えられ、回路４０は編集モード
を活性化するノードＥにハイ信号を与える。回路４０は
カスケード接続されたインバータ４１およびインバータ
４２を含み、それらはプログラム可能論理装置の編集ノ
ードに接続される端子４３へ所望されるデジタル信号を
与え、それによりプログラム可能論理装置の編集モード
が活性化される。
【００２３】一旦入力電圧が過電圧レベルを下まわる
と、キャパシタ３２はインバータ３１のＮチャネルトラ
ンジスタのドレイン、ゲートおよびソースを含む回路経
路を介して放電され、接地する。プログラム可能論理装
置の所望のモードが活性化されていると、それはその後
すぐ非活性化される。その後、次の過電圧が検出される
と適切な時間遅延が再活性化され得るように、時間遅延
回路はリセットされる。 〈動作のモード〉以下の記述はこの発明における動作の
モードを説明するにあたっての実施例に適用する。トラ
ンジスタ１２、１３および２１はＮチャネルＭＯＳＦＥ
Ｔであり、トランジスタ１４はＰチャネルＭＯＳＦＥＴ
であり、インバータ２２、４１および４２は典型的なデ
ジタル論理ゲートインバータであり、インバータ３１は
弱いＰチャネルトランジスタと強いＮチャネルトランジ
スタとを備えるデジタル論理ゲートインバータであり、
キャパシタ３２は大きなキャパシタである。
と、キャパシタ３２はインバータ３１のＮチャネルトラ
ンジスタのドレイン、ゲートおよびソースを含む回路経
路を介して放電され、接地する。プログラム可能論理装
置の所望のモードが活性化されていると、それはその後
すぐ非活性化される。その後、次の過電圧が検出される
と適切な時間遅延が再活性化され得るように、時間遅延
回路はリセットされる。 〈動作のモード〉以下の記述はこの発明における動作の
モードを説明するにあたっての実施例に適用する。トラ
ンジスタ１２、１３および２１はＮチャネルＭＯＳＦＥ
Ｔであり、トランジスタ１４はＰチャネルＭＯＳＦＥＴ
であり、インバータ２２、４１および４２は典型的なデ
ジタル論理ゲートインバータであり、インバータ３１は
弱いＰチャネルトランジスタと強いＮチャネルトランジ
スタとを備えるデジタル論理ゲートインバータであり、
キャパシタ３２は大きなキャパシタである。
【００２４】当該技術分野でよく知られているように、
ＮチャネルＭＯＳＦＥＴはゲートの電圧がソースの電圧
より少なくとも１つのしきい値電圧（すなわちｖtn）分
大きいときに活性化され、ＰチャネルＭＯＳＦＥＴはゲ
ートの電圧がソースの電圧より少なくとも１つのしきい
値電圧Ｖtp分小さいときに活性化される。
ＮチャネルＭＯＳＦＥＴはゲートの電圧がソースの電圧
より少なくとも１つのしきい値電圧（すなわちｖtn）分
大きいときに活性化され、ＰチャネルＭＯＳＦＥＴはゲ
ートの電圧がソースの電圧より少なくとも１つのしきい
値電圧Ｖtp分小さいときに活性化される。
【００２５】以下の表記がさらにこの例示の目的のため
になされる。すなわちＶIN＝端子１１の入力電圧、ＶA
＝ノードＡの電圧、ＶB ＝ノードＢの電圧、ＶC ＝ノー
ドＣの電圧、ＶD ＝ノードＤの電圧、ＶE ＝ノードＥの
電圧、ＶF ＝ノードＦの電圧または端子４３の出力電圧
である。また、トランジスタの端子における電圧は、参
照されている端子（Ｄ＝ドレイン、Ｓ＝ソース、Ｇ＝ゲ
ート）とトランジスタ（１２、１３、１４または２１）
とを下付き表示することにより表される（すなわちトラ
ンジスタ１２のドレインの電圧はＶD12 と表記され
る）。
になされる。すなわちＶIN＝端子１１の入力電圧、ＶA
＝ノードＡの電圧、ＶB ＝ノードＢの電圧、ＶC ＝ノー
ドＣの電圧、ＶD ＝ノードＤの電圧、ＶE ＝ノードＥの
電圧、ＶF ＝ノードＦの電圧または端子４３の出力電圧
である。また、トランジスタの端子における電圧は、参
照されている端子（Ｄ＝ドレイン、Ｓ＝ソース、Ｇ＝ゲ
ート）とトランジスタ（１２、１３、１４または２１）
とを下付き表示することにより表される（すなわちトラ
ンジスタ１２のドレインの電圧はＶD12 と表記され
る）。
【００２６】装置の動作の全段階において、トランジス
タ１３のドレインおよびゲート、トランジスタ１４のゲ
ート、ならびにすべてのインバータのための電源は最大
の正常動作電圧ＶDDに等しい。また動作のすべての段階
において、トランジスタ１２とトランジスタ１３との各
々にかかるしきい値電圧の降下ｖtnがある。これはこれ
らの２つのトランジスタがダイオードのように動作する
べく接続されているからである。 〈正常動作の間（接地＜ＶIN＜ＶDD）〉装置の正常動作
の間、ノードＡが出合うであろう最大の電圧はＶ13に等
しく、Ｖ13はＶDD−ｖtnに等しいので、ＶA はＶDD−ｖ
tnに等しくなる。したがって、トランジスタ１２はＶ
G12 −ＶS12 ＞ｖtnなのでオフになり、トランジスタ１
３はＶG13 −ＶS13 ≧ｖtnなのでオンになる。トランジ
スタ１４のソースはノードＡに接続され、したがってＶ
S14 も同様にＶDD−ｖtnに等しくなる。つまりＶS1 4 ＝
ＶDD−ｖtnであり、ｖtnはＮチャネルトランジスタのし
きい値電圧であり、ＶG14 ＝ＶDDである。したがってＶ
G14 −ＶS14 ＝Ｖtnである。トランジスタ１４はＰチャ
ネルＭＯＳＦＥＴなので、トランジスタ１４のソースは
トランジスタのＮウェルに接続されなければならない。
この理由は、Ｎウェルがソース電圧に対し≧である電圧
に結合されなければならないからである。さもなけれ
ば、ソース−Ｎウェルダイオードは順バイアスとなり、
Ｐチャネルトランジスタは適正に動かないだろう。
タ１３のドレインおよびゲート、トランジスタ１４のゲ
ート、ならびにすべてのインバータのための電源は最大
の正常動作電圧ＶDDに等しい。また動作のすべての段階
において、トランジスタ１２とトランジスタ１３との各
々にかかるしきい値電圧の降下ｖtnがある。これはこれ
らの２つのトランジスタがダイオードのように動作する
べく接続されているからである。 〈正常動作の間（接地＜ＶIN＜ＶDD）〉装置の正常動作
の間、ノードＡが出合うであろう最大の電圧はＶ13に等
しく、Ｖ13はＶDD−ｖtnに等しいので、ＶA はＶDD−ｖ
tnに等しくなる。したがって、トランジスタ１２はＶ
G12 −ＶS12 ＞ｖtnなのでオフになり、トランジスタ１
３はＶG13 −ＶS13 ≧ｖtnなのでオンになる。トランジ
スタ１４のソースはノードＡに接続され、したがってＶ
S14 も同様にＶDD−ｖtnに等しくなる。つまりＶS1 4 ＝
ＶDD−ｖtnであり、ｖtnはＮチャネルトランジスタのし
きい値電圧であり、ＶG14 ＝ＶDDである。したがってＶ
G14 −ＶS14 ＝Ｖtnである。トランジスタ１４はＰチャ
ネルＭＯＳＦＥＴなので、トランジスタ１４のソースは
トランジスタのＮウェルに接続されなければならない。
この理由は、Ｎウェルがソース電圧に対し≧である電圧
に結合されなければならないからである。さもなけれ
ば、ソース−Ｎウェルダイオードは順バイアスとなり、
Ｐチャネルトランジスタは適正に動かないだろう。
【００２７】ＶG21 −ＶS21 は常にｖtnより大きいの
で、トランジスタ２１は常にオンである。
で、トランジスタ２１は常にオンである。
【００２８】トランジスタ２１は、正常動作の時間中、
インバータ２２の入力を０に保つ（すなわちＶB がロー
信号になる）。トランジスタ２１のドレインがノードＢ
でインバータ２２の入力に接続されるので、ＶC はハイ
信号（すなわち「オン」）となり、ＶD はロー信号にな
る。時間遅延回路３０はＶD がローなので活性化され
ず、このためキャパシタ３２の充電も活性化されない。
また、ＶE はハイ信号になり、ＶF はロー信号になる。
論理装置の所望のモードは、端子４３の電圧がロー信号
（すなわち「オフ」）を受取るので活性化されない。 〈ＶDD＜ＶIN＜ＶDD＋ｖtn−ｖtpのときの動作〉ＶINが
ＶDDより大きく、かつＶDD＋ｖtn−ｖtpより小さい場
合、ノードＡが出合うであろう最大の電圧がＶS12 に等
しくなり、ＶS12 はＶIN−ｖtnに等しいので、ＶA はＶ
IN−ｖtnに等しくなる（ＶA ＝ＶIN−ｖtn＝ＶS14 であ
り、ＶG14＝ＶDDである。したがって、ＶG14 −ＶS14
＝ＶDD−（ＶIN−ｖtn）＝ｖtn＋（ＶDD−ＶIN）＞ｖtp
である。しかしながら、ＶG14 −ＶS14 ＝ｖtn＋（ＶDD
−Ｖ IN）＞ｖtpである。上の不等式は、ｖtn＋（ＶDD−
ＶIN）＞ｖtpがｖtn−ｖtp＋ＶDD＞ＶINに等価であるた
めＶDD＜ＶIN＜ＶDD＋ｖtn−ｖtpであるという仮定によ
って真である）。トランジスタ１２は、ＶG12 −ＶS12
≧ｖtnなのでオンになり、トランジスタ１３はＶG13 −
ＶS13 ＜ｖtnなのでオフになる。トランジスタ１４はＶ
G14 −ＶS14 ＝ｖtn＋（ＶDD−ＶIN）＞ｖtpなのでオフ
のままである。回路２０は時間遅延回路３０を活性化せ
ず、論理装置の所望のモードは上で装置の正常動作につ
いて述べたのと同じ理由によりまだ活性化されないまま
である。 〈ＶIN≧（ＶDD＋ｖtn−ｖtp）の場合の動作〉ＶINがＶ
DD＋ｖtn−ｖtpより大きいまたはそれに等しい場合、ノ
ードＡが出合うであろう最大の電圧はＶS12 に等しくな
り、ＶS12 はＶIN−ｖtnに等しいのでＶA はＶIN−ｖtn
に等しくなる。したがって、ＶA はＶDD−ｖtpに等しく
なるかそれより大きくなるかのどちらかである。トラン
ジスタ１２はＶG12 −ＶS12 ≧ｖtnなのでオンのままで
あり、トランジスタ１３はＶG13 −ＶS13 ＜ｖtnなので
オフのままである。
インバータ２２の入力を０に保つ（すなわちＶB がロー
信号になる）。トランジスタ２１のドレインがノードＢ
でインバータ２２の入力に接続されるので、ＶC はハイ
信号（すなわち「オン」）となり、ＶD はロー信号にな
る。時間遅延回路３０はＶD がローなので活性化され
ず、このためキャパシタ３２の充電も活性化されない。
また、ＶE はハイ信号になり、ＶF はロー信号になる。
論理装置の所望のモードは、端子４３の電圧がロー信号
（すなわち「オフ」）を受取るので活性化されない。 〈ＶDD＜ＶIN＜ＶDD＋ｖtn−ｖtpのときの動作〉ＶINが
ＶDDより大きく、かつＶDD＋ｖtn−ｖtpより小さい場
合、ノードＡが出合うであろう最大の電圧がＶS12 に等
しくなり、ＶS12 はＶIN−ｖtnに等しいので、ＶA はＶ
IN−ｖtnに等しくなる（ＶA ＝ＶIN−ｖtn＝ＶS14 であ
り、ＶG14＝ＶDDである。したがって、ＶG14 −ＶS14
＝ＶDD−（ＶIN−ｖtn）＝ｖtn＋（ＶDD−ＶIN）＞ｖtp
である。しかしながら、ＶG14 −ＶS14 ＝ｖtn＋（ＶDD
−Ｖ IN）＞ｖtpである。上の不等式は、ｖtn＋（ＶDD−
ＶIN）＞ｖtpがｖtn−ｖtp＋ＶDD＞ＶINに等価であるた
めＶDD＜ＶIN＜ＶDD＋ｖtn−ｖtpであるという仮定によ
って真である）。トランジスタ１２は、ＶG12 −ＶS12
≧ｖtnなのでオンになり、トランジスタ１３はＶG13 −
ＶS13 ＜ｖtnなのでオフになる。トランジスタ１４はＶ
G14 −ＶS14 ＝ｖtn＋（ＶDD−ＶIN）＞ｖtpなのでオフ
のままである。回路２０は時間遅延回路３０を活性化せ
ず、論理装置の所望のモードは上で装置の正常動作につ
いて述べたのと同じ理由によりまだ活性化されないまま
である。 〈ＶIN≧（ＶDD＋ｖtn−ｖtp）の場合の動作〉ＶINがＶ
DD＋ｖtn−ｖtpより大きいまたはそれに等しい場合、ノ
ードＡが出合うであろう最大の電圧はＶS12 に等しくな
り、ＶS12 はＶIN−ｖtnに等しいのでＶA はＶIN−ｖtn
に等しくなる。したがって、ＶA はＶDD−ｖtpに等しく
なるかそれより大きくなるかのどちらかである。トラン
ジスタ１２はＶG12 −ＶS12 ≧ｖtnなのでオンのままで
あり、トランジスタ１３はＶG13 −ＶS13 ＜ｖtnなので
オフのままである。
【００２９】しかしながらトランジスタ１４は、ＶG14
−ＶS14 ＝ＶDD−（ＶIN−ｖtn）＝ｖtn＋（ＶDD−
ＶIN）≦Ｖtpなのでオンになる。トランジスタ１２とト
ランジスタ１４とは双方とも弱漏電器トランジスタ２１
よりも強く、トランジスタ１２と１４とは双方ともがオ
ンにされるとトランジスタ２１の影響を克服するのに十
分な電流を与える。
−ＶS14 ＝ＶDD−（ＶIN−ｖtn）＝ｖtn＋（ＶDD−
ＶIN）≦Ｖtpなのでオンになる。トランジスタ１２とト
ランジスタ１４とは双方とも弱漏電器トランジスタ２１
よりも強く、トランジスタ１２と１４とは双方ともがオ
ンにされるとトランジスタ２１の影響を克服するのに十
分な電流を与える。
【００３０】トランジスタ１４はオンに切換えられてノ
ードＢの電圧がＶA と等しくなり、これはＶDD−ｖtpに
等しいのでインバータ２２によってハイ信号として認識
される（使用されているインバータは典型的にはＶDD／
２またはそれ以上の電圧をデジタルハイ信号として認識
する）。ＶDDの典型的な値は５ボルトであり、Ｐチャネ
ルＭＯＳＦＥＴにおいてｖtpに対する典型的な値は−１
ボルトであり、ＮチャネルＭＯＳＦＥＴにおいてｖtnに
対する値は＋１ボルトである。インバータ２２はＶC を
ローに駆動し、インバータ３１はＶD をハイに駆動す
る。
ードＢの電圧がＶA と等しくなり、これはＶDD−ｖtpに
等しいのでインバータ２２によってハイ信号として認識
される（使用されているインバータは典型的にはＶDD／
２またはそれ以上の電圧をデジタルハイ信号として認識
する）。ＶDDの典型的な値は５ボルトであり、Ｐチャネ
ルＭＯＳＦＥＴにおいてｖtpに対する典型的な値は−１
ボルトであり、ＮチャネルＭＯＳＦＥＴにおいてｖtnに
対する値は＋１ボルトである。インバータ２２はＶC を
ローに駆動し、インバータ３１はＶD をハイに駆動す
る。
【００３１】この発明の新規な特徴の１つである時間遅
延回路３０は、ノードＣの信号がローになると活性化さ
れる。回路３０はＣＭＯＳインバータ３１およびキャパ
シタ３２のＰチャネルトランジスタにおけるターンオン
抵抗からなる。インバータ３１のＰチャネルトランジス
タはインバータ３１のＮチャネルトランジスタに比べて
非常に弱い。キャパシタ３２は、非常に大きいキャパシ
タである。回路３０が提供するであろう時間遅延は、Ｐ
チャネルトランジスタのターンオン抵抗とキャパシタの
サイズとに直接関係するＰチャネルトランジスタの強度
によって決定される。典型的なキャパシタの寸法は４０
ミクロン×４０ミクロンまたはおよそ３．２ピコファラ
ドであり、回路３０により提供される典型的な時間遅延
は２５０ナノセカンドであろう。
延回路３０は、ノードＣの信号がローになると活性化さ
れる。回路３０はＣＭＯＳインバータ３１およびキャパ
シタ３２のＰチャネルトランジスタにおけるターンオン
抵抗からなる。インバータ３１のＰチャネルトランジス
タはインバータ３１のＮチャネルトランジスタに比べて
非常に弱い。キャパシタ３２は、非常に大きいキャパシ
タである。回路３０が提供するであろう時間遅延は、Ｐ
チャネルトランジスタのターンオン抵抗とキャパシタの
サイズとに直接関係するＰチャネルトランジスタの強度
によって決定される。典型的なキャパシタの寸法は４０
ミクロン×４０ミクロンまたはおよそ３．２ピコファラ
ドであり、回路３０により提供される典型的な時間遅延
は２５０ナノセカンドであろう。
【００３２】一旦ＶC がロー信号になると、キャパシタ
３２は充電を始める。キャパシタ３２がインバータ４１
のトリップレベルを上まわるレベルまで充電しない場
合、これは入力過電圧が回路３０により提供された時間
遅延よりも持続時間が短いということを意味し、雑音に
より引起こされた望ましくない入力オーバシュート電圧
と考えられる。キャパシタ３２がインバータ３１のＮチ
ャネル装置を含む回路経路を介して放電するので、回路
４０は論理装置の所望されるモードを活性化せず、イン
バータ４１の入力はローに保たれる。キャパシタ３２が
接続されるインバータ３１の出力端子が、Ｎチャネル装
置をオンにすることとインバータ３１のＰチャネルトラ
ンジスタをオフにすることとで接地されるので、キャパ
シタ３２は放電を始める。次のオーバシュート電圧が入
力ノード１１で受取られる前にキャパシタ３２が完全に
放電されることが望ましい。
３２は充電を始める。キャパシタ３２がインバータ４１
のトリップレベルを上まわるレベルまで充電しない場
合、これは入力過電圧が回路３０により提供された時間
遅延よりも持続時間が短いということを意味し、雑音に
より引起こされた望ましくない入力オーバシュート電圧
と考えられる。キャパシタ３２がインバータ３１のＮチ
ャネル装置を含む回路経路を介して放電するので、回路
４０は論理装置の所望されるモードを活性化せず、イン
バータ４１の入力はローに保たれる。キャパシタ３２が
接続されるインバータ３１の出力端子が、Ｎチャネル装
置をオンにすることとインバータ３１のＰチャネルトラ
ンジスタをオフにすることとで接地されるので、キャパ
シタ３２は放電を始める。次のオーバシュート電圧が入
力ノード１１で受取られる前にキャパシタ３２が完全に
放電されることが望ましい。
【００３３】一方、キャパシタ３２がインバータ４１の
トリップレベルを上まわるレベルにまで充電するなら
ば、これは入力過電圧が回路３０により提供された時間
遅延より長い時間持続したということを意味し、意図的
なプログラム電圧として認識され、回路４０が論理装置
の編集モードを活性化する。その後インバータ４１の入
力は、ノードＤにハイの電圧があるので、ハイになる。
トリップレベルを上まわるレベルにまで充電するなら
ば、これは入力過電圧が回路３０により提供された時間
遅延より長い時間持続したということを意味し、意図的
なプログラム電圧として認識され、回路４０が論理装置
の編集モードを活性化する。その後インバータ４１の入
力は、ノードＤにハイの電圧があるので、ハイになる。
【００３４】インバータ４１の出力つまりノードＥの電
圧すなわちＶE はローになり、インバータ４２の出力つ
まりノードＦの電圧すなわちＶF はハイになる。このハ
イの信号は端子４３に印加され、端子４３はプログラム
可能論理装置の編集ノードに接続されて論理装置の編集
モードをオンにする。インバータ４１および４２が用い
られるのは、キャパシタ３２が充電している時間の間に
ノードＤの電圧が変化するかもしれないためであり、こ
れらのインバータが端子４３へのディスクリートなハイ
またはローの信号を与えて、これにより端子４３が不適
切な電圧レベルでトリガされることがないということが
保証される。 〈ＶINが急に（ＶDD＋ｖtn−ｖtp）よりも低くなった場
合の動作〉キャパシタ３２がインバータ４１のトリップ
レベルを上まわるレベルにまで充電された後、ＶINは突
然ＶDD＋ｖtn−ｖtpよりも低くなるかもしれない。これ
が起こると、トランジスタ１４はオフになり、インバー
タ２２の入力（すなわちＶ B ）およびインバータ３１の
出力（すなわちＶD ）はローになる。
圧すなわちＶE はローになり、インバータ４２の出力つ
まりノードＦの電圧すなわちＶF はハイになる。このハ
イの信号は端子４３に印加され、端子４３はプログラム
可能論理装置の編集ノードに接続されて論理装置の編集
モードをオンにする。インバータ４１および４２が用い
られるのは、キャパシタ３２が充電している時間の間に
ノードＤの電圧が変化するかもしれないためであり、こ
れらのインバータが端子４３へのディスクリートなハイ
またはローの信号を与えて、これにより端子４３が不適
切な電圧レベルでトリガされることがないということが
保証される。 〈ＶINが急に（ＶDD＋ｖtn−ｖtp）よりも低くなった場
合の動作〉キャパシタ３２がインバータ４１のトリップ
レベルを上まわるレベルにまで充電された後、ＶINは突
然ＶDD＋ｖtn−ｖtpよりも低くなるかもしれない。これ
が起こると、トランジスタ１４はオフになり、インバー
タ２２の入力（すなわちＶ B ）およびインバータ３１の
出力（すなわちＶD ）はローになる。
【００３５】この時点でオンであるインバータ３１のＮ
チャネルトランジスタはインバータ３１のＰチャネルト
ランジスタよりはるかに強いので、キャパシタ３２は急
速に放電するだろう。ノードＤの電圧すなわちＶD は０
になり、回路４０は論理装置の所望されるモードを非活
性化する（すなわちプログラム可能論理装置の「編集」
モードをオフにする）。
チャネルトランジスタはインバータ３１のＰチャネルト
ランジスタよりはるかに強いので、キャパシタ３２は急
速に放電するだろう。ノードＤの電圧すなわちＶD は０
になり、回路４０は論理装置の所望されるモードを非活
性化する（すなわちプログラム可能論理装置の「編集」
モードをオフにする）。
【００３６】キャパシタ３２は時間遅延回路３０をリセ
ットするために完全に放電される。その後保護装置全体
で次の過電圧入力を受取るための準備が整う。 〈発明の実施例〉本発明の実施例の１つは以下の構成要
素の仕様を含む。 ［正常動作電圧を上まわる入力電圧を検出するための第
１の回路について］ １．トランジスタ１２はＮチャネルＭＯＳＦＥＴであ
り、Ｎチャネルは４０μｍの幅と３μｍの長さとを有す
る。
ットするために完全に放電される。その後保護装置全体
で次の過電圧入力を受取るための準備が整う。 〈発明の実施例〉本発明の実施例の１つは以下の構成要
素の仕様を含む。 ［正常動作電圧を上まわる入力電圧を検出するための第
１の回路について］ １．トランジスタ１２はＮチャネルＭＯＳＦＥＴであ
り、Ｎチャネルは４０μｍの幅と３μｍの長さとを有す
る。
【００３７】２．トランジスタ１３はＮチャネルＭＯＳ
ＦＥＴであり、Ｎチャネルは２０μｍの幅と３μｍの長
さとを有する。
ＦＥＴであり、Ｎチャネルは２０μｍの幅と３μｍの長
さとを有する。
【００３８】３．トランジスタ１４はＰチャネルＭＯＳ
ＦＥＴであり、Ｐチャネルは４０μｍの幅と３μｍの長
さとを有する。 ［時間遅延回路を活性化するための第２の回路につい
て］ １．トランジスタ２１はＮチャネルＭＯＳＦＥＴであ
り、Ｎチャネルは３．５μｍの幅と４０μｍの長さとを
有する。
ＦＥＴであり、Ｐチャネルは４０μｍの幅と３μｍの長
さとを有する。 ［時間遅延回路を活性化するための第２の回路につい
て］ １．トランジスタ２１はＮチャネルＭＯＳＦＥＴであ
り、Ｎチャネルは３．５μｍの幅と４０μｍの長さとを
有する。
【００３９】２．インバータ２２はＦＥＴインバータで
あり、Ｐチャネルトランジスタは１６μｍの幅と２μｍ
の長さとを有しており、Ｎチャネルトランジスタは８μ
ｍの幅と２μｍの長さとを有する。 ［望ましくない入力過電圧を所望される入力過電圧から
識別するために時間遅延を提供するための第３の回路に
ついて］ １．インバータ３１はＦＥＴインバータであり、Ｐチャ
ネルトランジスタは５μｍの幅と２０μｍの長さとを有
しており、Ｎチャネルトランジスタは１０μｍの幅と
１．３μｍの長さとを有する。
あり、Ｐチャネルトランジスタは１６μｍの幅と２μｍ
の長さとを有しており、Ｎチャネルトランジスタは８μ
ｍの幅と２μｍの長さとを有する。 ［望ましくない入力過電圧を所望される入力過電圧から
識別するために時間遅延を提供するための第３の回路に
ついて］ １．インバータ３１はＦＥＴインバータであり、Ｐチャ
ネルトランジスタは５μｍの幅と２０μｍの長さとを有
しており、Ｎチャネルトランジスタは１０μｍの幅と
１．３μｍの長さとを有する。
【００４０】２．キャパシタ３２は４０μｍの幅と４０
μｍの長さとを有する。 ［所望される入力オーバシュート電圧が検出されると論
理装置の所望のモードを活性化するための第４の回路に
ついて］ １．インバータ４１はＦＥＴインバータであり、Ｐチャ
ネルトランジスタは１０μｍの幅と２μｍの長さとを有
しており、Ｎチャネルトランジスタは６μｍの幅と２μ
ｍの長さとを有する。
μｍの長さとを有する。 ［所望される入力オーバシュート電圧が検出されると論
理装置の所望のモードを活性化するための第４の回路に
ついて］ １．インバータ４１はＦＥＴインバータであり、Ｐチャ
ネルトランジスタは１０μｍの幅と２μｍの長さとを有
しており、Ｎチャネルトランジスタは６μｍの幅と２μ
ｍの長さとを有する。
【００４１】２．インバータ４２はＦＥＴインバータで
あり、Ｐチャネルトランジスタは４０μｍの幅と１．３
μｍの長さとを有しており、Ｎチャネルトランジスタは
２０μｍの幅と１．３μｍの長さとを有する。
あり、Ｐチャネルトランジスタは４０μｍの幅と１．３
μｍの長さとを有しており、Ｎチャネルトランジスタは
２０μｍの幅と１．３μｍの長さとを有する。
【００４２】出願の時点において出願人には知られてい
たこの発明の好ましい実施例およびベストモードの前述
の説明は、図解および説明の目的のために提示されてき
たものである。これは徹底的なものとしても、また開示
されたそのままの形式に発明を制限するものとしても意
図されてはいない。上述の教示に照らして多くの修正お
よび変形が可能であることは明らかである。この実施例
は、この発明の原理およびその実用的応用を最もよく説
明し、それによって他の当業者らがさまざまな実施例に
おけるこの発明を企図される特定の使用に適するように
さまざまな修正を伴なって最もよく利用できるように、
選択かつ説明されたものである。この発明の範囲は前掲
の特許請求の範囲によって規定されることが意図されて
いる。
たこの発明の好ましい実施例およびベストモードの前述
の説明は、図解および説明の目的のために提示されてき
たものである。これは徹底的なものとしても、また開示
されたそのままの形式に発明を制限するものとしても意
図されてはいない。上述の教示に照らして多くの修正お
よび変形が可能であることは明らかである。この実施例
は、この発明の原理およびその実用的応用を最もよく説
明し、それによって他の当業者らがさまざまな実施例に
おけるこの発明を企図される特定の使用に適するように
さまざまな修正を伴なって最もよく利用できるように、
選択かつ説明されたものである。この発明の範囲は前掲
の特許請求の範囲によって規定されることが意図されて
いる。
【図１】プログラム可能論理装置のための入力オーバシ
ュート保護方法のブロック図である。
ュート保護方法のブロック図である。
【図２】プログラム可能装置のための入力オーバシュー
ト保護装置の概略図である。
ト保護装置の概略図である。
１０ 第１の回路 １１ 入力端子 ２０ 第２の回路 ３０ 第３の回路 ４０ 第４の回路
フロントページの続き (72)発明者 ヘルマン・エム・チャン アメリカ合衆国、95014 カリフォルニア 州、クパーティノ、マイナー・プレイス、 10234 (72)発明者 ブラッドリー・シャーペ−ガイスラー アメリカ合衆国、95120 カリフォルニア 州、サン・ホーゼイ、ドット・プレイス、 1416
Claims (24)
- 【請求項１】 入力端子と、 前記入力端子に接続され、予め選択された電圧レベルを
超える入力電圧を検出するための第１の回路とを含み、
前記第１の回路は出力を有し、さらに入力が第１の回路
の出力に接続され、時間遅延回路を活性化するための第
２の回路を含み、前記第２の回路は出力を有し、さらに
第２の回路の出力に接続され、望ましくない入力過電圧
を所望される入力過電圧から識別するための時間遅延を
提供するための第３の回路を含み、前記第３の回路は出
力を有し、さらに第３の回路の出力に接続され、所望さ
れる入力過電圧が検出されたときに論理装置の所望され
るモードを活性化するための第４の回路を含む、プログ
ラム可能論理装置を望ましくない入力オーバシュート電
圧から保護するための装置。 - 【請求項２】 第１の回路は、 入力電圧を受取り、かつ入力電圧レベルが装置の予め定
められた電圧レベルを超えた場合を検出するための第１
の回路要素を含み、前記第１の回路要素は出力を有し、
さらに入力電圧が装置の予め選択された電圧レベルより
低いときに第２の回路の入力を安定化するための第２の
回路要素を含み、前記第２の回路要素は出力を有し、さ
らに第１および第２の回路要素の出力に結合され、かつ
入力過電圧が検出されると活性化される、第３の回路要
素を含む、請求項１に記載のプログラム可能論理装置を
保護するための装置。 - 【請求項３】 入力電圧を受取るための第１の回路要素
はＮチャネルＭＯＳＦＥＴである、請求項２に記載のプ
ログラム可能論理装置を保護するための装置。 - 【請求項４】 第２の回路を安定化するための第２の回
路要素はＮチャネルＭＯＳＦＥＴである、請求項２に記
載のプログラム可能論理装置を保護するための装置。 - 【請求項５】 第３の回路要素はＰチャネルＭＯＳＦＥ
Ｔである、請求項２に記載のプログラム可能論理装置を
保護するための装置。 - 【請求項６】 時間遅延回路を活性化するための第２の
回路は、 通常は時間遅延回路を非活性に保つ第１の回路要素と、 過電圧が検出されると時間遅延回路を活性化するための
第２の回路とを含む、請求項１に記載のプログラム可能
論理装置を保護するための装置。 - 【請求項７】 第１の回路要素はＮチャネルＭＯＳＦＥ
Ｔである、請求項６に記載のプログラム可能論理装置を
保護するための装置。 - 【請求項８】 第２の回路はＦＥＴインバータを含む、
請求項６に記載のプログラム可能論理装置を保護するた
めの装置。 - 【請求項９】 時間遅延を提供するための第３の回路
は、入力過電圧がもはや検出されなくなると非活性化さ
れ、次の過電圧が検出されるときの再活性化のためにリ
セットされる、請求項１に記載のプログラム可能論理装
置を保護するための装置。 - 【請求項１０】 遅延時間を提供するための第３の回路
は予め定められた時定数を有する抵抗器−キャパシタ回
路を含む、請求項１に記載のプログラム可能論理装置を
保護するための装置。 - 【請求項１１】 抵抗器−キャパシタ回路は、 ＦＥＴインバータと、 インバータの出力に結合されるキャパシタとを含む、請
求項１０に記載のプログラム可能論理装置を保護するた
めの装置。 - 【請求項１２】 時間遅延回路の抵抗器部分は、ＦＥＴ
インバータのＰチャネルトランジスタにおける抵抗であ
る、請求項１０に記載のプログラム可能論理装置を保護
するための装置。 - 【請求項１３】 キャパシタの放電経路は、ＦＥＴイン
バータのＮチャネルトランジスタを含む、請求項１０に
記載のプログラム可能論理装置を保護するための装置。 - 【請求項１４】 所望される入力過電圧が検出されると
論理装置の所望されるモードを活性化するための第４の
回路は、１対のカスケード接続されたインバータを含
む、請求項１に記載のプログラム可能論理装置を保護す
るための装置。 - 【請求項１５】 論理装置の活性化されるべき所望のモ
ードは、プログラム可能アレイの編集モードである、請
求項１４に記載のプログラム可能論理装置を保護するた
めの装置。 - 【請求項１６】 時間遅延回路を含む、プログラム可能
論理装置を望ましくない入力オーバシュート電圧から保
護するための装置。 - 【請求項１７】 装置の通常動作のレベルより上の入力
過電圧を検出するための第１の回路と、 過電圧に応答して、過電圧が予め定められた時間遅延を
超える場合のみ論理装置の所望されるプログラム可能モ
ードを活性化することにより望ましくない入力オーバシ
ュート電圧と所望される入力プログラム電圧とを識別す
るための第２の回路とを含む、プログラム可能論理装置
を望ましくない入力オーバシュート電圧から保護するた
めの装置。 - 【請求項１８】 望ましくない入力オーバシュート電圧
と所望される入力プログラム電圧とを識別するための回
路は、 抵抗性−容量性時間遅延回路において予め定められた
間、入力信号を遅延させるための回路をさらに含む、請
求項１７に記載のプログラム可能論理装置を保護するた
めの装置。 - 【請求項１９】 遅延回路は、 入力過電圧が検出されたときのみキャパシタを充電する
ための回路と、 入力過電圧が突然検出されなくなったときにキャパシタ
を完全に放電するための回路とをさらに含む、請求項１
８に記載のプログラム可能論理装置を保護するための装
置。 - 【請求項２０】 プログラム可能論理装置を保護するた
めの方法であって、 装置の正常動作のレベルより上の入力過電圧を検出する
ステップと、 過電圧が予め定められた遅延時間を超える場合のみ論理
装置の所望されるプログラム可能モードを活性化するこ
とによって、望ましくない入力オーバシュート電圧と所
望される入力プログラム電圧とを識別するステップとを
含む、方法。 - 【請求項２１】 正常動作のレベルより上の電圧を検出
するステップは、 正常動作の間検出回路入力を安定化するステップをさら
に含む、請求項２０に記載のプログラム可能論理装置を
保護するための方法。 - 【請求項２２】 正常動作のレベルより上の電圧レベル
を検出するステップは、 入力過電圧が検出されたときのみ時間遅延を活性化する
信号を与えるステップをさらに含む、請求項２０に記載
のプログラム可能論理装置を保護するための方法。 - 【請求項２３】 望ましくない入力過電圧と所望される
入力プログラム電圧とを識別するステップは、 抵抗性−容量性時間遅延回路において予め定められた
間、入力信号を遅延させるステップをさらに含む、請求
項２０に記載のプログラム可能論理装置を保護するため
の方法。 - 【請求項２４】 遅延させるステップは、 入力過電圧が検出された場合のみキャパシタを充電する
ステップと、 入力過電圧が突然検出されなくなった場合にキャパシタ
を完全に放電するステップとをさらに含む、請求項２３
に記載のプログラム可能論理装置を保護するための方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US97916792A | 1992-11-17 | 1992-11-17 | |
| US979167 | 1992-11-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06216728A true JPH06216728A (ja) | 1994-08-05 |
Family
ID=25526755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5274260A Withdrawn JPH06216728A (ja) | 1992-11-17 | 1993-11-02 | プログラム可能論理装置を望ましくない入力オーバシュート電圧から保護するための装置および方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0598475A3 (ja) |
| JP (1) | JPH06216728A (ja) |
| KR (1) | KR940012092A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6038190A (en) * | 1996-06-07 | 2000-03-14 | Inside Technologies | Electrically erasable and programmable non-volatile memory protected against power supply failure |
| FR2749698B1 (fr) * | 1996-06-07 | 1998-09-04 | Inside Technologies | Memoire remanente effacable et programmable electriquement, protegee contre les coupures d'alimentation |
| KR100444799B1 (ko) * | 1997-07-11 | 2006-02-28 | 삼성전자주식회사 | 전원양호신호구동장치및그방법 |
| EP1008144B1 (de) | 1997-08-20 | 2002-04-03 | Infineon Technologies AG | Verfahren zur überwachung der ordnungsgemässen funktion einer integrierten schaltung |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62257700A (ja) * | 1986-05-02 | 1987-11-10 | Toshiba Corp | Ｅｅｐｒｏｍの書込み制御方式 |
| JPH088334B2 (ja) * | 1989-01-13 | 1996-01-29 | 株式会社東芝 | 半導体集積回路 |
-
1993
- 1993-09-07 EP EP93307049A patent/EP0598475A3/en not_active Withdrawn
- 1993-09-17 KR KR1019930018893A patent/KR940012092A/ko not_active Application Discontinuation
- 1993-11-02 JP JP5274260A patent/JPH06216728A/ja not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0598475A3 (en) | 1995-03-22 |
| KR940012092A (ko) | 1994-06-22 |
| EP0598475A2 (en) | 1994-05-25 |
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Legal Events
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|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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