JPH06216715A - Digital filter - Google Patents
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- JPH06216715A JPH06216715A JP760493A JP760493A JPH06216715A JP H06216715 A JPH06216715 A JP H06216715A JP 760493 A JP760493 A JP 760493A JP 760493 A JP760493 A JP 760493A JP H06216715 A JPH06216715 A JP H06216715A
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- output
- adder
- memory
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明はディジタルフィルタに係
り、詳しくは、QMF(Quadrature MirrorFilter)に
よる合成フィルタに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital filter, and more particularly to a synthesis filter based on QMF (Quadrature Mirror Filter).
【0002】[0002]
【従来の技術】ディジタルフィルタの代表的なものとし
て、FIR(Finite Impulse Responce )型とIIR
(Infinite Impulse Responce )型とがある。FIR型
は、出力時系列データに対して、ある入力時系列データ
のインパルス応答が一定の時間(すなわち、有限時間)
についてのみ影響を与える方式である。一方、IIR型
は、出力時系列データに対して、ある入力時系列データ
のインパルス応答が無限の時間について影響を与える方
式である。2. Description of the Related Art FIR (Finite Impulse Response) type and IIR are typical digital filters.
(Infinite Impulse Responce) type. In the FIR type, the impulse response of certain input time-series data is constant with respect to the output time-series data (ie, finite time)
It is a method that affects only about. On the other hand, the IIR type is a system in which the impulse response of certain input time-series data affects the output time-series data for an infinite time.
【0003】FIRディジタルフィルタは、式(1)に
示されるように、入力時系列データ(以下、入力データ
という)とインパルス応答との畳み込みによって出力時
系列データ(以下出力データという)を得るようになっ
ている。The FIR digital filter obtains output time-series data (hereinafter referred to as output data) by convolving input time-series data (hereinafter referred to as input data) and impulse response, as shown in equation (1). Has become.
【0004】[0004]
【数1】 [Equation 1]
【0005】但し、x(n−k)を入力データ、y
(n)を出力データ、h(k)をフィルタ係数(重みづ
けの関数)、Nをタップ数とする。この式(1)をZ変
換すると式(2)が得られる。式(2)からは式(3)
が得られ、これから周波数応答がわかる。Where x (n−k) is the input data and y
(N) is output data, h (k) is a filter coefficient (weighting function), and N is the number of taps. When this equation (1) is Z-transformed, equation (2) is obtained. From equation (2), equation (3)
From which the frequency response is known.
【0006】[0006]
【数2】 [Equation 2]
【0007】[0007]
【数3】 [Equation 3]
【0008】式(3)にω=2πk/Nを代入すると、
式(4)が得られる。Substituting ω = 2πk / N into equation (3),
Equation (4) is obtained.
【0009】[0009]
【数4】 [Equation 4]
【0010】この式(4)はDFT(Digital Fourier
transform )の式とみなすことができる。これより、フ
ィルタ係数h(k)は、式(4)によって表される所望
の周波数特性をIDFT(Inverse Digital Fourier tr
ansform )することによって求めることができる。This equation (4) is a DFT (Digital Fourier
transform). From this, the filter coefficient h (k) can be obtained by using the desired frequency characteristic represented by the equation (4) in the IDFT (Inverse Digital Fourier tr
ansform).
【0011】図3にFIRディジタルフィルタの構成の
一例を示す。各遅延素子61は入力データx(n)を順
次一定時間(T)だけ遅延させる。一般的には、シフト
レジスタによって各遅延素子61が構成されるようにな
っている。各乗算器62は、各遅延素子61からの出力
にフィルタ係数h(k)を乗算する。これにより、入力
データとインパルス応答との畳み込み処理が行われる。
総和加算器63は、フィルタ係数h(k)が乗算された
各遅延素子61からの出力の総和をとり、出力データy
(n)として出力する。FIG. 3 shows an example of the configuration of the FIR digital filter. Each delay element 61 sequentially delays the input data x (n) by a fixed time (T). Generally, each delay element 61 is configured by a shift register. Each multiplier 62 multiplies the output from each delay element 61 by the filter coefficient h (k). Thereby, convolution processing of the input data and the impulse response is performed.
The sum adder 63 takes the sum of the outputs from the delay elements 61 multiplied by the filter coefficient h (k), and outputs the output data y.
Output as (n).
【0012】ところで、図3に示すFIRディジタルフ
ィルタは、タップ数Nを大きくするとそれに伴って回路
規模が大きくなるという問題があった。そこで、図4に
示すような、ストアードプログラム方式のFIRディジ
タルフィルタが提案されている。By the way, the FIR digital filter shown in FIG. 3 has a problem that when the number of taps N is increased, the circuit scale is accordingly increased. Therefore, a stored program type FIR digital filter as shown in FIG. 4 has been proposed.
【0013】メモリ71は入力データx(n)を保持す
る。ROM72はフィルタ係数h(k)を保持してお
り、式(1)におけるkの値に対応したフィルタ係数h
(k)を読み出して出力する。乗算器73は、メモリ7
1からの入力データx(n)とROM72からのフィル
タ係数h(k)とを乗算する。加算器74は、レジスタ
75の出力と乗算器73の出力とを加算して、その加算
結果を再びレジスタ75に出力する。すなわち、加算器
74とレジスタ75とによって構成されるアキュムレー
タ76は、乗算器73の出力を累加算する。レジスタ7
7は、アキュムレータ76の累加算した結果、すなわち
出力データy(n)を格納して出力する。The memory 71 holds the input data x (n). The ROM 72 holds the filter coefficient h (k), and the filter coefficient h corresponding to the value of k in the equation (1).
(K) is read and output. The multiplier 73 has a memory 7
The input data x (n) from 1 is multiplied by the filter coefficient h (k) from the ROM 72. The adder 74 adds the output of the register 75 and the output of the multiplier 73, and outputs the addition result to the register 75 again. That is, the accumulator 76 composed of the adder 74 and the register 75 cumulatively adds the output of the multiplier 73. Register 7
7 stores and outputs the result of cumulative addition of the accumulator 76, that is, output data y (n).
【0014】このFIRディジタルフィルタでは、メモ
リ71とROM72からそれぞれ入力データx(n)と
フィルタ係数h(k)とを順に読み出して積和演算を繰
り返し、その演算結果をアキュムレータ76にて累加算
することにより、式(1)に示す演算を行って出力デー
タy(n)を得るようになっている。そして、タップ数
Nが大きくなっても回路規模は変わらないという特長を
もっている。In this FIR digital filter, the input data x (n) and the filter coefficient h (k) are sequentially read from the memory 71 and the ROM 72, the sum of products operation is repeated, and the result of the operation is cumulatively added by the accumulator 76. Thus, the output data y (n) is obtained by performing the calculation shown in the equation (1). The circuit size does not change even if the number of taps N increases.
【0015】[0015]
【発明が解決しようとする課題】ところで、フィルタ係
数h1(n) のFIRディジタルフィルタに対して、式
(5)が成り立つフィルタ係数h2(n) のFIRディジ
タルフィルタはミラーフィルタと呼ばれる。By the way, in contrast to the FIR digital filter having the filter coefficient h 1 (n), the FIR digital filter having the filter coefficient h 2 (n) for which the equation (5) is satisfied is called a mirror filter.
【0016】[0016]
【数5】 [Equation 5]
【0017】このミラーフィルタにおけるZ変換の関係
は式(6)に示すようになる。The relationship of Z conversion in this mirror filter is as shown in equation (6).
【0018】[0018]
【数6】 [Equation 6]
【0019】周波数応答を考えるとき、式(7)により
式(8)が成り立つ。When considering the frequency response, the equation (8) is established from the equation (7).
【0020】[0020]
【数7】 [Equation 7]
【0021】[0021]
【数8】 [Equation 8]
【0022】これより、周波数応答はπ/2で対称であ
る。ここで、π/2は標本化周波数の1/4の割合であ
るため、このミラーフィルタはQMF(Quadrature Mir
rorFilter)と呼ばれる。尚、QMFについては、アイ
イーイーイー・トランザクションズ・オン・アコーステ
ィックス・スピーチ・アンド・シグナル・プロセッシン
グ・エイエスエスピー(IEEE TRANSACTIONS ON ACOUSTI
CS,SPEECH,AND SIGNALPROCESSING,ASSP)32巻3号,1
984年 6月,522 〜531 頁に詳しい。From this, the frequency response is symmetric at π / 2. Here, since π / 2 is a ratio of ¼ of the sampling frequency, this mirror filter has a QMF (Quadrature Mir).
rorFilter) is called. For QMF, please refer to IEEE TRANSACTIONS ON ACOUSTI.
CS, SPEECH, AND SIGNAL PROCESSING, ASSP) Volume 32, Issue 3, 1
Details, pp. 522-531, June 984.
【0023】QMFによる合成フィルタは、式(9)お
よび式(10)に示されるように、2つの入力データx
a (n),xb (n)の減算値または加算値とインパル
ス応答との畳み込みによって、各入力データx
a (n),xb (n)の合成データである出力データy
(2n),y(2n+1)を得るようになっている。The synthesis filter by the QMF has two input data x as shown in the equations (9) and (10).
By convolving the subtraction value or addition value of a (n) and x b (n) with the impulse response, each input data x
Output data y which is the composite data of a (n) and x b (n)
(2n) and y (2n + 1) are obtained.
【0024】[0024]
【数9】 [Equation 9]
【0025】[0025]
【数10】 [Equation 10]
【0026】但し、h(2k),h(2k+1)をフィ
ルタ係数とする。図5に、QMFによる合成フィルタの
構成の一例を示す。減算器81は、入力データx
a (n)から入力データxb (n)を減算する。加算器
82は各入力データxa (n),xb (n)を加算す
る。スイッチ83は、減算器81の出力と加算器82の
出力とを交互に切り換えて出力する。各遅延素子84は
減算器81の出力または加算器82の出力を順次一定時
間(T)だけ遅延させる。各乗算器85は、遅延素子8
4からの出力にフィルタ係数h(2k)を乗算する。一
方、各乗算器86は、遅延素子84からの出力にフィル
タ係数h(2k+1)を乗算する。これにより、各入力
データxa (n),xb (n)の減算値および加算値と
インパルス応答との畳み込み処理が行われる。総和加算
器87は、フィルタ係数h(2k)が乗算された遅延素
子84からの出力の総和をとる。一方、総和加算器88
は、フィルタ係数h(2k+1)が乗算された遅延素子
84からの出力の総和をとる。スイッチ89はスイッチ
83と同期して、各総和加算器87,88の出力を交互
に切り換え、出力データy(2n)またはy(2n+
1)として出力する。However, h (2k) and h (2k + 1) are filter coefficients. FIG. 5 shows an example of the configuration of a synthesis filter based on QMF. The subtractor 81 uses the input data x
The input data xb (n) is subtracted from a (n). The adder 82 adds the input data x a (n) and x b (n). The switch 83 alternately switches the output of the subtracter 81 and the output of the adder 82 and outputs the output. Each delay element 84 sequentially delays the output of the subtracter 81 or the output of the adder 82 by a fixed time (T). Each multiplier 85 has a delay element 8
The output from 4 is multiplied by the filter coefficient h (2k). On the other hand, each multiplier 86 multiplies the output from the delay element 84 by the filter coefficient h (2k + 1). As a result, the convolution processing of the subtraction value and addition value of each input data x a (n), x b (n) and the impulse response is performed. The summation adder 87 takes the summation of the outputs from the delay elements 84 multiplied by the filter coefficient h (2k). On the other hand, the sum adder 88
Is the sum of the outputs from the delay element 84 multiplied by the filter coefficient h (2k + 1). The switch 89 switches the outputs of the summing adders 87 and 88 alternately in synchronization with the switch 83, and outputs the output data y (2n) or y (2n +).
Output as 1).
【0027】ところで、図5に示すQMFによる合成フ
ィルタは、タップ数Nを大きくするとそれに伴って回路
規模が大きくなるという問題があった。そこで、図4に
示すFIRディジタルフィルタと同様に積和演算と累加
算とを利用することにより、タップ数Nが大きくなって
も回路規模が増大しないQMFによる合成フィルタを得
ることが要求されている。By the way, the QMF synthesis filter shown in FIG. 5 has a problem that when the number of taps N is increased, the circuit scale is increased accordingly. Therefore, similar to the FIR digital filter shown in FIG. 4, it is required to obtain a QMF synthesis filter that does not increase the circuit scale even if the number of taps N increases, by using the product-sum calculation and cumulative addition. .
【0028】本発明は上記要求を実現するためになされ
たものであって、その目的は、タップ数が大きくなって
も回路規模が増大しないディジタルフィルタを提供する
ことにある。The present invention has been made in order to realize the above requirements, and an object thereof is to provide a digital filter in which the circuit scale does not increase even if the number of taps increases.
【0029】[0029]
【課題を解決するための手段】本発明は、2つの入力時
系列データを加算または減算する加減算器と、その加減
算器の各演算結果を保持するメモリと、そのメモリから
読み出した加減算器の各演算結果に所定のフィルタ係数
を乗算する乗算器と、その乗算器の乗算値を累加算し
て、その累加算値を2つの入力時系列データの合成デー
タである出力時系列データとして出力するアキュムレー
タとを備えたことをその要旨とする。According to the present invention, an adder / subtractor for adding or subtracting two input time series data, a memory for holding each operation result of the adder / subtractor, and an adder / subtractor read from the memory are provided. A multiplier that multiplies the calculation result by a predetermined filter coefficient, and an accumulator that cumulatively adds the multiplication values of the multiplier and outputs the cumulative addition value as output time series data that is the composite data of two input time series data. The point is to have and.
【0030】[0030]
【作用】従って本発明によれば、加減算器によって2つ
の入力時系列データの加算と減算とが交互に行われ、そ
の演算結果と過去の演算結果とがメモリに保持される。
その演算結果と過去の演算結果とに、乗算器によって所
定のフィルタ係数が乗算される。その乗算器の乗算値が
アキュムレータによって累加算されることにより、前記
式(9)または式(10)で表される出力時系列データ
が得られる。Therefore, according to the present invention, addition and subtraction of two input time series data are alternately performed by the adder / subtractor, and the operation result and the past operation result are held in the memory.
The calculation result and the past calculation result are multiplied by a predetermined filter coefficient by the multiplier. By accumulating the multiplication values of the multiplier by the accumulator, the output time series data represented by the equation (9) or the equation (10) is obtained.
【0031】[0031]
【実施例】以下、本発明を具体化した一実施例を図1お
よび図2に従って説明する。尚、本実施例において、図
4に示すFIRディジタルフィルタと同じ構成について
は符号を等しくする。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to FIGS. In this embodiment, the same components as those of the FIR digital filter shown in FIG.
【0032】図1に本実施例のブロック回路図を示す。
加減算器11は、各入力データxa (n),xb (n)
の加算または入力データxa (n)から入力データxb
(n)の減算を行う。FIG. 1 shows a block circuit diagram of this embodiment.
The adder / subtractor 11 uses the input data x a (n), x b (n)
Or input data x a (n) to input data x b
Subtract (n).
【0033】メモリ12は、加減算器11の算出した加
算値および減算値を保持する。ROM13は両フィルタ
係数h(2k),h(2K+1)を保持しており、式
(9)または式(10)におけるkの値に対応した各フ
ィルタ係数h(2k),h(2K+1)を読み出して出
力する。The memory 12 holds the addition value and the subtraction value calculated by the adder / subtractor 11. The ROM 13 holds both filter coefficients h (2k) and h (2K + 1) and reads out the filter coefficients h (2k) and h (2K + 1) corresponding to the value of k in Expression (9) or Expression (10). Output.
【0034】乗算器73は、メモリ12からの前記加算
値とROM13からのフィルタ係数h(2k+1)とを
乗算すると共に、メモリ12からの前記減算値とROM
13からのフィルタ係数h(2k)とを乗算する。The multiplier 73 multiplies the addition value from the memory 12 by the filter coefficient h (2k + 1) from the ROM 13, and the subtraction value from the memory 12 and the ROM.
Multiply with the filter coefficient h (2k) from 13.
【0035】加算器74は、レジスタ75の出力と乗算
器73の出力とを加算して、その加算結果を再びレジス
タ75に出力する。すなわち、加算器74とレジスタ7
5とによって構成されるアキュムレータ76は、乗算器
73の出力を累加算する。The adder 74 adds the output of the register 75 and the output of the multiplier 73 and outputs the addition result to the register 75 again. That is, the adder 74 and the register 7
An accumulator 76 composed of 5 and 5 cumulatively adds the output of the multiplier 73.
【0036】レジスタ77は、アキュムレータ76の累
加算した結果、すなわち各出力データy(2n),y
(2n+1)を格納して出力する。次に、本実施例の動
作を、図2に示すタイミングチャートに従って説明す
る。The register 77 stores the result of cumulative addition of the accumulator 76, that is, each output data y (2n), y.
Store (2n + 1) and output. Next, the operation of this embodiment will be described with reference to the timing chart shown in FIG.
【0037】図2は、ステップ数N=4とした場合にお
けるタイミングチャートの一部である。ステップ数N=
4を式(9)および式(10)に代入すると、式(1
1)および式(12)が得られる。FIG. 2 is a part of a timing chart when the number of steps N = 4. Number of steps N =
4 into the equations (9) and (10), the equation (1
1) and equation (12) are obtained.
【0038】[0038]
【数11】 [Equation 11]
【0039】[0039]
【数12】 [Equation 12]
【0040】図2においては、入力データxa (0)〜
xa (2),xb (0)〜xb (2)の入力については
省いてあるが、これらの入力データについても入力デー
タx a (3),xb (4)等と同様に入力される。In FIG. 2, input data xa(0) ~
xa(2), xb(0) to xbFor the input of (2)
Although omitted, input data for these input data
Tax a(3), xbIt is input in the same manner as (4).
【0041】まず、加減算器11は、各入力データxa
(3),xb (3)の加算を行ってメモリ12に書き込
ませる。すると、メモリ12からは、その加算値{xa
(3)+xb (3)}と、保持していた過去の加算値
{xa (2)+xb (2)}〜{xa (0)+x
b (0)}とが順次読みだされる。それと同時に、RO
M13からは、フィルタ係数h(2k+1)に対応する
フィルタ係数h(1),h(3),h(5),h(7)
が読み出される。First, the adder / subtractor 11 determines each input data x a
(3), xb (3) is added and written in the memory 12. Then, from the memory 12, the added value {x a
(3) + x b (3)} and the past added values {x a (2) + x b (2)} to {x a (0) + x that have been held.
b (0)} are sequentially read. At the same time, RO
From M13, the filter coefficients h (1), h (3), h (5), h (7) corresponding to the filter coefficient h (2k + 1)
Is read.
【0042】乗算器73は、メモリ12からの前記加算
値とROM13からのフィルタ係数h(2k+1)とを
それぞれ乗算する。ここで、レジスタ75は式(9),
(10)に示す1回の累加算が終わる度に「0」にクリ
アされるようになっている。そのため、乗算器73によ
る乗算値はアキュムレータ76によって累加算され、式
(13)〜(16)に示す累加算値A1〜A4が求めら
れる。The multiplier 73 multiplies the added value from the memory 12 by the filter coefficient h (2k + 1) from the ROM 13, respectively. Here, the register 75 has the formula (9),
Each time the cumulative addition shown in (10) is completed, it is cleared to "0". Therefore, the multiplication value by the multiplier 73 is cumulatively added by the accumulator 76, and the cumulative addition values A1 to A4 shown in the equations (13) to (16) are obtained.
【0043】[0043]
【数13】 [Equation 13]
【0044】[0044]
【数14】 [Equation 14]
【0045】[0045]
【数15】 [Equation 15]
【0046】[0046]
【数16】 [Equation 16]
【0047】そして、レジスタ77はそのアキュムレー
タ76の累加算した結果、すなわち出力データy(7)
{=A4}を格納して出力する。次に、加減算器11
は、入力データxa (4)から入力データxb (4)の
減算を行ってメモリ12に書き込ませる。すると、メモ
リ12からは、その減算値{xa (4)−xb (4)}
と、保持していた過去の減算値{xa (3)−x
b(3)}〜{xa (1)−xb (1)}とが順次読み
だされる。それと同時に、ROM13からは、フィルタ
係数h(2k)に対応するフィルタ係数h(0),h
(2),h(4),h(6)が読み出される。Then, the register 77 outputs the result of cumulative addition of the accumulator 76, that is, the output data y (7).
{= A4} is stored and output. Next, the adder / subtractor 11
Causes the input data x b (4) to be subtracted from the input data x a (4) to be written in the memory 12. Then, the subtracted value {x a (4) −x b (4)} is read from the memory 12.
And the past subtraction value held {x a (3) −x
b (3)} ~ {x a (1) -x b (1)} and is Dasa sequentially read. At the same time, from the ROM 13, the filter coefficients h (0), h corresponding to the filter coefficient h (2k)
(2), h (4), h (6) are read.
【0048】乗算器73は、メモリ12からの前記減算
値とROM13からのフィルタ係数h(2k)とをそれ
ぞれ乗算する。ここで、レジスタ75は「0」にクリア
されている。そのため、乗算器73による乗算値はアキ
ュムレータ76によって累加算され、式(17)〜(2
0)に示す累加算値B1〜B4が求められる。The multiplier 73 multiplies the subtracted value from the memory 12 by the filter coefficient h (2k) from the ROM 13, respectively. Here, the register 75 is cleared to "0". Therefore, the multiplication value of the multiplier 73 is cumulatively added by the accumulator 76, and the equations (17) to (2
The cumulative addition values B1 to B4 shown in 0) are obtained.
【0049】[0049]
【数17】 [Equation 17]
【0050】[0050]
【数18】 [Equation 18]
【0051】[0051]
【数19】 [Formula 19]
【0052】[0052]
【数20】 [Equation 20]
【0053】そして、レジスタ77はそのアキュムレー
タ76の累加算した結果、すなわち出力データy(8)
{=B4}を格納して出力する。これ以後は同様にし
て、各出力データy(2n),y(2n+1)が出力さ
れる。Then, the register 77 outputs the result of cumulative addition of the accumulator 76, that is, the output data y (8).
{= B4} is stored and output. Thereafter, similarly, each output data y (2n), y (2n + 1) is output.
【0054】ところで、メモリ12およびROM13へ
のアドレス生成は、図6に示すアドレス生成回路によっ
て行われている。ここで、クロック1の周期はアキュム
レータ76が累加算する周期に一致し、アキュムレータ
76における累加算が完了する度毎にプリセットカウン
タ51がカウントアップされる。それと同時に、プリセ
ットカウンタ51の値(プリセットデータ)がループカ
ウンタ52に取り込まれる。Address generation to the memory 12 and the ROM 13 is performed by the address generation circuit shown in FIG. Here, the cycle of the clock 1 coincides with the cycle of cumulative addition by the accumulator 76, and the preset counter 51 is incremented each time the cumulative addition in the accumulator 76 is completed. At the same time, the value of the preset counter 51 (preset data) is taken into the loop counter 52.
【0055】一方、クロック2の周期は、メモリ12お
よびROM13からデータ(メモリ12からは加算値ま
たは減算値、ROM12からはフィルタ係数)を読み出
す周期に一致している。そのため、メモリ12およびR
OM13に供給されるアドレスは、乗算器73の動作に
同期して1つずつ変化するようになっている。On the other hand, the cycle of the clock 2 coincides with the cycle of reading data (addition value or subtraction value from the memory 12 and filter coefficient from the ROM 12) from the memory 12 and the ROM 13. Therefore, the memory 12 and R
The address supplied to the OM 13 changes one by one in synchronization with the operation of the multiplier 73.
【0056】ROM13に供給されるアドレスはループ
カウンタ53から出力され、アキュムレータ76が累加
算動作をする度毎に同じアドレスを繰り返す。これに対
して、メモリ12に供給されるアドレスはループカウン
タ52から出力され、アキュムレータ76が累加算動作
をする度毎に1つずつずれることになる。従って、RO
M13からは常に同じフィルタ係数が読み出され、メモ
リ12からは1データずつずれた加算値または減算値が
読み出されることになる。The address supplied to the ROM 13 is output from the loop counter 53, and the same address is repeated every time the accumulator 76 performs the cumulative addition operation. On the other hand, the address supplied to the memory 12 is output from the loop counter 52, and is shifted by one each time the accumulator 76 performs the cumulative addition operation. Therefore, RO
The same filter coefficient is always read from M13, and the addition value or the subtraction value shifted by one data is read from the memory 12.
【0057】このように本実施例のQMFによる合成フ
ィルタにおいては、加減算器11によって、各入力デー
タxa (n),xb (n)の加算または入力データxa
(n)から入力データxb (n)の減算を行って加減算
値を求める。そして、乗算器73にて、メモリ12から
の前記加算値とROM13からのフィルタ係数h(2k
+1)またはメモリ12からの前記減算値とROM13
からのフィルタ係数h(2k)との積和演算を繰り返
す。その演算結果をアキュムレータ76にて累加算する
ことにより、式(11)または式(12)に示す演算を
行って各出力データy(2n),y(2n+1)を得る
ようになっている。As described above, in the QMF synthesis filter of this embodiment, the adder / subtractor 11 adds the input data x a (n) and x b (n) or the input data x a.
The input data x b (n) is subtracted from (n) to obtain an addition / subtraction value. Then, in the multiplier 73, the added value from the memory 12 and the filter coefficient h (2k
+1) or the subtracted value from the memory 12 and the ROM 13
The sum of products operation with the filter coefficient h (2k) from is repeated. By accumulating the calculation results in the accumulator 76, the calculation shown in Expression (11) or Expression (12) is performed to obtain each output data y (2n), y (2n + 1).
【0058】その結果、本実施例ではタップ数Nが大き
くなっても回路規模は変わらない。As a result, in the present embodiment, the circuit scale does not change even if the number N of taps increases.
【0059】[0059]
【発明の効果】以上詳述したように本発明によれば、タ
ップ数が大きくなっても回路規模が増大しないディジタ
ルフィルタを提供することができる優れた効果がある。As described above in detail, according to the present invention, there is an excellent effect that it is possible to provide a digital filter in which the circuit scale does not increase even if the number of taps increases.
【図1】本発明を具体化した一実施例の構成を示すブロ
ック回路図である。FIG. 1 is a block circuit diagram showing the configuration of an embodiment embodying the present invention.
【図2】一実施例のタイミングチャートである。FIG. 2 is a timing chart of an example.
【図3】FIRディジタルフィルタの構成を示すブロッ
ク回路図である。FIG. 3 is a block circuit diagram showing a configuration of an FIR digital filter.
【図4】別のFIRディジタルフィルタの構成を示すブ
ロック回路図である。FIG. 4 is a block circuit diagram showing the configuration of another FIR digital filter.
【図5】従来のQMFによる合成フィルタの構成を示す
ブロック回路図である。FIG. 5 is a block circuit diagram showing a configuration of a conventional synthesis filter based on QMF.
【図6】アドレス生成回路の構成を示すブロック回路図
である。FIG. 6 is a block circuit diagram showing a configuration of an address generation circuit.
11 加減算器 12 メモリ 73 乗算器 76 アキュムレータ xa (n),xb (n) 入力時系列データ h(2k),h(2K+1) フィルタ係数 y(2n),y(2n+1) 出力時系列データ11 Adder / Subtractor 12 Memory 73 Multiplier 76 Accumulator x a (n), x b (n) Input time series data h (2k), h (2K + 1) Filter coefficient y (2n), y (2n + 1) Output time series data
Claims (1)
算する加減算器と、 その加減算器の各演算結果を保持するメモリと、 そのメモリから読み出した加減算器の各演算結果に所定
のフィルタ係数を乗算する乗算器と、 その乗算器の乗算値を累加算して、その累加算値を2つ
の入力時系列データの合成データである出力時系列デー
タとして出力するアキュムレータとを備えたことを特徴
とするディジタルフィルタ。1. An adder-subtractor for adding or subtracting two input time series data, a memory for holding each operation result of the adder-subtractor, and a predetermined filter coefficient for each operation result of the adder-subtractor read from the memory. A multiplier for multiplying, and an accumulator for cumulatively adding the multiplication values of the multiplier and outputting the cumulatively added value as output time series data which is a composite data of two input time series data. Digital filter that does.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP760493A JPH06216715A (en) | 1993-01-20 | 1993-01-20 | Digital filter |
KR1019940000940A KR100295257B1 (en) | 1993-01-20 | 1994-01-19 | Digital filter |
US08/183,601 US5438532A (en) | 1993-01-20 | 1994-01-21 | Digital filter for use in synthesizing filter or a separation filter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP760493A JPH06216715A (en) | 1993-01-20 | 1993-01-20 | Digital filter |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06216715A true JPH06216715A (en) | 1994-08-05 |
Family
ID=11670411
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP760493A Pending JPH06216715A (en) | 1993-01-20 | 1993-01-20 | Digital filter |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06216715A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6279021B1 (en) | 1998-01-30 | 2001-08-21 | Sanyo Electric Co. Ltd. | Digital filters |
US6363406B1 (en) | 1998-01-30 | 2002-03-26 | Sanyo Electric Co., Ltd. | Audio data compression/expansion apparatus and digital filter |
US6405229B1 (en) | 1998-01-29 | 2002-06-11 | Sanyo Electric Co., Ltd. | Digital filters |
-
1993
- 1993-01-20 JP JP760493A patent/JPH06216715A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6405229B1 (en) | 1998-01-29 | 2002-06-11 | Sanyo Electric Co., Ltd. | Digital filters |
US6279021B1 (en) | 1998-01-30 | 2001-08-21 | Sanyo Electric Co. Ltd. | Digital filters |
US6363406B1 (en) | 1998-01-30 | 2002-03-26 | Sanyo Electric Co., Ltd. | Audio data compression/expansion apparatus and digital filter |
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