JPH06216323A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 Ｎ型ウエル領域に形成したダイオードによっ
て、正の高圧出力用電源を＋５Ｖでクランプすること
で、コンデンサ等のよけいな部品を追加することなく、
寄生トランジスタにベーストリガ電流が流れるのを防止
し、これによってラッチアップを防止して過大電流が流
れることに起因する熱破壊を防止することができるよう
にする。 【構成】 Ｐ型の半導体基板Ｐ−ｓｕｂに形成したＮ型
ウエル領域Ｎ−ｗｅｌｌにＮ型高濃度不純物領域９６及
びＰ型の不純物領域９７を形成し、これらＮ型高濃度不
純物領域９６及びＰ型の不純物領域９７で構成したダイ
オード１０４で電源ＶＨが負の電位にならないようにす
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば固体撮像素子の
垂直シフトを行うための駆動回路に適用して好適な半導
体集積回路装置に関する。

【０００２】

【従来の技術】従来、固体撮像素子（ＣＣＤ素子）を駆
動する駆動回路としては、例えば図４及び図５に示すよ
うなものが知られている。

【０００３】図４において、１は入力端子２ａに供給さ
れる入力信号の電圧を昇圧するレベルシフタで、これら
レベルシフタ１の出力端子６ａがＰＭＯＳ（Ｐチャンネ
ルＭＯＳ型）のＦＥＴ２０の一方の被制御電極（ソース
／ドレイン）に接続され、このレベルシフタ１の他方の
出力端子７ａがこのＦＥＴ２０のゲートに接続される。
尚、本例においては、ＦＥＴ２０のような形状で表した
ものをＰチャンネルＭＯＳ型とし、ＦＥＴ２８のような
形状で表したものをＮチャンネルＭＯＳ型とする。

【０００４】一方、２２はその内部構成がレベルシフタ
１と一部同じレベルシフタで、このレベルシフタ２２の
出力端子６ｂがＮＭＯＳ（ＮチャンネルＭＯＳ型）のＦ
ＥＴ２８の一方の被制御電極（ソース／ドレイン）に接
続され、このレベルシフタ２２の他方の出力端子７ｂが
このＦＥＴ２８のゲートに接続される。また、ＦＥＴ２
０の他方の被制御電極とこのＦＥＴ２８の他方の被制御
電極が接続され、この接続点が出力端子２１に接続され
る。

【０００５】また、レベルシフタ１の出力端子３ａとレ
ベルシフタ２２の出力端子３ｂが接続されると共に、上
述したＮＭＯＳのＦＥＴ８のゲート及びＰＭＯＳのＦＥ
Ｔ９のゲートが接続され、この接続点と、レベルシフタ
１及び２２の出力端子３ａ及び３ｂの接続点が接続され
る。

【０００６】ＦＥＴ８の一方の被制御端子がレベルシフ
タ１の電源電圧ＶＨ（＋１５Ｖ）が出力される電源供給
端子４ａに接続され、この電源供給端子４ａ及びこのＦ
ＥＴ８の一方の被制御端子の接続点にＦＥＴ１１、１
３、１４及び１６の各一方の被制御端子が夫々接続さ
れ、また、ＦＥＴ９の一方の被制御端子がレベルシフタ
２２の電源電圧ＶＬ（−１０Ｖ）が出力される電源供給
端子４ｂに接続され、この電源供給端子４ｂ及びこのＦ
ＥＴ９の一方の被制御端子の接続点にＦＥＴ１２、５及
び１７の各一方の被制御端子が夫々接続される。

【０００７】また、ＦＥＴ８の他方の被制御端子及びＦ
ＥＴ９の他方の被制御端子間が接続され、ＦＥＴ１１の
ゲート及びＦＥＴ１２の一方のゲートが接続され、これ
ら２つの接続点が接続され、ＦＥＴ１１の他方の被制御
端子及びＦＥＴ１２の他方の被制御端子間が接続され、
ＦＥＴ１４のゲート及びＦＥＴ１５のゲート間が接続さ
れ、これら２つの接続点間が接続される。

【０００８】また、レベルシフタ１の端子５ａ及びレベ
ルシフタ２２の端子５ｂが接続され、この接続点がＦＥ
Ｔ１２の他方のゲートに接続されると共に、ＦＥＴ１３
のゲートに接続され、更にＦＥＴ１３の被制御端子がＦ
ＥＴ１４及び１５のゲートの接続点に接続される。

【０００９】また、ＦＥＴ１６のゲート及びＦＥＴ１７
のゲートが接続され、ＦＥＴ１４の他方の被制御端子及
びＦＥＴ１５の一方の制御端子が接続され、これら２つ
の接続点が接続される。

【００１０】また、ＦＥＴ１６の他方の被制御端子及び
ＦＥＴ１７の一方の被制御端子が接続され、この接続点
がＦＥＴ１８のゲートに接続される。このＦＥＴ１８の
一方の被制御端子がＦＥＴ１９の一方の被制御端子に接
続されると共に、その接続点が出力端子２１に接続され
る。そしてＦＥＴ１８の他方の被制御端子及びＦＥＴ１
９の他方の被制御端子が接続され、その接続点が接地さ
れる。

【００１１】ここで、上述したＦＥＴ１１、１２、１
３、１４及び１５でアンド回路１０を構成する。

【００１２】次に、図５を参照して図４に示したレベル
シフタ１について説明する。この図１において、図４と
対応する部分には同一符号を付し、その詳細説明を省略
する。

【００１３】この図５において、３３は上述したように
ＰチャンネルＭＯＳ型のＦＥＴで、このＦＥＴ３３のゲ
ート及び一方の被制御端子間が接続されると共に、この
接続点がＦＥＴ３５及び３８の各一方の被制御端子に夫
々接続され、このＦＥＴ３３の他方の被制御端子がＦＥ
Ｔ３４の一方の被制御端子に接続され、更にこの接続点
が入力端子２ａに接続される。

【００１４】このＦＥＴ３４のゲート及び他方の被制御
端子が接続されると共に、この接続点が図示しない他の
回路からの電源電圧ＶＬ（−１０Ｖ）が供給される電源
端子３２ａ、ＦＥＴ３７、４０、４２、４４、４７ａ、
４８ａ及び５０ａの各他方の被制御端子に接続され、Ｆ
ＥＴ３５のゲートに入力端子２ａが接続され、このＦＥ
Ｔ３５の一方の被制御端子が入力用の電源電圧ＶＤＤ
（＋１５Ｖ）が供給される電源端子に接続され、このＦ
ＥＴ３５の他方の被制御端子がＦＥＴ３６の一方の被制
御端子に接続され、このＦＥＴ３６のゲートが電源端子
３０ａに接続されると共に、このＦＥＴ３６の他方の被
制御電極が電源電圧ＶＬ（−１０Ｖ）が供給される電源
端子３２ａに接続される。

【００１５】また、ＦＥＴ３５の一方の被制御端子及び
ＦＥＴ３６の他方の被制御端子の接続点と、ＦＥＴ３８
及び３７のゲートの接続点が接続され、この接続点がＦ
ＥＴ４０のゲートに接続され、このＦＥＴ４０の一方の
被制御端子がＦＥＴ３９の他方の被制御端子に接続さ
れ、このＦＥＴ３９の一方の被制御端子が電源電圧ＶＨ
（＋１５Ｖ）が供給される電源端子３１ａに接続され、
この電源端子３１ａ及びＦＥＴ３９の一方の被制御端子
の接続点がＦＥＴ４１、４３、４６ａ及び４９ａの各一
方の被制御端子に接続されると共に、電源出力端子４ａ
及び６ａに夫々接続される。

【００１６】また、ＦＥＴ４３及び４４のゲートが接続
され、その接続点がＦＥＴ３９のゲートに接続され、こ
のＦＥＴ３９の他方の被制御端子がＦＥＴ４１のゲート
に接続され、ＦＥＴ４１の他方の被制御端子がＦＥＴ４
２の一方の被制御端子に接続され、このＦＥＴ４２のゲ
ートがＦＥＴ３８の他方の被制御端子及びＦＥＴ３７の
一方の被制御端子間の接続点に接続される。

【００１７】そして、ＦＥＴ４３の他方の被制御端子及
びＦＥＴ４４の一方の被制御端子間が接続され、ＦＥＴ
４６ａの一方のゲート及びＦＥＴ４７ａのゲートが接続
され、これら２つの接続点が接続され、その接続点が端
子３ａに接続される。

【００１８】また、ＦＥＴ４６ａの他方のゲートとＦＥ
Ｔ４８ａのゲートが接続されると共に、その接続点が端
子５ａに接続される。また、ＦＥＴ４９ａのゲート及び
ＦＥＴ５０ａのゲートが接続されると共に、ＦＥＴ４６
ａの他方の被制御端子及びＦＥＴ４７ａの一方の被制御
端子が接続され、これら２つの接続点が接続され、更に
この接続点がＦＥＴ４８ａの一方の被制御端子に接続さ
れる。

【００１９】そしてＦＥＴ４９ａの他方の被制御端子及
びＦＥＴ１５０ａの一方の被制御端子間が接続され、そ
の接続点から端子７ａが導出される。

【００２０】ここで、上述したＦＥＴ４６ａ、４７ａ、
４８ａ、４９ａ及び５０ａでオア回路が構成される。

【００２１】次に、図６を参照して図４で説明したレベ
ルシフタ２２について説明する。この図６において図５
と対応する部分には同一符号を付し、その詳細説明を省
略する。

【００２２】この図６において、４６ｂは上述したよう
にＰチャンネルのＭＯＳ型ＦＥＴで、このＦＥＴ４６ｂ
のゲートがＦＥＴ４７ｂの他方のゲートに接続され、そ
の接続点が既に説明したＦＥＴ４３の他方の被制御端子
及びＦＥＴ４４の一方の被制御端子の接続点に接続さ
れ、ＦＥＴ２６ｂのゲートが端子５ｂに接続され、ＦＥ
Ｔ４６ｂ、ＦＥＴ４８ｂ及びＦＥＴ４９ｂの各一方の被
制御端子が夫々端子６ｂに接続され、ＦＥＴ４６ｂの他
方の被制御端子がＦＥＴ４７ｂの一方の被制御端子に接
続され、このＦＥＴ４７ｂの他方の被制御端子が電源電
圧ＶＬ（−１０Ｖ）が供給される電源端子３２ｂに接続
される。

【００２３】そして、ＦＥＴ４９ｂのゲート及びＦＥＴ
５０ｂのゲートが接続され、その接続点と、ＦＥＴ４６
ｂの他方の被制御端子及びＦＥＴ４７ｂの一方の被制御
端子の接続点が接続され、その接続点がＦＥＴ４８ｂの
他方の被制御端子に接続され、このＦＥＴ４８ｂのゲー
トが端子３ｂに接続される。

【００２４】そしてＦＥＴ４９ｂの他方の被制御端子及
びＦＥＴ５０ｂの一方の被制御端子が接続され、その接
続点が案視７ｂに接続される。

【００２５】ここで、上述したＦＥＴ４６ｂ、４７ｂ、
４８ｂ、４９ｂ及び５０ｂでアンド回路が構成される。

【００２６】次に、図４〜図６を参照して説明した駆動
回路の動作について図７を参照して説明する。

【００２７】先ず、図示しない他の回路から図７Ａに示
す如き信号がレベルシフタ１の入力端子２ａに供給され
ると、最初のレベルシフト部分でレベルシフトされた後
にＦＥＴ４３及び４４からなるインバータで反転され、
アンド回路４５ａに供給される。

【００２８】即ち、このレベルシフタ１のＦＥＴ４３の
他方の被制御端子及びＦＥＴ４４の一方の被制御端子の
接続点からの電圧がＦＥＴ４６ａ及び４７ａの各ゲート
に印加され、一方、入力端子５ａを介してレベルシフタ
２２のＦＥＴ４３の他方の被制御電極及びＦＥＴ４４の
一方の被制御電極の接続点からの電圧がアンド回路１０
を通ってＦＥＴ４６ａの他方のゲート及びＦＥＴ４８ａ
のゲートに夫々供給図７Ｂに示す如き信号がレベルシフ
タ２２の入力端子２ｂに供給されると、これら２つの信
号の論理積がとられる。そしてこの論理積信号はＦＥＴ
２０のゲートに供給され、ＦＥＴ２０がオンとなる。

【００２９】また、図示しない他の回路から図７Ｂに示
す如き信号がレベルシフタ２２の入力端子２ｂに供給さ
れると、最初のレベルシフト部分でレベルシフトされた
後にＦＥＴ４３及び４４からなるインバータで反転さ
れ、オア回路４５ｂに供給される。

【００３０】即ち、このレベルシフタ２２のＦＥＴ４３
の他方の被制御端子及びＦＥＴ４４の一方の被制御端子
の接続点からの電圧がＦＥＴ４６ｂ及び４７ｂの各ゲー
トに印加され、一方、入力端子３ｂを介してレベルシフ
タ１のＦＥＴ４３の他方の被制御電極及びＦＥＴ４４の
一方の被制御電極の接続点からの電圧がレベルシフタ１
の出力端子３ａから出力され、これがアンド回路１０を
通ってＦＥＴ４７ｂの一方のゲート及びＦＥＴ４８ｂの
ゲートに夫々供給されると、これら２つの信号の論理和
がとられる。そしてこの論理和信号はＦＥＴ２８のゲー
トに供給され、これによってＦＥＴ２８がオンとなる。

【００３１】また、レベルシフタ１の出力端子３ａから
出力された信号がＦＥＴ８及び９からなるインバータに
供給されて、このインバータによって反転された後にア
ンド回路１０を構成するＦＥＴ１１のゲート及びＦＥＴ
１２の他方のゲートに夫々供給されると共に、レベルシ
フタ２２の出力端子５ｂから出力された信号がアンド回
路１０のＦＥＴ１３のゲート及びＦＥＴ１２の一方のゲ
ートに夫々供給されて論理積がとられ、この後、ＦＥＴ
１６及びＦＥＴ１７からなるインバータに供給され、こ
のインバータにおいて反転された後にＦＥＴ１８のゲー
トに供給される。

【００３２】また、ＦＥＴ１４及び１５からなるインバ
ータの出力がＦＥＴ１９のゲートに供給される。即ち、
これら２つのＦＥＴ１８及び１９には逆相の信号が供給
されるので、ＦＥＴ２０の他方の被制御端子、ＦＥＴ２
８の一方の被制御端子、ＦＥＴ１８及び１９の各一方の
被制御端子の接続点の接続点においては、図７Ｃに示す
ように、グランドを中心に、図７Ａに示した信号が＋１
５Ｖ側、図７Ｂに示した信号が−１０Ｖ側となった形で
合成された垂直駆動信号が出力端子２１から出力され
る。

【００３３】

【発明が解決しようとする課題】ところで、上述の駆動
回路を集積化した場合には大きな問題点がある。以下、
この問題点について図８〜図１０を順次参照して説明す
る。

【００３４】図８は、上述した駆動回路を集積化した場
合の一部を示す説明図であり、この図８に示すように、
Ｐ型半導体基板Ｐ−ｓｕｂにＰ型高濃度不純物領域５１
及び６０が形成され、Ｎ型不純物領域５２ａ、５２ｂ、
５８ａ及び５８ｂが形成される。そして、アルミ配線に
よってＮ型不純物領域５２ａ、５２ｂ及びゲート５２
ｃ、並びにＮ型不純物領域５８ａ、５８ｂ及びゲート５
８ｃで夫々ＦＥＴ５２及び５８が形成される。

【００３５】また、Ｐ型半導体基板Ｐ−ｓｕｂにＮ型の
ウエル領域Ｎ−ｗｅｌｌが形成され、このＮ型のウエル
領域Ｎ−ｗｅｌｌにＰ型不純物領域５３ａ、５３ｂ、５
５ａ、５５ｂが夫々形成され、更にＮ型の高濃度不純物
領域５５が形成される。そしてアルミ配線によってＮ型
不純物領域５３ａ、５３ｂ及びゲート５３ｃ、並びにＮ
型不純物領域５５ａ、５５ｂ及びゲート５５ｃでＦＥＴ
５５が夫々形成される。

【００３６】また、図に示すように、Ｐ型高濃度不純物
領域５１及びＮ型不純物領域５２ａが接続され、その接
続点が負の高圧出力用の電源電圧ＶＬ（−１０Ｖ）が供
給される電源端子７５に接続され、Ｎ型の不純物領域５
２ｂ及びＰ型の不純物領域５３ａが接続され、その接続
点がゲート５５ｃに接続される。そしてゲート５２ｃ及
び５３ｃが接続され、その接続点がインバータ７７の出
力端に接続され、更にインバータ７７の入力端に入力端
子７６が接続される。また、インバータ７７の出力端が
ゲート５８ｃに接続される。

【００３７】Ｐ型不純物領域５３ｂ及びＮ型高濃度不純
物領域５５が接続され、その接続点が正の高圧出力用の
電源電圧（＋１５Ｖ）が供給される電源端子７８に接続
され、更にＰ型不純物領域５５ａ及びＮ型不純物領域５
８ｂが接続され、その接続点が接地される。

【００３８】さて、この図から明かなように、集積化し
た場合、寄生抵抗６１、６６、６７、７２並びに寄生ト
ランジスタ６２、６３、６４、６５、６８、６９、７０
及び７１が形成されてしまう。

【００３９】ここで特に問題となる部分を図９に等化回
路で示す。即ち、この図９に示すように、図８において
問題となるのは、寄生抵抗６６、６１、寄生トランジス
タ６２、６３、６４及び６５である。

【００４０】即ち、電圧ＶＬが電圧ＶＨよりも先に供給
された場合は、図９において破線の矢印で示すように、
トランジスタ６５に逆バイアスがかけられることにな
り、これによってこのトランジスタ６５のベースに電流
が流れ、トランジスタ６５からトランジスタ６２及び６
３のコレクタ側に電流が流れる。

【００４１】トランジスタ６２及び６３のコレクタ側の
電位が低くなると、トランジスタ６５から電圧ＶＬ側に
電流が流れ、これと共に、トランジスタ６２のベース電
位が上昇する。

【００４２】トランジスタ６２のベース電位が上昇する
と、トランジスタ６２のコレクタ側からエミッタ側に電
流が流れ、これによってトランジスタ６２のコレクタ側
の電位が下がる。トランジスタ６２のコレクタ側の電位
が下がると、トランジスタ６５のベース電流が増大し、
トランジスタ６５を流れる電流が増大する。

【００４３】トランジスタ６５を流れる電流が増大する
と、トランジスタ６２のベース電位が更に上昇し、・・
・・以下同様にして、トランジスタ６２及びトランジス
タ６５に流れる電流が正帰還によって増大し、最終的に
ラッチアップを引き起こす。

【００４４】図８に示した図でこれを説明すると次のよ
うになる。即ち、図８に示すような多電源ＩＣは、Ｎ型
ウエル領域を電源ＶＨでバイアスして使用するようにし
ているが、電源ＶＨがオープン（フロート）時に、電源
ＶＬを投入することによって、Ｎ型ウエル領域がグラン
ドで逆バイアスされ、このとき、グランドからＮ形ウエ
ル領域に流れ込む電流がラッチアップトリガとなり、Ｎ
形ウエル領域内で共存するインバータ（図９においては
トランジスタ６２及び６５）の寄生バイポーラ回路のベ
ースに流れ込むため、ラッチアップを引き起こす。

【００４５】図１０は上述のラッチアップの様子をグラ
フで示したものであり、図１０Ａ及び図１０Ｂに夫々ｖ
１及びｖ２で示すように、正の高圧出力用電圧ＶＨが負
に引っ張られ、このとき、負の高圧出力用の電圧が夫々
期間ｔ１及びｔ２で示す間ラッチアップを引き起こす。

【００４６】そこで、従来においては、これを防止する
ため、電源投入順を考慮した回路設計、例えば電源回路
にコンデンサを使用することにより、各電源の立ち上が
り時間の調整を行うようにしている。

【００４７】しかしながら、このように電源回路にコン
デンサを使用したり、コンデンサを使用することによっ
て電源投入順を考慮した設計を行うことは回路設計や回
路の製造においてよけいな過程を増やすこととなる。

【００４８】本発明はかかる点に鑑みてなされたもの
で、よけいな部品を増やすことなく、ラッチアップによ
る熱破壊を防止することのできる半導体集積回路装置を
提案しようとするものである。

【００４９】

【課題を解決するための手段】本発明は、第１導電型の
半導体基板Ｐ−ｓｕｂに第１のＮ型のウエル領域Ｎ−ｗ
ｅｌｌを形成し、この第１のウエル領域Ｎ−ｗｅｌｌ内
に１対のソース／ドレイン領域９２ａ、９２ｂと、ゲー
ト電極９２ｃからなる第１の第１導電型トランジスタ９
２を形成すると共に、第１のウエル領域Ｎ−ｗｅｌｌに
Ｎ型の高濃度不純物領域９６及び第１導電型の不純物領
域９７を形成し、このＮ型の高濃度不純物領域９６及び
第１導電型の不純物領域９７でダイオード１０４を構成
させ、第１のウエル領域Ｎ−ｗｅｌｌにコンタクト用の
Ｎ型の高濃度不純物領域９６を形成し、このＮ型の高濃
度不純物領域９６及び１対のソース／ドレイン領域９２
ａ、９２ｂの一方を接続し、この接続点に第１の電源Ｖ
Ｈが供給される電源端子１０２を接続し、第１導電型の
半導体基板Ｐ−ｓｕｂに第２のＮ型のウエル領域Ｎ−ｗ
ｅｌｌを形成し、この第２のウエル領域Ｎ−ｗｅｌｌに
コンタクト用のＮ型の高濃度不純物領域９８を形成し、
このＮ型の高濃度不純物領域９８及び第１のウエル領域
Ｎ−ｗｅｌｌに形成したダイオード１０４を構成する第
１導電型の不純物領域９７を接続し、この接続点に第２
の電源ＶＤＤが供給される電源端子１０３を接続し、第
１導電型の半導体基板Ｐ−ｓｕｂに１対のソース／ドレ
イン領域９１ａ、９１ｂと、ゲート電極９１ｃからなる
第２のＮ型トランジスタ９１を形成すると共に、第１導
電型の半導体基板Ｐ−ｓｕｂにコンタクト用の第１導電
型の高濃度不純物領域９０を形成し、この第１導電型の
高濃度不純物領域９０及び第２のＮ型トランジスタの１
対のソース／ドレイン領域９１ａ、９１ｂを接続し、こ
の接続点に第３の電源ＶＬが供給される電源端子１０１
を接続してなるものである。

【００５０】更に本発明は上述において、第１導電型を
Ｐ型とし、第２導電型をＮ型としたものである。

【００５１】また本発明は、Ｐ型の半導体基板Ｐ−ｓｕ
ｂにＮ型のウエル領域Ｎ−ｗｅｌｌを形成し、このウエ
ル領域Ｎ−ｗｅｌｌ内に１対のソース／ドレイン領域５
３ａ、５３ｂと、入力信号を供給するためのゲート電極
５３ｃからなる第１のＰ型トランジスタ５３を形成し、
このトランジスタ５３のゲート電極５３ｃに信号が入力
される入力端子７６を接続し、ウエル領域Ｎ−ｗｅｌｌ
にＮ型の高濃度不純物領域９６及びＰ型の不純物領域９
７を形成し、このＮ型の高濃度不純物領域及びＰ型の不
純物領域９７でダイオード１０４を構成させ、ウエル領
域Ｎ−ｗｅｌｌにコンタクト用のＮ型の高濃度不純物領
域５４を形成し、このＮ型の高濃度不純物領域５４及び
１対のソース／ドレイン領域５３ａ、５３ｂの一方を接
続し、この接続点に正の高圧出力用の電源電圧ＶＨが供
給される第１の電源端子７８を接続し、ウエル領域Ｎ−
ｗｅｌｌに形成したダイオード１０４を構成するＰ型の
不純物領域９７に入力用の電源ＶＤＤが供給される第２
の電源端子１０３を接続し、ウエル領域Ｎ−ｗｅｌｌ内
に１対のソース／ドレイン領域５５ａ、５５ｂと、入力
信号を供給するためのゲート電極５５ｃからなる第２の
Ｐ型トランジスタ５５を形成し、この第２のトランジス
タ５５のゲート電極５５ｃ及び第１のトランジスタ５３
のソース／ドレイン領域５３ａ、５３ｂの一方の領域を
接続し、この第２のトランジスタ５５のソース／ドレイ
ン領域５５ａ、５５ｂの一方を接地すると共に、この第
２のトランジスタ５５のソース／ドレイン領域５５ａ、
５５ｂの他方から出力端子７９を導出し、Ｐ型の半導体
基板Ｐ−ｓｕｂに高濃度不純物領域６０を形成し、この
高濃度不純物領域６０に負の高圧出力用の電源ＶＬが供
給される第３の電源端子７５を接続し、第１のトランジ
スタ５３のゲート電極５３ｃに接続された入力端子７６
に信号を入力したときに、第１の電源端子７８に供給さ
れる正の高圧出力用の電源ＶＨ、第２の電源端子１０３
に供給される入力用の電源ＶＤＤ、第３の電源端子７５
に供給される負の高圧出力用の電源ＶＬにより固体撮像
素子の駆動用の駆動信号を生成し、出力端子７９より出
力するようにしたものである。

【００５２】

【作用】上述せる本発明の構成によれば、第１導電型の
半導体基板Ｐ−ｓｕｂに形成した第１のウエル領域Ｎ−
ｗｅｌｌにＮ型の高濃度不純物領域９６及び第１導電型
の不純物領域９７を形成し、このＮ型の高濃度不純物領
域９６及び第１導電型の不純物領域９７で構成したダイ
オード１０４で第１の電源ＶＨが負の電位にならないよ
うにする。

【００５３】更に上述において本発明の構成によれば、
第１導電型をＰ型とし、第２導電型をＮ型とする。

【００５４】また上述せる本発明の構成によれば、第１
のトランジスタ５３のゲート電極５３ｃに接続された入
力端子７６に信号を入力したときに、第１の電源端子７
８に供給される正の高圧出力用の電源ＶＨ、第２の電源
端子１０３に供給される入力用の電源ＶＤＤ、第３の電
源端子７５に供給される負の高圧出力用の電源ＶＬによ
り固体撮像素子の駆動用の駆動信号を生成し、出力端子
７９より出力すると共に、Ｐ型の半導体基板Ｐ−ｓｕｂ
上のウエル領域Ｎ−ｗｅｌｌに形成したＮ型の高濃度不
純物領域９６及びＰ型の不純物領域９７で構成したダイ
オード１０４で第１の電源ＶＨが負の電位にならないよ
うにする。

【００５５】

【実施例】以下に、図１を参照して本発明半導体集積回
路装置の一実施例について詳細に説明する。

【００５６】この図１において、９０はＰ型高濃度不純
物領域で、このＰ型高濃度不純物領域９０をＰ型の半導
体基板Ｐ−ｓｕｂに形成し、Ｎ型の不純物領域９１ａ及
び９１ｂを形成し、これら２つのＮ型の不純物領域９１
ａ及び９１ｂとアルミ配線によって形成したゲート９１
ｃとでトランジスタ９１を構成する。また、アルミ配線
によって負の高圧出力用の電圧ＶＬが供給される電源端
子１０１をＰ型高濃度不純物領域９０及びトランジスタ
９１を構成するＮ型不純物領域９１ａに夫々接続する。

【００５７】そして図に示すように、このＰ型の半導体
基板Ｐ−ｓｕｂにＮ型のウエル領域Ｎ−ｗｅｌｌを夫々
形成し、一方のＮ型のウエル領域にＰ型不純物領域９２
ａ、９２ｂ及び９７を形成し、このＮ型のウエル領域Ｎ
−ｗｅｌｌにＮ型の高濃度不純物領域９５及び９６を夫
々形成する。

【００５８】そして、アルミ配線によってゲート９２ｃ
を形成し、Ｐ型不純物領域９２ａ、９２ｂ及びゲート９
２ｃでトランジスタ９２を構成する。また、アルミ配線
によって、このトランジスタ９２を構成するＰ型不純物
領域９２ａ及びトランジスタ９１を構成するＮ型不純物
領域９１ｂを接続し、トランジスタ９２を構成するＰ型
不純物領域９２ｂ、Ｎ型高濃度不純物領域９５及び９６
を接続すると共に、その接続点を正の高圧出力用の電圧
ＶＨが供給される電源端子１０２に接続する。

【００５９】ここで、図において１０４の符号で示すよ
うに、Ｎ型高濃度不純物領域９６及びＰ型不純物領域９
７でダイオードを構成する。

【００６０】一方、もう一方のＮ型ウエル領域にＮ型高
濃度不純物領域９８を構成し、更にＰ型不純物領域９９
ａ及び９９ｂを夫々形成する。そしてアルミ配線によっ
て、ゲート９９ｃを形成し、Ｐ型不純物領域９９ａ、９
９ｂ及びゲート９９ｃでトランジスタ９９を構成する。

【００６１】また、アルミ配線によって、Ｎ型ウエル領
域Ｎ−ｗｅｌｌのＰ型不純物領域９７、Ｎ型ウエル領域
Ｎ−ｗｅｌｌのＮ型高濃度不純物領域９８及びトランジ
スタ９９を構成するＰ型不純物領域９９ａを接続し、こ
の接続点を信号入力用の電圧ＶＤＤが供給される電源端
子１０３に接続する。

【００６２】ここで、電圧ＶＤＤは正の高圧出力用電圧
ＶＨが負電圧に引っ張られないようにするための電圧
で、上述したダイオード１０４によってクランプするた
めのものである。

【００６３】即ち、例えばＣＣＤ用ドライバでは、５Ｖ
入力波形を内部で昇圧し、高圧出力に変換して出力する
ため、電源が入力用（ＶＤＤ：＋５Ｖ）と高圧出力用
（ＶＬ：−１０Ｖ、ＶＨ：＋１５Ｖ）の３電源とアース
（０Ｖ）を必要とするので、このような複数の電源を投
入する順序によってラッチアップを引き起こす。

【００６４】ラッチアップは正の高圧出力用電源を最後
に立ち上げると起きることが判明している。

【００６５】この原因は、上述したように、正の高圧出
力用電源がハイインピーダンス時に負の高圧出力用電源
を投入することによって正の高圧出力用電源が負に引っ
張られ、寄生トランジスタのベーストリガ電流が発生す
るためである。この電流により、寄生トランジスタで構
成されるサイリスタがオンし、過大電流が流れ、熱破壊
に至る。

【００６６】そこで、本例においては、正の高圧出力用
電源が負に引っ張られないように、＋５Ｖの電源で正の
高圧出力用の電圧をクランプするようにする。このよう
にクランプすることで、電源投入時に正の高圧出力用電
源ＶＨが立ち上がるのが遅くても、＋５Ｖの電源でクラ
ンプされるため、正の高圧出力用の電源が負電位になら
ない。

【００６７】つまり、ラッチアップのトリガとなる電流
が流れなくなり、ラッチアップによる熱破壊は起きなく
なる。

【００６８】図２は図１に示した半導体集積回路装置を
寄生トランジスタや寄生抵抗器をも含めて分かりやすく
示した図であり、以下この図２を参照して半導体集積回
路装置及びその動作を説明する。この図２において、図
８と対応する部分には同一符号を付し、その詳細説明を
省略する。

【００６９】即ち、この図２に示すように、図１に示し
たＮ型高濃度不純物領域９６及びＰ型不純物領域９７に
よって構成するダイオード１０４のアノードを信号入力
用の電圧ＶＤＤが供給される電源端子１０３に接続し、
このダイオード１０４のカソードを正の高圧出力用の電
圧ＶＨが供給される電源端子７８に接続するようにす
る。

【００７０】このようにした場合、電源ＶＨが電源ＶＬ
よりも後に立ち上がっても、正の高圧出力用電源ＶＨは
ダイオード１０４によって電源ＶＤＤでクランプされる
ので、点線ｘで示すようなベーストリガ電流は流れず、
よって図に示す寄生トランジスタ６４、６５、６８及び
６９によって構成されるサイリスタがオンして過大電流
が流れることはない。

【００７１】図３に図１に示した半導体集積回路装置に
電源を投入した際の様子をグラフで示す。この図３Ａ及
びＢに示すように、正の高圧出力用の電源ＶＨが負の高
圧出力用の電源ＶＬよりも後に立ち上がっても、ラッチ
アップは起きない。よって、過大電流が流れることによ
る熱破壊も生じない。

【００７２】このように、本例においては、Ｎ型ウエル
領域Ｎ−ｗｅｌｌに形成したダイオード１０４によっ
て、正の高圧出力用電源を＋５Ｖでクランプするように
したので、コンデンサ等のよけいな部品を追加すること
なく、寄生トランジスタにベーストリガ電流が流れるの
を防止し、これによってラッチアップを防止して過大電
流が流れることに起因する熱破壊を防止することができ
る。

【００７３】尚、上述の実施例は本発明の一例であり、
本発明の要旨を逸脱しない範囲でその他様々な構成が取
り得ることは勿論である。

【００７４】

【発明の効果】上述せる本発明によれば、第１導電型の
半導体基板に形成した第１のウエル領域にＮ型の高濃度
不純物領域及び第１導電型の不純物領域を形成し、この
Ｎ型の高濃度不純物領域及び第１導電型の不純物領域で
構成したダイオードで第１の電源が負の電位にならない
ようにしたので、寄生トランジスタにベーストリガ電流
が流れるのを防止し、これによってラッチアップを防止
して過大電流が流れることに起因する熱破壊を防止する
ことができる。

【００７５】更に上述において本発明によれば、第１導
電型をＰ型とし、第２導電型をＮ型としたので、上述の
効果に加え、負の電位が先に投入された場合のラッチア
ップを防止することができる。

【００７６】また上述せる本発明によれば、第１のトラ
ンジスタのゲート電極に接続された入力端子に信号を入
力したときに、第１の電源端子に供給される正の高圧出
力用の電源、第２の電源端子に供給される入力用の電
源、第３の電源端子に供給される負の高圧出力用の電源
により固体撮像素子の駆動用の駆動信号を生成し、出力
端子より出力すると共に、Ｐ型の半導体基板上のウエル
領域に形成したＮ型の高濃度不純物領域及びＰ型の不純
物領域で構成したダイオードで第１の電源が負の電位に
ならないようにしたので、上述の効果に加え、第１の電
源が負の電位になることに起因する回路の熱破壊を防止
することができる。

【図面の簡単な説明】

【図１】本発明半導体集積回路装置の一実施例の原理を
示す構成図である。

【図２】本発明半導体集積回路装置の一実施例の具体例
を示す構成図である。

【図３】本発明半導体集積回路装置の一実施例の説明に
供するグラフである。

【図４】従来の半導体集積回路装置の例を示す回路図で
ある。

【図５】従来の半導体集積回路装置の要部を示す回路図
である。

【図６】従来の半導体集積回路装置の要部を示す回路図
である。

【図７】従来の半導体集積回路装置の説明に供するタイ
ミングチャートである。

【図８】従来の半導体集積回路装置の説明に供する説明
図である。

【図９】従来の半導体集積回路装置の一部の等化回路を
示す回路図である。

【図１０】従来の半導体集積回路装置の説明に供するグ
ラフである。

【符号の説明】

９０、９３、９４、９７、９９、１００ Ｐ型不純物領
域 ９１、９２、９５、９６、９８ Ｎ型不純物領域 １０１、１０２、１０３ 電源端子 １０４ ダイオード Ｎ−ｗｅｌｌ Ｎ型ウエル領域 Ｐ−ｓｕｂ Ｐ型半導体基板

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基板に第１の第２導
   電型のウエル領域を形成し、この第１のウエル領域内に
   １対のソース／ドレイン領域と、ゲート電極からなる第
   １の第１導電型トランジスタを形成すると共に、上記第
   １のウエル領域に第２導電型の高濃度不純物領域及び第
   １導電型の不純物領域を形成し、この上記第２導電型の
   高濃度不純物領域及び第１導電型の不純物領域でダイオ
   ードを構成させ、上記第１のウエル領域にコンタクト用
   の第２導電型の高濃度不純物領域を形成し、この第２導
   電型の高濃度不純物領域及び上記１対のソース／ドレイ
   ン領域の一方を接続し、この接続点に第１の電源が供給
   される電源端子を接続し、 上記第１導電型の半導体基板に第２の第２導電型のウエ
   ル領域を形成し、この第２のウエル領域にコンタクト用
   の第２導電型の高濃度不純物領域を形成し、この第２導
   電型の高濃度不純物領域及び上記第１のウエル領域に形
   成したダイオードを構成する第１導電型の不純物領域を
   接続し、この接続点に第２の電源が供給される電源端子
   を接続し、 上記第１導電型の半導体基板に１対のソース／ドレイン
   領域と、ゲート電極からなる第２の第２導電型トランジ
   スタを形成すると共に、上記第１導電型の半導体基板に
   コンタクト用の第１導電型の高濃度不純物領域を形成
   し、この第１導電型の高濃度不純物領域及び上記第２の
   第２導電型トランジスタの１対のソース／ドレイン領域
   を接続し、この接続点に第３の電源が供給される電源端
   子を接続してなる半導体集積回路装置。
2. 【請求項２】 上記第１導電型をＰ型、第２導電型をＮ
   型としたことを特徴とする請求項１記載の半導体集積回
   路装置。
3. 【請求項３】 Ｐ型の半導体基板にＮ型のウエル領域を
   形成し、このウエル領域内に１対のソース／ドレイン領
   域と、入力信号を供給するためのゲート電極からなる第
   １のＰ型トランジスタを形成し、このトランジスタのゲ
   ート電極に信号が入力される入力端子を接続し、 上記ウエル領域にＮ型高濃度不純物領域及びＰ型の不純
   物領域を形成し、このＮ型の高濃度不純物領域及びＰ型
   の不純物領域でダイオードを構成させ、上記ウエル領域
   にコンタクト用のＮ型の高濃度不純物領域を形成し、こ
   のＮ型の高濃度不純物領域及び上記１対のソース／ドレ
   イン領域の一方を接続し、この接続点に正の高圧出力用
   の電源電圧が供給される第１の電源端子を接続し、 上記ウエル領域に形成したダイオードを構成するＰ型の
   不純物領域に入力用の電源が供給される第２の電源端子
   を接続し、 上記ウエル領域内に１対のソース／ドレイン領域と、入
   力信号を供給するためのゲート電極からなる第２のＰ型
   トランジスタを形成し、この第２のトランジスタのゲー
   ト電極及び上記第１のトランジスタのソース／ドレイン
   領域の一方の領域を接続し、この第２のトランジスタの
   ソース／ドレイン領域の一方を接地すると共に、この第
   ２のトランジスタのソース／ドレイン領域の他方から出
   力端子を導出し、 上記Ｐ型の半導体基板に高濃度不純物領域を形成し、こ
   の高濃度不純物領域に負の高圧出力用の電源が供給され
   る第３の電源端子を接続し、 上記第１のトランジスタのゲート電極に接続された入力
   端子に信号を入力したときに、上記第１の電源端子に供
   給される正の高圧出力用の電源、上記第２の電源端子に
   供給される入力用の電源、上記第３の電源端子に供給さ
   れる負の高圧出力用の電源により固体撮像素子の駆動用
   の駆動信号を生成し、上記出力端子より出力するように
   したことを特徴とする半導体集積回路装置。