JPH06216086A - ”ハードマスク”を用いた集積回路プロセス - Google Patents
”ハードマスク”を用いた集積回路プロセスInfo
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- JPH06216086A JPH06216086A JP5317787A JP31778793A JPH06216086A JP H06216086 A JPH06216086 A JP H06216086A JP 5317787 A JP5317787 A JP 5317787A JP 31778793 A JP31778793 A JP 31778793A JP H06216086 A JPH06216086 A JP H06216086A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
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Abstract
(57)【要約】
【目的】 本発明は、スピン−オン−ガラスにより形成
されたハードマスクを用いる集積回路作製プロセスに関
する。 【構成】 スピン−オン−ガラス層が、下のポリシリコ
ン層のパターン形成用ハードマスクとして用いられる。
パターン形成されたポリシリコンは、電界効果トランジ
スタのゲート構造として用いてもよい。
されたハードマスクを用いる集積回路作製プロセスに関
する。 【構成】 スピン−オン−ガラス層が、下のポリシリコ
ン層のパターン形成用ハードマスクとして用いられる。
パターン形成されたポリシリコンは、電界効果トランジ
スタのゲート構造として用いてもよい。
Description
【０００１】
【技術分野】本発明はスピン−オン−ガラスにより形成
されたハードマスクを用いる集積回路作製プロセスに係
る。
されたハードマスクを用いる集積回路作製プロセスに係
る。
【０００２】
【本発明の背景】集積回路作製プロセスは、典型的な場
合、レジストで被覆された基板の選択された部分を、放
射に露出することにより、パターンをマスクから基板に
転写する工程を有する。レジストはその少なくとも１つ
の特性を変化させる放射に対して、感受性を有する。用
途によっては、直接書き込み方式が用いられるが、選択
的な露出は、マスクの使用によって、最も多くの場合に
実現される。露出後、露出により規定されたレジストの
選択された部分は、除去され、それにより露出された下
の基板材料は、エッチング又はイオン注入による材料除
去のようなプロセス工程を施される。パターンはマスク
から基板へ正確に転写される必要がある。すなわち、所
望の形状寸法と実際の形状寸法の間の差は、最小にすべ
きである。正確なパターン転写を容易にするために、二
層及び三層レジストが、開発されている。たとえば、そ
れぞれライヒマニス（Reichmanis）ら及びフラサー（Fr
aser）らに承認された米国特許第４，５２１，２７４号
及び４，２４４，７９９号を参照のこと。
合、レジストで被覆された基板の選択された部分を、放
射に露出することにより、パターンをマスクから基板に
転写する工程を有する。レジストはその少なくとも１つ
の特性を変化させる放射に対して、感受性を有する。用
途によっては、直接書き込み方式が用いられるが、選択
的な露出は、マスクの使用によって、最も多くの場合に
実現される。露出後、露出により規定されたレジストの
選択された部分は、除去され、それにより露出された下
の基板材料は、エッチング又はイオン注入による材料除
去のようなプロセス工程を施される。パターンはマスク
から基板へ正確に転写される必要がある。すなわち、所
望の形状寸法と実際の形状寸法の間の差は、最小にすべ
きである。正確なパターン転写を容易にするために、二
層及び三層レジストが、開発されている。たとえば、そ
れぞれライヒマニス（Reichmanis）ら及びフラサー（Fr
aser）らに承認された米国特許第４，５２１，２７４号
及び４，２４４，７９９号を参照のこと。
【０００３】デバイス寸法が減少するとともに特に関心
がもたれている１つの寸法は、電界効果トランジスタの
ゲート幅である。この寸法は、それがトランジスタの電
気的チャネル長を決るため、デバイス作製上、大きな関
心がもたれている。チャネル長は電界効果トランジスタ
の電気的特性を決る重要なパラメータである。０．５ミ
クロン又はそれより小さな寸法において、所望の値から
のチャネル長の変化は、チャネル長に対して大きな割合
を占め、トランジスタの所望の電気的特性から著しくず
れた特性を生じる可能性がある。
がもたれている１つの寸法は、電界効果トランジスタの
ゲート幅である。この寸法は、それがトランジスタの電
気的チャネル長を決るため、デバイス作製上、大きな関
心がもたれている。チャネル長は電界効果トランジスタ
の電気的特性を決る重要なパラメータである。０．５ミ
クロン又はそれより小さな寸法において、所望の値から
のチャネル長の変化は、チャネル長に対して大きな割合
を占め、トランジスタの所望の電気的特性から著しくず
れた特性を生じる可能性がある。
【０００４】チャネル長は基本的にゲート構造の幅で決
り、それはポリシリコン又はタングステン／ポリシリコ
ンのサンドイッチ層を、パターン形成することにより、
得られる。ポリシリコンの幅の変化は、いくつかの要因
から生じ、その中で最も重要な２つは、恐らくリソグラ
フィとエッチングプロセスであろう。エッチングプロセ
スにおいて線幅の変化の原因となる１つの要因は、負荷
効果であると信じられている。すなわち、エッチング速
度はエッチングされる形状又は露出される領域の密度に
依存する。この効果の影響は、異なる割合で露出された
領域を有するウエハ上の形状は、異なる平均線幅をもち
うるということである。（異なる集積回路は、異なるウ
エハ上に作製されていると仮定している。）加えて、同
じウエハ上で、相対的に離れている形状は、より近接し
て配置されている形状とは、異なる線幅をもつ可能性が
ある。
り、それはポリシリコン又はタングステン／ポリシリコ
ンのサンドイッチ層を、パターン形成することにより、
得られる。ポリシリコンの幅の変化は、いくつかの要因
から生じ、その中で最も重要な２つは、恐らくリソグラ
フィとエッチングプロセスであろう。エッチングプロセ
スにおいて線幅の変化の原因となる１つの要因は、負荷
効果であると信じられている。すなわち、エッチング速
度はエッチングされる形状又は露出される領域の密度に
依存する。この効果の影響は、異なる割合で露出された
領域を有するウエハ上の形状は、異なる平均線幅をもち
うるということである。（異なる集積回路は、異なるウ
エハ上に作製されていると仮定している。）加えて、同
じウエハ上で、相対的に離れている形状は、より近接し
て配置されている形状とは、異なる線幅をもつ可能性が
ある。
【０００５】エッチマスクとして用いられるフォトレジ
ストの存在は、負荷効果の大きさを決る重要なパラメー
タである。負荷効果の大きさを減すために、フォトレジ
ストなしで、誘電体をエッチマスクとして用いること
が、提案されてきた。このプロセスにおいて、誘電体は
ポリシリコンをゲート用に堆積させた後、フォトレジス
トの堆積前に、堆積させる。具体的には、フォトレジス
トは堆積させ、パターン形成する。パターンは次に、誘
電体をハードマスクとして用いて、ポリシリコン中に転
写される。考えられる誘電体材料には、シリコン酸化物
又は窒化物が含まれる。しかし、窒化物は、良好なエッ
チマスクとして働くには、ポリシリコンに対して、必要
なエッチング選択性を持たないことがある。ゲート上に
サリサイドを形成するような用途に対しては、ゲートか
ら誘電体ハードマスクを除去することが望ましい。より
一般的には、より高い積み重ねは、その後の堆積に対し
て、平坦化することがより困難になるため、ゲート積み
重ね高を最小にするために、ハードマスクを除去するこ
とが望ましい。しかし、熱酸化物を著しく失うことな
く、酸化物を除去することは困難である。ほとんどの誘
電体材料は形状に適合して堆積し、下の層の凹凸を著し
くは変えない。従って、レジストは局所的な凹凸の関数
である厚さを有する。たとえば、エル・ケー・ホワイト
（Ｌ．Ｋ．White），ジャーナル・オブ・ザ・エレクト
ロケミカル・ソサイアティ（Journal of the Electroch
emical Society），１９８８年７月、１８４４−１８４
６頁及びエス・カプラン（Ｓ．Kaplan），プロシ−ディ
ングズ・オブ・ザ・マイクロリソグラフィ・セミナー
（Proceedings of the Microlithography Seminar ）イ
ンターフェイス‘９０，３０７−３１４頁を参照のこ
と。不幸にして、レジスト厚の変化は、線幅を著しく変
化させるのに十分な大きさである。厚さの変化は、定在
波効果を発生しうる。下の基板の曲りの効果とともに、
レジスト変化により生じる反射刻みが生じる可能性があ
る。
ストの存在は、負荷効果の大きさを決る重要なパラメー
タである。負荷効果の大きさを減すために、フォトレジ
ストなしで、誘電体をエッチマスクとして用いること
が、提案されてきた。このプロセスにおいて、誘電体は
ポリシリコンをゲート用に堆積させた後、フォトレジス
トの堆積前に、堆積させる。具体的には、フォトレジス
トは堆積させ、パターン形成する。パターンは次に、誘
電体をハードマスクとして用いて、ポリシリコン中に転
写される。考えられる誘電体材料には、シリコン酸化物
又は窒化物が含まれる。しかし、窒化物は、良好なエッ
チマスクとして働くには、ポリシリコンに対して、必要
なエッチング選択性を持たないことがある。ゲート上に
サリサイドを形成するような用途に対しては、ゲートか
ら誘電体ハードマスクを除去することが望ましい。より
一般的には、より高い積み重ねは、その後の堆積に対し
て、平坦化することがより困難になるため、ゲート積み
重ね高を最小にするために、ハードマスクを除去するこ
とが望ましい。しかし、熱酸化物を著しく失うことな
く、酸化物を除去することは困難である。ほとんどの誘
電体材料は形状に適合して堆積し、下の層の凹凸を著し
くは変えない。従って、レジストは局所的な凹凸の関数
である厚さを有する。たとえば、エル・ケー・ホワイト
（Ｌ．Ｋ．White），ジャーナル・オブ・ザ・エレクト
ロケミカル・ソサイアティ（Journal of the Electroch
emical Society），１９８８年７月、１８４４−１８４
６頁及びエス・カプラン（Ｓ．Kaplan），プロシ−ディ
ングズ・オブ・ザ・マイクロリソグラフィ・セミナー
（Proceedings of the Microlithography Seminar ）イ
ンターフェイス‘９０，３０７−３１４頁を参照のこ
と。不幸にして、レジスト厚の変化は、線幅を著しく変
化させるのに十分な大きさである。厚さの変化は、定在
波効果を発生しうる。下の基板の曲りの効果とともに、
レジスト変化により生じる反射刻みが生じる可能性があ
る。
【０００６】
【本発明の要約】集積回路作製の方法が示されている。
それはスピン−オン−ガラスのような非適合材料層を、
材料の下の層のエッチング用に、ハードマスクとして用
いる。その方法は基板上に凹凸を有する形状を形成し、
パターン形成されるであろう材料層で、形状を被覆す
る。非適合材料の層が形成され、レジストで被覆され
る。次に、レジスト及び非適合材料はパターン形成さ
れ、レジストは除去される。次に、非適合材料はエッチ
マスクとして用いられ、下の材料層はパターン形成され
る。次に、非適合材料は除去してもよい。好ましい実施
例において、下の材料層は、ポリシリコンである。別の
実施例において、非適合材料の層はスピン−オン−ガラ
ス（ＳＯＧ）である。更に別の実施例において、ＳＯＧ
はＨＦ酸を含む湿式エッチを用いて、除去される。
それはスピン−オン−ガラスのような非適合材料層を、
材料の下の層のエッチング用に、ハードマスクとして用
いる。その方法は基板上に凹凸を有する形状を形成し、
パターン形成されるであろう材料層で、形状を被覆す
る。非適合材料の層が形成され、レジストで被覆され
る。次に、レジスト及び非適合材料はパターン形成さ
れ、レジストは除去される。次に、非適合材料はエッチ
マスクとして用いられ、下の材料層はパターン形成され
る。次に、非適合材料は除去してもよい。好ましい実施
例において、下の材料層は、ポリシリコンである。別の
実施例において、非適合材料の層はスピン−オン−ガラ
ス（ＳＯＧ）である。更に別の実施例において、ＳＯＧ
はＨＦ酸を含む湿式エッチを用いて、除去される。
【０００７】
【詳細な記述】本発明について、具体的な実施例を参照
しながら述べる。図１に描かれているのは、基板１で、
その上にはパターン３及び層５がある。パターン３はフ
ィールド酸化物として、層５はポリシリコンとして示さ
れている。“基板”という用語は、別の材料の下にあ
り、それを支える任意の材料を意味する。図示されるよ
うに、基板は非平坦な表面を有する。すなわち、それは
トポグラフィを有する。層５はたとえばゲート構造を形
成するために、パターン形成してもよい。当業者は容易
に、材料及び層厚を選択し、描かれた構造を作製するで
あろう。
しながら述べる。図１に描かれているのは、基板１で、
その上にはパターン３及び層５がある。パターン３はフ
ィールド酸化物として、層５はポリシリコンとして示さ
れている。“基板”という用語は、別の材料の下にあ
り、それを支える任意の材料を意味する。図示されるよ
うに、基板は非平坦な表面を有する。すなわち、それは
トポグラフィを有する。層５はたとえばゲート構造を形
成するために、パターン形成してもよい。当業者は容易
に、材料及び層厚を選択し、描かれた構造を作製するで
あろう。
【０００８】次に、スピン−オン−ガラス（ＳＯＧ）の
層７及びフォトレジストの層９を堆積させ、図２に描か
れた構造を形成する。“スピン−オン−ガラス”という
用語は、当業者にはよく知られており、定義をする必要
はない。図からわかるように、ＳＯＧは比較的平坦な表
面を有し、下の基板の凹凸をなめらかにしている。比較
的平坦というのは、表面は基板表面全体で平坦でなくて
も、局所的に平坦であることを意味する。ＳＯＧは通常
の技術で形成される。表面の平坦性は、下の材料の凹凸
及びＳＯＧ層の厚さに依存する。当業者は、下のゲート
用エッチマスクとして働かせるのに十分なＳＯＧの厚さ
を、容易に選択するであろう。ＳＯＧの密度を上げ、流
動性をもたらすために、熱処理と焼きなましが望まし
い。このプロセス工程はまた、ＳＯＧの凹凸を減し、レ
ジスト層厚の変化を減す。
層７及びフォトレジストの層９を堆積させ、図２に描か
れた構造を形成する。“スピン−オン−ガラス”という
用語は、当業者にはよく知られており、定義をする必要
はない。図からわかるように、ＳＯＧは比較的平坦な表
面を有し、下の基板の凹凸をなめらかにしている。比較
的平坦というのは、表面は基板表面全体で平坦でなくて
も、局所的に平坦であることを意味する。ＳＯＧは通常
の技術で形成される。表面の平坦性は、下の材料の凹凸
及びＳＯＧ層の厚さに依存する。当業者は、下のゲート
用エッチマスクとして働かせるのに十分なＳＯＧの厚さ
を、容易に選択するであろう。ＳＯＧの密度を上げ、流
動性をもたらすために、熱処理と焼きなましが望まし
い。このプロセス工程はまた、ＳＯＧの凹凸を減し、レ
ジスト層厚の変化を減す。
【０００９】次に、フォトレジストをパターン形成する
ため、リソグラフィ技術が用いられる。次に、フォトレ
ジストはＳＯＧのエッチング用マスクとして用いられ
る。エッチングはＳＯＧ中に垂直な側壁を生じることが
望ましい。得られる構造が、図３に描かれている。当業
者は適当なエッチング技術を容易に選択し、構造を作製
するであろう。たとえば、パターンは電界効果トランジ
スタのゲート構造を有する。
ため、リソグラフィ技術が用いられる。次に、フォトレ
ジストはＳＯＧのエッチング用マスクとして用いられ
る。エッチングはＳＯＧ中に垂直な側壁を生じることが
望ましい。得られる構造が、図３に描かれている。当業
者は適当なエッチング技術を容易に選択し、構造を作製
するであろう。たとえば、パターンは電界効果トランジ
スタのゲート構造を有する。
【００１０】次に、フォトレジストを除去する。従来の
技術を用いてよい。下のポリシリコン層を、ＳＯＧをエ
ッチマスクとして用いてエッチングする。ポリシリコン
をエッチングした後、たとえばＨＦ溶液を用いて、ＳＯ
Ｇを除去する。そのような除去プロセスは、ＳＯＧの熱
酸化物に対する相対的なエッチング速度のために、用い
てもよい。ＳＯＧを焼きなますために用いる正確な技術
に依存して、１５：１又はそれ以上のエッチング速度差
が得られる可能性がある。エッチング速度差が大きい
と、ゲート（熱生成）又はフィールド酸化物を著しく損
うことなく、ＳＯＧを除去することが可能である。得ら
れる構造が、図４に描かれている。
技術を用いてよい。下のポリシリコン層を、ＳＯＧをエ
ッチマスクとして用いてエッチングする。ポリシリコン
をエッチングした後、たとえばＨＦ溶液を用いて、ＳＯ
Ｇを除去する。そのような除去プロセスは、ＳＯＧの熱
酸化物に対する相対的なエッチング速度のために、用い
てもよい。ＳＯＧを焼きなますために用いる正確な技術
に依存して、１５：１又はそれ以上のエッチング速度差
が得られる可能性がある。エッチング速度差が大きい
と、ゲート（熱生成）又はフィールド酸化物を著しく損
うことなく、ＳＯＧを除去することが可能である。得ら
れる構造が、図４に描かれている。
【００１１】フォトレジスト／ＳＯＧ合成に伴う定在波
効果は、局所的な凹凸の厚さ変動により、フォトレジス
ト又は酸化物のみの場合より、より厳しくなりうる。た
とえば、そのような効果は、ＳＯＧ上のシリコン反射防
止被覆か、フォトレジストとともに現像される反射防止
被覆として働くスピン−オン被覆を用いることにより、
軽減される。
効果は、局所的な凹凸の厚さ変動により、フォトレジス
ト又は酸化物のみの場合より、より厳しくなりうる。た
とえば、そのような効果は、ＳＯＧ上のシリコン反射防
止被覆か、フォトレジストとともに現像される反射防止
被覆として働くスピン−オン被覆を用いることにより、
軽減される。
【００１２】ここで述べた実施例の変形は、当業者に
は、容易に考えられるであろう。
は、容易に考えられるであろう。
【図１】図１は、本発明を説明するのに有用な集積回路
の一部の断面図である。
の一部の断面図である。
【図２】図２は、本発明を説明するのに有用な集積回路
の一部の断面図である。
の一部の断面図である。
【図３】図３は、本発明を説明するのに有用な集積回路
の一部の断面図である。
の一部の断面図である。
【図４】図４は、本発明を説明するのに有用な集積回路
の一部の断面図である。
の一部の断面図である。
１ 基板 ３ パターン ５ 材料層、層 ７ 非適合材料層、スピン−オン−ガラス層、層 ９ レジスト層、層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン ディヴィッド カスバート アメリカ合衆国 18017 ペンシルヴァニ ア，ベスレヘム，ファートン レーン 118 (72)発明者 ディヴィッド ポール ファブロー アメリカ合衆国 18036 ペンシルヴァニ ア，クーパーズバーグ，ウエスト ステイ ト ストリート 900
Claims (5)
- 【請求項１】 基板（１）上にパターン（３）を形成
し、前記パターン（３）は凹凸を有する工程；前記パタ
ーン（３）を被覆する材料層（５）を形成する工程；前
記材料層（５）上に、非適合材料層を形成する工程；前
記非適合材料層（７）上にレジスト層（９）を形成する
工程；前記レジスト（９）及び前記非適合材料層（７）
をパターン形成する工程；前記非適合材料層（７）をエ
ッチマスクとして用いて、前記材料層（５）をパターン
形成する工程；を含む集積回路作製の方法。 - 【請求項２】 前記材料層（５）はポリシリコンから成
る請求項１記載の方法。 - 【請求項３】 前記非適合材料層（７）はスピン−オン
−ガラスから成る請求項１記載の方法。 - 【請求項４】 前記スピン−オン−ガラス層（７）を除
去する工程が更に含まれる請求項３記載の方法。 - 【請求項５】 前記除去工程はＨＦ酸を含む溶液の使用
を含む請求項４記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/991,789 US5264076A (en) | 1992-12-17 | 1992-12-17 | Integrated circuit process using a "hard mask" |
| US991789 | 1992-12-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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