JPH06215597A - 電荷結合装置の入力回路 - Google Patents
電荷結合装置の入力回路Info
- Publication number
- JPH06215597A JPH06215597A JP391993A JP391993A JPH06215597A JP H06215597 A JPH06215597 A JP H06215597A JP 391993 A JP391993 A JP 391993A JP 391993 A JP391993 A JP 391993A JP H06215597 A JPH06215597 A JP H06215597A
- Authority
- JP
- Japan
- Prior art keywords
- input
- gate
- circuit
- diode
- bias
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】
【目的】 温度やプロセス等がばらついても、ＣＣＤに
入力される直流バイアス電圧を安定化させる。 【構成】 入力信号Ｓinが供給されると、ダイオード２
８から出力されたバイアス回路の直流バイアス電圧Ｖb1
が、該入力信号Ｓinに重畳されて入力ダイオード２に入
力され、信号電荷Ｑinの注入が行われる。注入された信
号電荷Ｑinは、入力ゲート６下を通り、転送ゲート
７11，７12，７21，７22，…へ順次転送されていく。温
度やプロセスのばらつき等によって入力ゲート６下の電
位Ｖ6 が変化した場合、それに応じてＭＯＳトランジス
タ２４の特性が変化し、入力ダイオード２へ印加する直
流バイアス電圧Ｖb1が変化し、該入力ダイオード２下の
電位Ｖ2が変化し、ＣＣＤの入力バイアスの安定化が図
れる。
入力される直流バイアス電圧を安定化させる。 【構成】 入力信号Ｓinが供給されると、ダイオード２
８から出力されたバイアス回路の直流バイアス電圧Ｖb1
が、該入力信号Ｓinに重畳されて入力ダイオード２に入
力され、信号電荷Ｑinの注入が行われる。注入された信
号電荷Ｑinは、入力ゲート６下を通り、転送ゲート
７11，７12，７21，７22，…へ順次転送されていく。温
度やプロセスのばらつき等によって入力ゲート６下の電
位Ｖ6 が変化した場合、それに応じてＭＯＳトランジス
タ２４の特性が変化し、入力ダイオード２へ印加する直
流バイアス電圧Ｖb1が変化し、該入力ダイオード２下の
電位Ｖ2が変化し、ＣＣＤの入力バイアスの安定化が図
れる。
Description
【０００１】
【産業上の利用分野】本発明は、電荷結合装置（以下、
ＣＣＤという）の下のポテンシャル井戸へ信号電荷を注
入する入力回路、特に該入力回路内に設けられたバイア
ス回路によってＣＣＤに印加する直流バイアス電圧を安
定化させるＣＣＤの入力回路に関するものである。
ＣＣＤという）の下のポテンシャル井戸へ信号電荷を注
入する入力回路、特に該入力回路内に設けられたバイア
ス回路によってＣＣＤに印加する直流バイアス電圧を安
定化させるＣＣＤの入力回路に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば特公平４−１９６０号公報に記載されるものがあ
った。以下、その構成を図を用いて説明する。図２は、
前記文献に記載された従来のＣＣＤの入力回路の断面構
造とその動作時における内部電位（内部ポテンシャルの
井戸）を示す説明図である。また、図３は、図２のクロ
ックパルスを示す波形図である。但し、図２に示す内部
電位は電子に対するもので、正電荷に対しては下向きが
高電位となる。図２の装置は、２層ゲート（電極）構
造、２相駆動の埋込みチャネル型ＣＣＤで、入力方法と
してダイオードカットオフ法を用いた場合を示してい
る。このＣＣＤでは、Ｐ型半導体基板１内に、高濃度の
Ｎ型拡散層からなる入力ダイオード（ＩＤ）２、及びＮ
型埋込み層３が形成され、さらにそのＮ型埋込み層３内
に、濃度の低いＮ型埋込み層４1 ，４2 ，４3 ，４4 ，
…が形成されている。
例えば特公平４−１９６０号公報に記載されるものがあ
った。以下、その構成を図を用いて説明する。図２は、
前記文献に記載された従来のＣＣＤの入力回路の断面構
造とその動作時における内部電位（内部ポテンシャルの
井戸）を示す説明図である。また、図３は、図２のクロ
ックパルスを示す波形図である。但し、図２に示す内部
電位は電子に対するもので、正電荷に対しては下向きが
高電位となる。図２の装置は、２層ゲート（電極）構
造、２相駆動の埋込みチャネル型ＣＣＤで、入力方法と
してダイオードカットオフ法を用いた場合を示してい
る。このＣＣＤでは、Ｐ型半導体基板１内に、高濃度の
Ｎ型拡散層からなる入力ダイオード（ＩＤ）２、及びＮ
型埋込み層３が形成され、さらにそのＮ型埋込み層３内
に、濃度の低いＮ型埋込み層４1 ，４2 ，４3 ，４4 ，
…が形成されている。
【０００３】Ｎ型埋込み層３上には、ゲート絶縁膜を介
して、ゲート５、入力ゲート（ＩＧ）６、及び転送ゲー
ト７11，７12，７21，７22，７31，７32，…が形成され
ている。ゲート５にはサンプリングパルスφs が印加さ
れ、さらに入力ゲート６には直流電圧Ｅ1 が、転送ゲー
ト７11，７12，７31，７32，…には駆動パルスφ1 が、
転送ゲート７21，７22，…には駆動パルスφ2 が、それ
ぞれ印加される。入力ダイオード２には、信号電荷注入
用の入力回路が接続されている。この入力回路は、直流
電圧Ｅ2 から抵抗８を介して直流バイアス電圧Ｖｂを出
力するバイアス回路と、入力信号Ｓinを交流結合コンデ
ンサ９を介して入力ダイオード２に入力する信号入力回
路とで、構成されている。
して、ゲート５、入力ゲート（ＩＧ）６、及び転送ゲー
ト７11，７12，７21，７22，７31，７32，…が形成され
ている。ゲート５にはサンプリングパルスφs が印加さ
れ、さらに入力ゲート６には直流電圧Ｅ1 が、転送ゲー
ト７11，７12，７31，７32，…には駆動パルスφ1 が、
転送ゲート７21，７22，…には駆動パルスφ2 が、それ
ぞれ印加される。入力ダイオード２には、信号電荷注入
用の入力回路が接続されている。この入力回路は、直流
電圧Ｅ2 から抵抗８を介して直流バイアス電圧Ｖｂを出
力するバイアス回路と、入力信号Ｓinを交流結合コンデ
ンサ９を介して入力ダイオード２に入力する信号入力回
路とで、構成されている。
【０００４】次に、図２及び図３の波形図を参照しつ
つ、動作を説明する。時刻ｔ1 において、ゲート５に印
加されるサンプリングパルスφs が“Ｈ”レベルとな
り、該ゲート５下の内部電位が深くなる。そのため、ゲ
ート５及び入力ゲート６下の電位の井戸は、入力ダイオ
ード２から供給される電荷で、該入力ダイオード２の電
位まで満たされる。このとき、駆動パルスφ1 は“Ｌ”
レベルなので、転送ゲート７11下の内部電位が浅く、注
入電荷に対しては電位障壁として働く。時刻ｔ2 におい
て、サンプリングパルスφs が“Ｌ”レベルとなるた
め、ゲート５下の内部電位が浅くなり、入力ゲート６下
の電位の井戸は電荷注入源である入力ダイオード２と遮
断される。このとき、入力ゲート６下に蓄積される電荷
Ｑinは、該入力ゲート６下の電位Ｖ6 と入力ダイオード
２の電位Ｖ2 との差にほぼ比例する。時刻ｔ3 におい
て、駆動パルスφ1 が“Ｈ”レベル、駆動パルスφ2 が
“Ｌ”レベルになり、入力ゲート６下の電荷が転送ゲー
ト７12下の電位の井戸へ転送される。時刻ｔ4 〜ｔ5 に
なると、駆動パルスφ1 ，φ2 が反転し、転送ゲート７
12下の電荷が転送ゲート７22下へ転送される。以降、駆
動パルスφ1 ，φ2 が反転するたびに、電荷が転送ゲー
ト７31，７32，…へ順次転送されていく。
つ、動作を説明する。時刻ｔ1 において、ゲート５に印
加されるサンプリングパルスφs が“Ｈ”レベルとな
り、該ゲート５下の内部電位が深くなる。そのため、ゲ
ート５及び入力ゲート６下の電位の井戸は、入力ダイオ
ード２から供給される電荷で、該入力ダイオード２の電
位まで満たされる。このとき、駆動パルスφ1 は“Ｌ”
レベルなので、転送ゲート７11下の内部電位が浅く、注
入電荷に対しては電位障壁として働く。時刻ｔ2 におい
て、サンプリングパルスφs が“Ｌ”レベルとなるた
め、ゲート５下の内部電位が浅くなり、入力ゲート６下
の電位の井戸は電荷注入源である入力ダイオード２と遮
断される。このとき、入力ゲート６下に蓄積される電荷
Ｑinは、該入力ゲート６下の電位Ｖ6 と入力ダイオード
２の電位Ｖ2 との差にほぼ比例する。時刻ｔ3 におい
て、駆動パルスφ1 が“Ｈ”レベル、駆動パルスφ2 が
“Ｌ”レベルになり、入力ゲート６下の電荷が転送ゲー
ト７12下の電位の井戸へ転送される。時刻ｔ4 〜ｔ5 に
なると、駆動パルスφ1 ，φ2 が反転し、転送ゲート７
12下の電荷が転送ゲート７22下へ転送される。以降、駆
動パルスφ1 ，φ2 が反転するたびに、電荷が転送ゲー
ト７31，７32，…へ順次転送されていく。
【０００５】ここで、入力ダイオード２の電位Ｖ2 は、
バイアス回路の直流電圧Ｅ2 と入力信号Ｓinの和である
ので、該入力ダイオード２に注入される注入電荷Ｑ
inは、次式（１）のようになり、入力信号Ｓinに比例し
た電荷Ｋ・Ｓinと直流電荷Ｋ（Ｖ6 −Ｅ2 ）の和で表わ
される。 Ｑin＝Ｋ（Ｖ6 −Ｅ2 ）−Ｋ・Ｓin ・・・（１） 但し、Ｋ；入力ゲート６の面積等に依存する定数 次に、最大転送電荷量について考察する。図２の内部電
位図の時刻ｔ3 において、転送ゲート７11，７12下の内
部電位差ΔＶ7 は、Ｎ型埋込み層３の濃度と低濃度のＮ
型埋込み層４2 の濃度とにより決まり、プロセスが決ま
れば１つの定数である。電荷を電位差ΔＶ7 なる深さを
越えて入力しようとすると、図２の時刻ｔ3 →ｔ5 の変
化において、電荷が転送ゲート７12下から入力ゲート６
下へ逆流する。また、駆動パルスφ1 ，φ2 が反転する
たびに転送される電荷量の上限も同じくＫ・ΔＶ7 であ
る。そのため、最大転送電荷量Ｑmax ＝Ｋ・ΔＶ7 とな
る。そして、入力回路における最適な供給バイアス電荷
量が最大転送電荷量Ｑmaxの１／２であるから、それに
応じて直流電圧Ｅ1 ，Ｅ2 の値を設定する必要がある。
ところが、入力ゲート６下の電位Ｖ6 は、直流電圧
Ｅ1 、Ｎ型埋込み層３の濃度、及び入力ゲート６と半導
体基板１間の絶縁膜の厚さ等に依存している。また、電
位差ΔＶ7 はＮ型埋込み層３の濃度、低濃度のＮ型拡散
層４1 ，４2 ，４3 ，４4 ，…の濃度等に依存してい
る。従って、素子の特性ばらつき等を考慮すると、入力
回路における直流バイアス電圧の調整が必要となる。
バイアス回路の直流電圧Ｅ2 と入力信号Ｓinの和である
ので、該入力ダイオード２に注入される注入電荷Ｑ
inは、次式（１）のようになり、入力信号Ｓinに比例し
た電荷Ｋ・Ｓinと直流電荷Ｋ（Ｖ6 −Ｅ2 ）の和で表わ
される。 Ｑin＝Ｋ（Ｖ6 −Ｅ2 ）−Ｋ・Ｓin ・・・（１） 但し、Ｋ；入力ゲート６の面積等に依存する定数 次に、最大転送電荷量について考察する。図２の内部電
位図の時刻ｔ3 において、転送ゲート７11，７12下の内
部電位差ΔＶ7 は、Ｎ型埋込み層３の濃度と低濃度のＮ
型埋込み層４2 の濃度とにより決まり、プロセスが決ま
れば１つの定数である。電荷を電位差ΔＶ7 なる深さを
越えて入力しようとすると、図２の時刻ｔ3 →ｔ5 の変
化において、電荷が転送ゲート７12下から入力ゲート６
下へ逆流する。また、駆動パルスφ1 ，φ2 が反転する
たびに転送される電荷量の上限も同じくＫ・ΔＶ7 であ
る。そのため、最大転送電荷量Ｑmax ＝Ｋ・ΔＶ7 とな
る。そして、入力回路における最適な供給バイアス電荷
量が最大転送電荷量Ｑmaxの１／２であるから、それに
応じて直流電圧Ｅ1 ，Ｅ2 の値を設定する必要がある。
ところが、入力ゲート６下の電位Ｖ6 は、直流電圧
Ｅ1 、Ｎ型埋込み層３の濃度、及び入力ゲート６と半導
体基板１間の絶縁膜の厚さ等に依存している。また、電
位差ΔＶ7 はＮ型埋込み層３の濃度、低濃度のＮ型拡散
層４1 ，４2 ，４3 ，４4 ，…の濃度等に依存してい
る。従って、素子の特性ばらつき等を考慮すると、入力
回路における直流バイアス電圧の調整が必要となる。
【０００６】そこで、前記文献の技術では、図４に示す
ような手段を講じている。図４は、従来のダイオードカ
ットオフ法におけるＣＣＤの入力信号Ｓinの電圧と注入
電荷Ｑinの量との関係を示す図である。図４に示すよう
に、入力信号Ｓinの電圧がＶinl 以下の場合は、常に最
大転送電荷量Ｑmax にあたる電荷Ｑinが注入されてい
る。入力信号Ｓinの電圧がＶinl以上Ｖinh 以下の場合
には、該入力信号Ｓinの電圧に応じた量の電荷Ｑinが注
入されている。このときは、入力信号Ｓinが正常に電荷
量に変換される。また、入力信号Ｓinの電圧がＶinh 以
上の場合には、常に最小転送電荷量Ｑmin の電荷Ｑinが
注入されるようになっている。注入電荷Ｑinの量が最大
転送電荷量Ｑmax あるいは最小転送電荷量Ｑmin となる
入力信号Ｑinの電圧の範囲は、温度やプロセスのばらつ
きによる変動に比べて充分に広く、注入電荷Ｑinの量が
Ｑmax あるいはＱmin になるように予め該入力信号Ｓin
の電圧を設定しておくことは容易である。
ような手段を講じている。図４は、従来のダイオードカ
ットオフ法におけるＣＣＤの入力信号Ｓinの電圧と注入
電荷Ｑinの量との関係を示す図である。図４に示すよう
に、入力信号Ｓinの電圧がＶinl 以下の場合は、常に最
大転送電荷量Ｑmax にあたる電荷Ｑinが注入されてい
る。入力信号Ｓinの電圧がＶinl以上Ｖinh 以下の場合
には、該入力信号Ｓinの電圧に応じた量の電荷Ｑinが注
入されている。このときは、入力信号Ｓinが正常に電荷
量に変換される。また、入力信号Ｓinの電圧がＶinh 以
上の場合には、常に最小転送電荷量Ｑmin の電荷Ｑinが
注入されるようになっている。注入電荷Ｑinの量が最大
転送電荷量Ｑmax あるいは最小転送電荷量Ｑmin となる
入力信号Ｑinの電圧の範囲は、温度やプロセスのばらつ
きによる変動に比べて充分に広く、注入電荷Ｑinの量が
Ｑmax あるいはＱmin になるように予め該入力信号Ｓin
の電圧を設定しておくことは容易である。
【０００７】このような入力回路の特性を用い、前記文
献の技術では、温度、プロセス等の変動要因に影響を受
けることなく、常にＣＣＤの出力ダイナミックレンジの
中心の値に相当した電荷量を出力する第１の補助ＣＣＤ
と、信号用主ＣＣＤと特性をほぼ同じくする第２の補助
ＣＣＤを設け、該第１、第２の各補助ＣＣＤの出力を比
較器によって比較し、両者が一致するように第２の補助
ＣＣＤの入力バイアス電圧に負帰還をかけるようにして
いる。これにより、第２の補助ＣＣＤは信号用主ＣＣＤ
の出力ダイナミックレンジのほぼ中心に自動的にバイア
スされる。従って、第２の補助ＣＣＤの入力バイアス電
圧をもって、信号用主ＣＣＤの入力バイアス電圧とする
ことにより、信号用主ＣＣＤが常に最適状態にバイアス
される。
献の技術では、温度、プロセス等の変動要因に影響を受
けることなく、常にＣＣＤの出力ダイナミックレンジの
中心の値に相当した電荷量を出力する第１の補助ＣＣＤ
と、信号用主ＣＣＤと特性をほぼ同じくする第２の補助
ＣＣＤを設け、該第１、第２の各補助ＣＣＤの出力を比
較器によって比較し、両者が一致するように第２の補助
ＣＣＤの入力バイアス電圧に負帰還をかけるようにして
いる。これにより、第２の補助ＣＣＤは信号用主ＣＣＤ
の出力ダイナミックレンジのほぼ中心に自動的にバイア
スされる。従って、第２の補助ＣＣＤの入力バイアス電
圧をもって、信号用主ＣＣＤの入力バイアス電圧とする
ことにより、信号用主ＣＣＤが常に最適状態にバイアス
される。
【０００８】
【発明が解決しようとする課題】しかしながら、前記文
献の装置では、次のような課題があった。前記文献の技
術では、素子の特性ばらつき、あるいはプロセスや温度
のばらつき等を考慮し、図２の信号用主ＣＣＤの他に、
第１及び第２の補助ＣＣＤ等を設け、ＣＣＤの供給バイ
アス電荷量が、最大転送電荷量（ダイナミックレンジ）
Ｑmax のほぼ中心の値（１／２）になるように、常に適
正な直流バイアス電圧を入力ダイオード２に印加してい
る。ところが、図２に示す信号用主ＣＣＤの他に、第１
及び第２の補助ＣＣＤ等を設けているので、ＣＣＤの形
成面積が増大すると共に、回路構成が複雑になるという
問題があり、それらを解決することが困難であった。本
発明は、前記従来技術が持っていた課題として、ＣＣＤ
形成面積の増大と回路構成の複雑化の点について解決
し、安定した直流バイアス電圧を供給するＣＣＤの入力
回路を提供するものである。
献の装置では、次のような課題があった。前記文献の技
術では、素子の特性ばらつき、あるいはプロセスや温度
のばらつき等を考慮し、図２の信号用主ＣＣＤの他に、
第１及び第２の補助ＣＣＤ等を設け、ＣＣＤの供給バイ
アス電荷量が、最大転送電荷量（ダイナミックレンジ）
Ｑmax のほぼ中心の値（１／２）になるように、常に適
正な直流バイアス電圧を入力ダイオード２に印加してい
る。ところが、図２に示す信号用主ＣＣＤの他に、第１
及び第２の補助ＣＣＤ等を設けているので、ＣＣＤの形
成面積が増大すると共に、回路構成が複雑になるという
問題があり、それらを解決することが困難であった。本
発明は、前記従来技術が持っていた課題として、ＣＣＤ
形成面積の増大と回路構成の複雑化の点について解決
し、安定した直流バイアス電圧を供給するＣＣＤの入力
回路を提供するものである。
【０００９】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、入力ダイオード、入力ゲート及び転
送ゲートが形成されたＣＣＤに対し、バイアス回路から
出力される直流バイアス電圧を、入力信号に重畳して前
記入力ダイオードに入力することにより、前記転送ゲー
トの下のポテンシャル井戸へ信号電荷を注入するＣＣＤ
の入力回路において、前記バイアス回路を次のように構
成している。即ち、この第１の発明のバイアス回路で
は、前記入力ゲートによって形成される等価的なＭＯＳ
トランジスタと同一特性を有し、かつ前記入力ゲートに
印加する直流電圧に応じた電圧降下を生じる検出用ＭＯ
Ｓトランジスタを備え、該検出用ＭＯＳトランジスタの
出力電圧に基づき前記直流バイアス電圧を出力する構成
にしている。
を解決するために、入力ダイオード、入力ゲート及び転
送ゲートが形成されたＣＣＤに対し、バイアス回路から
出力される直流バイアス電圧を、入力信号に重畳して前
記入力ダイオードに入力することにより、前記転送ゲー
トの下のポテンシャル井戸へ信号電荷を注入するＣＣＤ
の入力回路において、前記バイアス回路を次のように構
成している。即ち、この第１の発明のバイアス回路で
は、前記入力ゲートによって形成される等価的なＭＯＳ
トランジスタと同一特性を有し、かつ前記入力ゲートに
印加する直流電圧に応じた電圧降下を生じる検出用ＭＯ
Ｓトランジスタを備え、該検出用ＭＯＳトランジスタの
出力電圧に基づき前記直流バイアス電圧を出力する構成
にしている。
【００１０】第２の発明では、入力ダイオード、入力ゲ
ート及び転送ゲートが形成されたＣＣＤの該入力ゲート
に入力信号を入力すると共に、バイアス回路から出力さ
れる直流バイアス電圧を前記入力ダイオードに印加する
ことにより、前記転送ゲートの下のポテンシャル井戸へ
信号電荷を注入するＣＣＤの入力回路において、前記バ
イアス回路を次のように構成している。即ち、この第２
の発明のバイアス回路では、前記入力ゲートによって形
成される等価的なＭＯＳトランジスタと同一特性を有
し、かつ所定の電圧降下を生じる検出用ＭＯＳトランジ
スタを備え、該検出用ＭＯＳトランジスタの出力電圧に
基づき前記直流バイアス電圧を出力する構成にしてい
る。
ート及び転送ゲートが形成されたＣＣＤの該入力ゲート
に入力信号を入力すると共に、バイアス回路から出力さ
れる直流バイアス電圧を前記入力ダイオードに印加する
ことにより、前記転送ゲートの下のポテンシャル井戸へ
信号電荷を注入するＣＣＤの入力回路において、前記バ
イアス回路を次のように構成している。即ち、この第２
の発明のバイアス回路では、前記入力ゲートによって形
成される等価的なＭＯＳトランジスタと同一特性を有
し、かつ所定の電圧降下を生じる検出用ＭＯＳトランジ
スタを備え、該検出用ＭＯＳトランジスタの出力電圧に
基づき前記直流バイアス電圧を出力する構成にしてい
る。
【００１１】
【作用】第１の発明によれば、以上のようにＣＣＤの入
力回路を構成したので、バイアス回路から出力された直
流バイアス電圧は、入力信号に重畳されて入力ダイオー
ドに供給され、該入力ダイオードへ信号電荷の注入が行
われる。入力ダイオードに注入された信号電荷は、入力
ゲート下を通り、転送ゲートへ順次転送されていく。温
度やプロセスのばらつき等によって入力ゲート下の電位
が変化した場合、それに応じて検出用ＭＯＳトランジス
タの電圧降下値が変化し、入力ダイオードに印加される
直流バイアス電圧のレベルが変わる。そのため、入力ダ
イオード下の電位が変化し、該入力ゲ−ト下の最大転送
電荷量が一定に保たれる。
力回路を構成したので、バイアス回路から出力された直
流バイアス電圧は、入力信号に重畳されて入力ダイオー
ドに供給され、該入力ダイオードへ信号電荷の注入が行
われる。入力ダイオードに注入された信号電荷は、入力
ゲート下を通り、転送ゲートへ順次転送されていく。温
度やプロセスのばらつき等によって入力ゲート下の電位
が変化した場合、それに応じて検出用ＭＯＳトランジス
タの電圧降下値が変化し、入力ダイオードに印加される
直流バイアス電圧のレベルが変わる。そのため、入力ダ
イオード下の電位が変化し、該入力ゲ−ト下の最大転送
電荷量が一定に保たれる。
【００１２】第２の発明によれば、バイアス回路から出
力された直流バイアス電圧が入力ダイオードに印加され
ると共に、入力信号が入力ゲートに供給され、信号電荷
の注入が行われる。注入された信号電荷は、転送ゲート
へ転送されていく。ここで、温度やプロセスのばらつき
等によって入力ゲート下の電位が変化した場合、それに
応じて検出用ＭＯＳトランジスタの閾値等の特性が変わ
り、その電圧降下値が変化する。そのため、入力ダイオ
ード下の電位が変化し、該入力ゲート下の最小転送電荷
量が一定に保たれる。これにより、入力バイアスが安定
化する。従って、前記課題を解決できるのである。
力された直流バイアス電圧が入力ダイオードに印加され
ると共に、入力信号が入力ゲートに供給され、信号電荷
の注入が行われる。注入された信号電荷は、転送ゲート
へ転送されていく。ここで、温度やプロセスのばらつき
等によって入力ゲート下の電位が変化した場合、それに
応じて検出用ＭＯＳトランジスタの閾値等の特性が変わ
り、その電圧降下値が変化する。そのため、入力ダイオ
ード下の電位が変化し、該入力ゲート下の最小転送電荷
量が一定に保たれる。これにより、入力バイアスが安定
化する。従って、前記課題を解決できるのである。
【００１３】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示すＣＣＤの入力回路
の回路構成とその内部電位（内部ポテンシャルの井戸）
を示す説明図であり、従来の図２中の要素と共通の要素
には共通の符号が付されている。本実施例では、例えば
従来の図２と同一のＣＣＤを備え、それに対する入力回
路の回路構成が従来と異なっている。本実施例の入力回
路では、入力信号Ｓinを交流結合コンデンサ１１を介し
て入力ダイオード２へ供給する信号入力回路と、該入力
信号Ｓinに重畳して入力ダイオード２に印加する直流バ
イアス電圧Ｖb1を出力するバイアス回路とで、構成され
ている。
の回路構成とその内部電位（内部ポテンシャルの井戸）
を示す説明図であり、従来の図２中の要素と共通の要素
には共通の符号が付されている。本実施例では、例えば
従来の図２と同一のＣＣＤを備え、それに対する入力回
路の回路構成が従来と異なっている。本実施例の入力回
路では、入力信号Ｓinを交流結合コンデンサ１１を介し
て入力ダイオード２へ供給する信号入力回路と、該入力
信号Ｓinに重畳して入力ダイオード２に印加する直流バ
イアス電圧Ｖb1を出力するバイアス回路とで、構成され
ている。
【００１４】バイアス回路は、分割抵抗２１，２２，２
３と、入力ゲート６によって形成される等価的なＭＯＳ
トランジスタ６Ａと同一特性を有するＮチャネルＭＯＳ
トランジスタ２４と、抵抗２５及び容量２６が並列接続
された積分回路と、差動増幅器２７及びダイオード２８
が直列接続されたクランプ回路と、負荷抵抗２９とで、
構成されている。
３と、入力ゲート６によって形成される等価的なＭＯＳ
トランジスタ６Ａと同一特性を有するＮチャネルＭＯＳ
トランジスタ２４と、抵抗２５及び容量２６が並列接続
された積分回路と、差動増幅器２７及びダイオード２８
が直列接続されたクランプ回路と、負荷抵抗２９とで、
構成されている。
【００１５】分割抵抗２１，２２，２３は、電源電位Ｖ
ＤＤと接地電位ＶＳＳとの間に直列接続され、その分割
抵抗２１と２２の接続点（ノード）Ｎ２１が、入力ゲー
ト６に接続されている。分割抵抗２２と２３の接続点
（ノード）Ｎ２２には、ＭＯＳトランジスタ２４のゲー
トが接続され、そのドレインが電源電位ＶＤＤに接続さ
れ、さらにソース側ノードＮ２４が、並列接続された抵
抗２５及び容量２６を介して接地電位ＶＳＳに接続され
ている。ノードＮ２４には、差動増幅器２７の＋側入力
端子が接続され、その−側入力端子が交流結合コンデン
サ１１の出力側に接続されている。差動増幅器２７の出
力端子は、ダイオード２８の入力側に接続され、該ダイ
オード２８の出力側が、入力ダイオード２に接続される
と共に、負荷抵抗２９を介して接地電位ＶＳＳに接続さ
れている。差動増幅器２７及びダイオード２８で構成さ
れるクランプ回路は、ダイナミックレンジを大きくする
ための回路である。
ＤＤと接地電位ＶＳＳとの間に直列接続され、その分割
抵抗２１と２２の接続点（ノード）Ｎ２１が、入力ゲー
ト６に接続されている。分割抵抗２２と２３の接続点
（ノード）Ｎ２２には、ＭＯＳトランジスタ２４のゲー
トが接続され、そのドレインが電源電位ＶＤＤに接続さ
れ、さらにソース側ノードＮ２４が、並列接続された抵
抗２５及び容量２６を介して接地電位ＶＳＳに接続され
ている。ノードＮ２４には、差動増幅器２７の＋側入力
端子が接続され、その−側入力端子が交流結合コンデン
サ１１の出力側に接続されている。差動増幅器２７の出
力端子は、ダイオード２８の入力側に接続され、該ダイ
オード２８の出力側が、入力ダイオード２に接続される
と共に、負荷抵抗２９を介して接地電位ＶＳＳに接続さ
れている。差動増幅器２７及びダイオード２８で構成さ
れるクランプ回路は、ダイナミックレンジを大きくする
ための回路である。
【００１６】図１のＣＣＤの動作は従来の図２と同一で
あるので、以下、本実施例の入力回路の動作について説
明する。入力信号Ｓinが入力されていない無信号時に
は、入力ダイオード２の下の電位がＶ2 （例えば、１．
５Ｖ）である。このとき、サンプリングパルスφs が印
加されるゲート５下の電位がＶ5 （例えば、２．８５
Ｖ）、駆動パルスφ1 が印加される転送ゲート７11下の
電位がＶ7 （例えば、２．８５Ｖ）である。また、電源
電位ＶＤＤが分割抵抗２１で電圧降下し、そのノードＮ
２１の電圧が入力ゲート６に印加されているので、該入
力ゲート６下の電位がＶ6 （例えば、２．３Ｖ）であ
る。
あるので、以下、本実施例の入力回路の動作について説
明する。入力信号Ｓinが入力されていない無信号時に
は、入力ダイオード２の下の電位がＶ2 （例えば、１．
５Ｖ）である。このとき、サンプリングパルスφs が印
加されるゲート５下の電位がＶ5 （例えば、２．８５
Ｖ）、駆動パルスφ1 が印加される転送ゲート７11下の
電位がＶ7 （例えば、２．８５Ｖ）である。また、電源
電位ＶＤＤが分割抵抗２１で電圧降下し、そのノードＮ
２１の電圧が入力ゲート６に印加されているので、該入
力ゲート６下の電位がＶ6 （例えば、２．３Ｖ）であ
る。
【００１７】入力信号Ｓinが交流結合コンデンサ１１を
介して入力ダイオード２へ供給され、電荷の注入が行わ
れる。このとき、電源電位ＶＤＤが分割抵抗２１，２２
で電圧降下し、そのノードＮ２２の電圧がＭＯＳトラン
ジスタ２４のゲート及びドレインに印加されるため、該
ＭＯＳトランジスタ２４に一定の電流が流れ、それが並
列接続された抵抗２５及び容量２６で積分される。ＭＯ
Ｓトランジスタ２４のソース側ノードＮ２４の電圧は、
入力ダイオード２に印加される電圧と等しくなるように
予め設定されている。ノードＮ２４の電圧と交流結合コ
ンデンサ１１の出力電圧との差が、差動増幅器２７で増
幅される。差動増幅器２７の出力がダイオ−ド２８を通
り、負荷抵抗２９と抵抗分割され、直流バイアス電圧Ｖ
b1の形で入力ダイオード２へ印加される。
介して入力ダイオード２へ供給され、電荷の注入が行わ
れる。このとき、電源電位ＶＤＤが分割抵抗２１，２２
で電圧降下し、そのノードＮ２２の電圧がＭＯＳトラン
ジスタ２４のゲート及びドレインに印加されるため、該
ＭＯＳトランジスタ２４に一定の電流が流れ、それが並
列接続された抵抗２５及び容量２６で積分される。ＭＯ
Ｓトランジスタ２４のソース側ノードＮ２４の電圧は、
入力ダイオード２に印加される電圧と等しくなるように
予め設定されている。ノードＮ２４の電圧と交流結合コ
ンデンサ１１の出力電圧との差が、差動増幅器２７で増
幅される。差動増幅器２７の出力がダイオ−ド２８を通
り、負荷抵抗２９と抵抗分割され、直流バイアス電圧Ｖ
b1の形で入力ダイオード２へ印加される。
【００１８】このように、直流バイアス電圧Ｖb1が重畳
された入力信号Ｓinが入力ダイオード２に入力されて電
荷が注入されると、該入力ダイオード２下の注入電荷Ｑ
inが、入力ゲート６下を通り、駆動パルスφ1 ，φ2 に
よって転送ゲート７11，７12，７21，７22，…方向へ順
次転送されていく。以上のように、本実施例では、入力
ゲート６によって形成される等価的なＭＯＳトランジス
タ６Ａと同一特性のＭＯＳトランジスタ２４を設けてい
るので、温度やプロセスのばらつき等によって入力ゲー
ト６下の電位Ｖ6 が変化し、電位差ΔＶ26が変化して
も、それに応じてＭＯＳトランジスタ２４の抵抗値が変
わり、その電圧降下によってソース側ノードＮ２４の電
圧が変化し、入力ダイオード２に印加される直流バイア
ス電圧Ｖb1が変化する。そのため、ＣＣＤの供給バイア
ス電荷量が、最大転送電荷量（Ｑmax のほぼ中心の値
（１／２）になるように、常に適正な直流バイアス電圧
Ｖb1が入力ダイオード２に印加される。しかも、ＭＯＳ
トランジスタ２４等でバイアス回路を構成しているの
で、回路形成面積を小さくできると共に、回路構成が簡
単である。
された入力信号Ｓinが入力ダイオード２に入力されて電
荷が注入されると、該入力ダイオード２下の注入電荷Ｑ
inが、入力ゲート６下を通り、駆動パルスφ1 ，φ2 に
よって転送ゲート７11，７12，７21，７22，…方向へ順
次転送されていく。以上のように、本実施例では、入力
ゲート６によって形成される等価的なＭＯＳトランジス
タ６Ａと同一特性のＭＯＳトランジスタ２４を設けてい
るので、温度やプロセスのばらつき等によって入力ゲー
ト６下の電位Ｖ6 が変化し、電位差ΔＶ26が変化して
も、それに応じてＭＯＳトランジスタ２４の抵抗値が変
わり、その電圧降下によってソース側ノードＮ２４の電
圧が変化し、入力ダイオード２に印加される直流バイア
ス電圧Ｖb1が変化する。そのため、ＣＣＤの供給バイア
ス電荷量が、最大転送電荷量（Ｑmax のほぼ中心の値
（１／２）になるように、常に適正な直流バイアス電圧
Ｖb1が入力ダイオード２に印加される。しかも、ＭＯＳ
トランジスタ２４等でバイアス回路を構成しているの
で、回路形成面積を小さくできると共に、回路構成が簡
単である。
【００１９】第２の実施例 図５は、本発明の第２の実施例を示すＣＣＤの入力回路
の回路構成とその内部電位を示す説明図であり、第１の
実施例を示す図１中の要素と共通の要素には共通の符号
が付されている。本実施例の入力回路は、第１の実施例
と同様に、信号入力回路とバイアス回路とで構成されて
いるが、第１の実施例と異なり、該信号入力回路の出力
側が入力ゲート６に接続され、さらに入力ダイオード２
に直流バイアス電圧Ｖb2を印加するバイアス回路の回路
構成が、第１の実施例と異なっている。本実施例の信号
入力回路は、入力信号Ｓinを入力ゲート６へ供給する交
流結合コンデンサ１１と、該交流結合コンデンサ１１の
出力側に接続された差動増幅器１２、ダイオード１３及
び放電抵抗１４からなるクランプ回路とで、構成されて
いる。このクランプ回路は、ダイナミックレンジを大き
くするための回路である。
の回路構成とその内部電位を示す説明図であり、第１の
実施例を示す図１中の要素と共通の要素には共通の符号
が付されている。本実施例の入力回路は、第１の実施例
と同様に、信号入力回路とバイアス回路とで構成されて
いるが、第１の実施例と異なり、該信号入力回路の出力
側が入力ゲート６に接続され、さらに入力ダイオード２
に直流バイアス電圧Ｖb2を印加するバイアス回路の回路
構成が、第１の実施例と異なっている。本実施例の信号
入力回路は、入力信号Ｓinを入力ゲート６へ供給する交
流結合コンデンサ１１と、該交流結合コンデンサ１１の
出力側に接続された差動増幅器１２、ダイオード１３及
び放電抵抗１４からなるクランプ回路とで、構成されて
いる。このクランプ回路は、ダイナミックレンジを大き
くするための回路である。
【００２０】バイアス回路は、分割抵抗３１，３２，３
３と、インピーダンス変換用の差動増幅器３４と、入力
ゲート６によって形成される等価的なＭＯＳトランジス
タ６Ａと同一特性を有するＭＯＳトランジスタ３５と、
並列接続された容量３６及び抵抗３７からなる積分回路
と、インピーダンス変換用の差動増幅器３８と、積分用
の容量３９とで、構成されている。分割抵抗３１，３
２，３３は、電源電位ＶＤＤと接地電位ＶＳＳとの間に
直列接続され、その分割抵抗３１と３２の接続点（ノー
ド）Ｎ３１が、差動増幅器１２の＋側入力端子に接続さ
れている。分割抵抗３２と３３の接続点（ノード）Ｎ３
２には、差動増幅器３４の＋側入力端子が接続され、該
差動増幅器３４の−側入力端子と出力端子が短絡されて
いる。
３と、インピーダンス変換用の差動増幅器３４と、入力
ゲート６によって形成される等価的なＭＯＳトランジス
タ６Ａと同一特性を有するＭＯＳトランジスタ３５と、
並列接続された容量３６及び抵抗３７からなる積分回路
と、インピーダンス変換用の差動増幅器３８と、積分用
の容量３９とで、構成されている。分割抵抗３１，３
２，３３は、電源電位ＶＤＤと接地電位ＶＳＳとの間に
直列接続され、その分割抵抗３１と３２の接続点（ノー
ド）Ｎ３１が、差動増幅器１２の＋側入力端子に接続さ
れている。分割抵抗３２と３３の接続点（ノード）Ｎ３
２には、差動増幅器３４の＋側入力端子が接続され、該
差動増幅器３４の−側入力端子と出力端子が短絡されて
いる。
【００２１】差動増幅器３４の出力端子には、ＭＯＳト
ランジスタ３５のゲート及びドレインが共通接続され、
そのソース側ノードＮ３５が、並列接続された容量３６
及び抵抗３７を介して接地電位ＶＳＳに接続されてい
る。また、ノードＮ３５は、差動増幅器３８の＋側入力
端子に接続され、該差動増幅器３８の−側入力端子と出
力端子が短絡されている。差動増幅器３８の出力端子
は、容量３９を介して接地電位ＶＳＳに接続されると共
に、入力ダイオード２に接続されている。
ランジスタ３５のゲート及びドレインが共通接続され、
そのソース側ノードＮ３５が、並列接続された容量３６
及び抵抗３７を介して接地電位ＶＳＳに接続されてい
る。また、ノードＮ３５は、差動増幅器３８の＋側入力
端子に接続され、該差動増幅器３８の−側入力端子と出
力端子が短絡されている。差動増幅器３８の出力端子
は、容量３９を介して接地電位ＶＳＳに接続されると共
に、入力ダイオード２に接続されている。
【００２２】本実施例のＣＣＤの動作は従来の図２と同
一であるため、以下、入力回路の動作を説明する。入力
信号Ｓinによる注入電荷Ｑinの量が最小のときの最小転
送電荷量Ｑmin について考える。電源電位ＶＤＤが分割
抵抗３１，３２，３３で分割され、例えばそのノードＮ
３１の電圧が２Ｖ、ノードＮ３２の電圧が１．７Ｖとす
る。ノードＮ３２の電圧は差動増幅回路３４でインピー
ダンス変換され、ＭＯＳトランジスタ３５のゲート及び
ドレインに印加される。すると、ＭＯＳトランジスタ３
５のドレイン・ソース間に電流が流れ、その電流が並列
接続された容量３６及び抵抗３７で積分される。
一であるため、以下、入力回路の動作を説明する。入力
信号Ｓinによる注入電荷Ｑinの量が最小のときの最小転
送電荷量Ｑmin について考える。電源電位ＶＤＤが分割
抵抗３１，３２，３３で分割され、例えばそのノードＮ
３１の電圧が２Ｖ、ノードＮ３２の電圧が１．７Ｖとす
る。ノードＮ３２の電圧は差動増幅回路３４でインピー
ダンス変換され、ＭＯＳトランジスタ３５のゲート及び
ドレインに印加される。すると、ＭＯＳトランジスタ３
５のドレイン・ソース間に電流が流れ、その電流が並列
接続された容量３６及び抵抗３７で積分される。
【００２３】ＭＯＳトランジスタ３５のソース側ノード
Ｎ３５の電圧は、差動増幅器３８でインピーダンス変換
され、入力ダイオード２へ印加される。このときの入力
ダイオード２下の電位Ｖ2 は例えば０．６８４Ｖであ
る。最小レベルの入力信号Ｓinは、交流結合コンデンサ
１１を介して入力ゲート６へ供給される。そのため、入
力ゲート６下の電位がＶ6 （例えば、０．８９Ｖ）とな
る。この電位Ｖ6 とＶ2との電位差ΔＶ26＝Ｖ6 −Ｖ2
は例えば０．２０６Ｖとなる。この電位差ΔＶ26が図４
に示す最小転送電荷量Ｑmin である。ここで、温度やプ
ロセスのばらつき等によって電位Ｖ6 が変化し、その電
位差ΔＶ26が変化すると、それに応じてＭＯＳトランジ
スタ３５の閾値電圧も変化するので、入力ダイオード２
下の電位Ｖ2 も変化し、電位差ΔＶ26が常に一定値に保
たれる。そのため、ＣＣＤの供給バイアス電荷量が、最
大転送電荷量Ｑmax のほぼ中心の値（１／２）になるよ
うに、常に適正な直流バイアス電圧Ｖb2を入力ダイオー
ド２に印加できる。このようにして注入された信号電荷
Ｑinは、駆動パルスφ1 ，φ2 によって転送ゲート
７11，７12，７21，７22，…へ順次転送されていく。本
実施例では、ＭＯＳトランジスタ３５等でバイアス回路
を構成しているので、その形成面積を小さくできると共
に、回路構成が簡単である。
Ｎ３５の電圧は、差動増幅器３８でインピーダンス変換
され、入力ダイオード２へ印加される。このときの入力
ダイオード２下の電位Ｖ2 は例えば０．６８４Ｖであ
る。最小レベルの入力信号Ｓinは、交流結合コンデンサ
１１を介して入力ゲート６へ供給される。そのため、入
力ゲート６下の電位がＶ6 （例えば、０．８９Ｖ）とな
る。この電位Ｖ6 とＶ2との電位差ΔＶ26＝Ｖ6 −Ｖ2
は例えば０．２０６Ｖとなる。この電位差ΔＶ26が図４
に示す最小転送電荷量Ｑmin である。ここで、温度やプ
ロセスのばらつき等によって電位Ｖ6 が変化し、その電
位差ΔＶ26が変化すると、それに応じてＭＯＳトランジ
スタ３５の閾値電圧も変化するので、入力ダイオード２
下の電位Ｖ2 も変化し、電位差ΔＶ26が常に一定値に保
たれる。そのため、ＣＣＤの供給バイアス電荷量が、最
大転送電荷量Ｑmax のほぼ中心の値（１／２）になるよ
うに、常に適正な直流バイアス電圧Ｖb2を入力ダイオー
ド２に印加できる。このようにして注入された信号電荷
Ｑinは、駆動パルスφ1 ，φ2 によって転送ゲート
７11，７12，７21，７22，…へ順次転送されていく。本
実施例では、ＭＯＳトランジスタ３５等でバイアス回路
を構成しているので、その形成面積を小さくできると共
に、回路構成が簡単である。
【００２４】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 図５において、例えばインピーダンス変換用の
差動増幅器３４を省略し、ＭＯＳトランジスタ３５のゲ
ートをノードＮ３２に接続し、該ＭＯＳトランジスタ３
５のドレインを電源電位に接続する等、他の回路構成に
変更してもよい。 （ｂ） 上記実施例ではダイオードカットオフ法の入力
方法を用いて説明したが、電位平衡法等の他の入力方法
を用いたり、あるいはＣＣＤの電荷転送構造や駆動パル
ス等を他の構成に変更してもよい。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 図５において、例えばインピーダンス変換用の
差動増幅器３４を省略し、ＭＯＳトランジスタ３５のゲ
ートをノードＮ３２に接続し、該ＭＯＳトランジスタ３
５のドレインを電源電位に接続する等、他の回路構成に
変更してもよい。 （ｂ） 上記実施例ではダイオードカットオフ法の入力
方法を用いて説明したが、電位平衡法等の他の入力方法
を用いたり、あるいはＣＣＤの電荷転送構造や駆動パル
ス等を他の構成に変更してもよい。
【００２５】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、入力ダイオードに供給する直流バイアス電圧
を発生するためのバイアス回路を、該入力ゲートによっ
て形成される等価的なＭＯＳトランジスタと同一特性を
有する検出用ＭＯＳトランジスタ等で構成したので、温
度やプロセスのばらつき等によって該入力ゲート下の電
位が変化しても、それに応じて検出用ＭＯＳトランジス
タの電圧降下値が変化し、入力ゲ−ト下の最大転送電荷
量が一定になる。そのため、ＣＣＤの供給バイアス電荷
量が、最大転送電荷量のほぼ中心の値になるように、常
に適正な直流バイアス電圧を入力ダイオードに印加でき
る。しかも、バイアス回路を検出用ＭＯＳトランジスタ
等で構成しているので、ＣＣＤの形成面積を減少できる
と共に、回路構成が簡単になる。
によれば、入力ダイオードに供給する直流バイアス電圧
を発生するためのバイアス回路を、該入力ゲートによっ
て形成される等価的なＭＯＳトランジスタと同一特性を
有する検出用ＭＯＳトランジスタ等で構成したので、温
度やプロセスのばらつき等によって該入力ゲート下の電
位が変化しても、それに応じて検出用ＭＯＳトランジス
タの電圧降下値が変化し、入力ゲ−ト下の最大転送電荷
量が一定になる。そのため、ＣＣＤの供給バイアス電荷
量が、最大転送電荷量のほぼ中心の値になるように、常
に適正な直流バイアス電圧を入力ダイオードに印加でき
る。しかも、バイアス回路を検出用ＭＯＳトランジスタ
等で構成しているので、ＣＣＤの形成面積を減少できる
と共に、回路構成が簡単になる。
【００２６】第２の発明によれば、入力ダイオードに印
加するための直流バイアス電圧を発生するバイアス回路
を、入力ゲートによって形成される等価的なＭＯＳトラ
ンジスタと同一特性を有する検出用ＭＯＳトランジスタ
等で構成したので、温度やプロセスのばらつき等によっ
て入力ゲート下の電位が変化しても、それに応じて検出
用ＭＯＳトランジスタの閾値電圧等が変化し、該入力ダ
イオード下の電位が変化する。そのため、入力ゲート下
の最小転送電荷量が一定になり、ＣＣＤの入力バイアス
を安定化させることができる。しかも、検出用ＭＯＳト
ランジスタ等でバイアス回路を形成したので、ＣＣＤの
形成面積が小さくなり、回路構成も簡単になる。
加するための直流バイアス電圧を発生するバイアス回路
を、入力ゲートによって形成される等価的なＭＯＳトラ
ンジスタと同一特性を有する検出用ＭＯＳトランジスタ
等で構成したので、温度やプロセスのばらつき等によっ
て入力ゲート下の電位が変化しても、それに応じて検出
用ＭＯＳトランジスタの閾値電圧等が変化し、該入力ダ
イオード下の電位が変化する。そのため、入力ゲート下
の最小転送電荷量が一定になり、ＣＣＤの入力バイアス
を安定化させることができる。しかも、検出用ＭＯＳト
ランジスタ等でバイアス回路を形成したので、ＣＣＤの
形成面積が小さくなり、回路構成も簡単になる。
【図１】本発明の第１の実施例を示すＣＣＤの入力回路
の回路構成とその内部電位を示す説明図である。
の回路構成とその内部電位を示す説明図である。
【図２】従来のＣＣＤの入力回路の断面構造とその動作
時における内部電位を示す説明図である。
時における内部電位を示す説明図である。
【図３】図２のクロックパルスを示す波形図である。
【図４】従来の入力信号と注入電荷量の関係を示す図で
ある。
ある。
【図５】本発明の第２の実施例を示すＣＣＤの入力回路
の回路構成とその内部電位を示す説明図である。
の回路構成とその内部電位を示す説明図である。
２ 入力ダイオー
ド ６ 入力ゲート ６Ａ ＭＯＳトラン
ジスタ ７11，７12，７21，７22，７31，７32 転送ゲート １１ 交流結合コン
デンサ ２４，３５ ＭＯＳトラン
ジスタ Ｓin 入力信号 Ｖb1，Ｖb2 直流バイアス
電圧 φ1 ，φ2 駆動パルス
ド ６ 入力ゲート ６Ａ ＭＯＳトラン
ジスタ ７11，７12，７21，７22，７31，７32 転送ゲート １１ 交流結合コン
デンサ ２４，３５ ＭＯＳトラン
ジスタ Ｓin 入力信号 Ｖb1，Ｖb2 直流バイアス
電圧 φ1 ，φ2 駆動パルス
Claims (2)
- 【請求項１】 入力ダイオード、入力ゲート及び転送ゲ
ートが形成された電荷結合装置に対し、バイアス回路か
ら出力される直流バイアス電圧を、入力信号に重畳して
前記入力ダイオードに入力することにより、前記転送ゲ
ートの下のポテンシャル井戸へ信号電荷を注入する電荷
結合装置の入力回路において、 前記バイアス回路は、前記入力ゲートによって形成され
る等価的なＭＯＳトランジスタと同一特性を有し、かつ
前記入力ゲートに印加する直流電圧に応じた電圧降下を
生じる検出用ＭＯＳトランジスタを備え、該検出用ＭＯ
Ｓトランジスタの出力電圧に基づき前記直流バイアス電
圧を出力する構成にしたことを特徴とする電荷結合装置
の入力回路。 - 【請求項２】 入力ダイオード、入力ゲート及び転送ゲ
ートが形成された電荷結合装置の該入力ゲートに入力信
号を入力すると共に、バイアス回路から出力される直流
バイアス電圧を前記入力ダイオードに印加することによ
り、前記転送ゲートの下のポテンシャル井戸へ信号電荷
を注入する電荷結合装置の入力回路において、 前記バイアス回路は、前記入力ゲートによって形成され
る等価的なＭＯＳトランジスタと同一特性を有し、かつ
所定の電圧降下を生じる検出用ＭＯＳトランジスタを備
え、該検出用ＭＯＳトランジスタの出力電圧に基づき前
記直流バイアス電圧を出力する構成にしたことを特徴と
する電荷結合装置の入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP391993A JPH06215597A (ja) | 1993-01-13 | 1993-01-13 | 電荷結合装置の入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP391993A JPH06215597A (ja) | 1993-01-13 | 1993-01-13 | 電荷結合装置の入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06215597A true JPH06215597A (ja) | 1994-08-05 |
Family
ID=11570567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP391993A Withdrawn JPH06215597A (ja) | 1993-01-13 | 1993-01-13 | 電荷結合装置の入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06215597A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006080319A (ja) * | 2004-09-10 | 2006-03-23 | New Japan Radio Co Ltd | 電荷結合素子 |
| JP2009055266A (ja) * | 2007-08-27 | 2009-03-12 | Sanyo Electric Co Ltd | 低コンダクタアンプ |
-
1993
- 1993-01-13 JP JP391993A patent/JPH06215597A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006080319A (ja) * | 2004-09-10 | 2006-03-23 | New Japan Radio Co Ltd | 電荷結合素子 |
| JP4509710B2 (ja) * | 2004-09-10 | 2010-07-21 | 新日本無線株式会社 | 電荷結合素子 |
| JP2009055266A (ja) * | 2007-08-27 | 2009-03-12 | Sanyo Electric Co Ltd | 低コンダクタアンプ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7268529B2 (en) | Reference voltage generating circuit, a semiconductor integrated circuit and a semiconductor integrated circuit apparatus | |
| JPS63174115A (ja) | 中間電位生成回路 | |
| CA1199688A (en) | Current source circuit having reduced error | |
| EP0432058A1 (fr) | Circuit d'isolation dynamique de circuits intégrés | |
| KR900008753B1 (ko) | 차동 증폭기 | |
| US4044313A (en) | Protective network for an insulated-gate field-effect (IGFET) differential amplifier | |
| US6414536B1 (en) | Electrically adjustable CMOS integrated voltage reference circuit | |
| KR920001405B1 (ko) | 승압회로를 갖춘 전하전송장치 | |
| JPS6233751B2 (ja) | ||
| KR910007841B1 (ko) | 전하전송소자 | |
| JPH06215597A (ja) | 電荷結合装置の入力回路 | |
| JPH05347318A (ja) | 電荷転送装置 | |
| US4752704A (en) | Noise suppression interface circuit for non-superimposed two-phase timing signal generator | |
| EP0638996B1 (en) | Chopper type differential amplifier using MOS gate capacitors | |
| JPS6038799A (ja) | 半導体不揮発性メモリ用読み出し回路 | |
| JPH06338525A (ja) | 電荷転送装置 | |
| US5682120A (en) | Differential amplifier circuit using lateral-type bipolar transistors with back gates | |
| JPH05119859A (ja) | 基準電圧発生回路 | |
| JPH07221568A (ja) | 増幅回路装置 | |
| US6867633B2 (en) | Complementary electronic system for lowering electric power consumption | |
| JPH0554673A (ja) | 基準電位発生回路 | |
| JPH0523058B2 (ja) | ||
| JP2002100944A (ja) | 自動利得制御装置 | |
| KR900008996B1 (ko) | 전하검출회로 | |
| JP3031334B2 (ja) | 固体撮像装置およびその出力回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000404 |