JPH06214784A - 順不同の命令実行を可能にするコンピュータ・システム及びその操作方法 - Google Patents

順不同の命令実行を可能にするコンピュータ・システム及びその操作方法

Info

Publication number
JPH06214784A
JPH06214784A JP5265946A JP26594693A JPH06214784A JP H06214784 A JPH06214784 A JP H06214784A JP 5265946 A JP5265946 A JP 5265946A JP 26594693 A JP26594693 A JP 26594693A JP H06214784 A JPH06214784 A JP H06214784A
Authority
JP
Japan
Prior art keywords
register
instruction
address
control word
instructions
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP5265946A
Other languages
English (en)
Other versions
JP2698033B2 (ja
Inventor
Faraydon Karim
ファラドン・カリム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH06214784A publication Critical patent/JPH06214784A/ja
Application granted granted Critical
Publication of JP2698033B2 publication Critical patent/JP2698033B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
    • G06F9/3838—Dependency mechanisms, e.g. register scoreboarding
    • G06F9/384—Register renaming
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
    • G06F9/3838—Dependency mechanisms, e.g. register scoreboarding
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3854—Instruction completion, e.g. retiring, committing or graduating
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3854—Instruction completion, e.g. retiring, committing or graduating
    • G06F9/3856—Reordering of instructions, e.g. using queues or age tags
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3854—Instruction completion, e.g. retiring, committing or graduating
    • G06F9/3858—Result writeback, i.e. updating the architectural state or memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3861—Recovery, e.g. branch miss-prediction, exception handling
    • G06F9/3863—Recovery, e.g. branch miss-prediction, exception handling using multiple copies of the architectural state, e.g. shadow registers

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Advance Control (AREA)
  • Multi Processors (AREA)
  • Holo Graphy (AREA)
  • Earth Drilling (AREA)
  • Executing Machine-Instructions (AREA)
  • Debugging And Monitoring (AREA)
  • Lubricants (AREA)
  • Steroid Compounds (AREA)

Abstract

(57)【要約】 【目的】 複数の命令を並行に、かつ順不同に実行する
スーパ・スカラ・コンピュータ・アーキテクチャを提供
する。 【構成】 複数個の独立して作動可能な実行装置が制御
ワードによって定義される動作を完了する。各種の実行
装置に割り当てられた制御ワードに関連したソース情報
及び宛先情報が読み取られ、制御ワードの実行状態に応
じたアドレス操作によってリサイクルされるレジスタに
書き込まれる。制御ワード・アドレスの順次割振りは反
依存性問題を回避し、順序の保全性を確保し、入力命令
の順序と一貫したデータの依存性を管理する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は総括的にコンピュータ・
アーキテクチャに関する。詳細にいえば、本発明はスー
パ・スカラ・コンピュータ内のレジスタのアーキテクチ
ャ及び使用法に関するものである。
【０００２】
【従来の技術】コンピュータ・アーキテクチャの発展は
現在広く受け入れられている縮小命令セット・コンピュ
ーティング（ＲＩＳＣ）構成から、スーパ・スカラ・コ
ンピュータ・アーキテクチャに移ってきている。このよ
うなスーパ・スカラ・コンピュータ・アーキテクチャは
複数個のレジスタ及び制御機構によって統合された複数
の同時に作動可能な実行ユニットが存在していることを
特徴としている。アーキテクチャの目的は並列性を採用
して、複数の実行ユニットによって並行に処理される単
位時間あたりの命令の数を最高のものとするとともに、
プログラマが定義した命令実行順序が出力に反映される
ようにすることである。たとえば、制御機構は複数の実
行ユニットによって並行に処理されているデータの間の
依存性を管理する必要があり、かつ命令順序の保全性が
正確な割込み及び再始動の存在時に維持されているよう
にする必要がある。また制御機構は命令定義分岐操作に
よって必要とされるような命令削除機能を備えていなが
ら、プログラム実行の全体的な順序を維持する必要があ
る。この目的は常に、電子装置の数及び複雑度を最小限
のものにするという商業上の目的を留意しており、この
場合、スーパ・スカラ・アーキテクチャでの一般的な規
約は、回路間のデータ及びデータの伝送に使用されるワ
ードのビット・サイズ、並びにレジスタのサイズ及び内
容を減らすことである。
【０００３】命令の順不同（out-of-order）実行を管理
するために、各種のアーキテクチャが考案されている。
米国特許第４７２２０４９号明細書に記載されているア
ーキテクチャ及び操作モードはその一例であり、このア
ーキテクチャは一般に待ち行列内の命令を並べ換え、実
行装置のスカラ／ベクトル対の使用を最適化する。関連
性の高いアーキテクチャ及び使用法はIEEE Micro、１９
９１年６月号に発表されたPopescu他の「The Metaflow
Architecture」という論文に記載されている。この論文
は命令の順不同実行を特徴とする問題に関連した最新の
スーパ・スカラ・アーキテクチャの原理の概要を説明し
ている。この論文においては、複数個の実行装置で構成
された順不同命令プロセッサの実施形態の基礎となる原
理、命令の結果にプログラマが定義した順序を反映させ
るという基本的な目的を満たすために、命令処理を選択
的に引き延ばすシェルビング（shelving）の概念を利用
するアーキテクチャも紹介している。一般に及び動的ス
ケジューリングの「Ｔｏｍａｓｕｌｏアルゴリズム」及
び「スコアボーディング（scoreboarding）」と呼ばれ
ている２つの他の技法が、Patterson他の「Computer Ar
chitecture A Quantitative Approach」（著作権、１９
９０年）というテキストに記載されている。第３の技法
「レジスタ改名（renaming）」は米国特許第４９９２９
３８号明細書に開示され、例示されている。それ故、複
数の実行装置を使用した順不同命令実行の利点は認識さ
れているが、目的を達成するアーキテクチャ及び方法
は、業界に受け入れられるには、さらに洗練する必要が
ある。
【０００４】スーパ・スカラ・アーキテクチャ及びその
実施を制限する基本的な制約の例としては、複数の実行
装置で並行に処理されるデータの間のデータ依存性の管
理、命令順序の保全性を維持しながら、正確な割込み及
び再始動を処理する機能、ならびに分岐処理などのため
に命令を選択的に引き延ばす機能などがある。このよう
な機能は達成可能なものであるが、複雑度及びハードウ
ェアのコストはこれまできわめて大きいものであった。
たとえば、従来技術について述べたようにシェルビング
ないし保留を行うことによる命令処理の引き延ばしに
は、命令記憶用の大量のメモリ、ならびに命令の選択的
なシェルビング解除を管理するための資源が必要であ
る。さらに従来技術において、シェルビングまたは保留
された命令同士及びこれと制御資源を関連付けるための
情報を使用すると、実行装置による格納及び処理の両方
の対象となる制御ワードのサイズを大幅に増加させるこ
とになる。
【０００５】
【発明が解決しようとする課題】したがって、複数の実
行装置が最小限のメモリ・レジスタ及び制御資源を使用
して順不同の命令を並行に処理するスーパ・スカラ・ア
ーキテクチャが依然必要とされている。
【０００６】
【課題を解決するための手段】本発明は複数の命令を並
行に、かつ順不同に実行するスーパ・スカラ・コンピュ
ータ・アーキテクチャを画定する。複数個の独立して作
動可能な実行装置が制御ワードによって定義される操作
を完了する。各種の実行装置に割り当てられた制御ワー
ドに関連するソース情報及び宛先情報が読み取られ、制
御ワードの実行状態に応じて実行されるアドレス操作に
よってリサイクル（recycle：アドレスもしくはレジス
タが複数回にわたって再使用されることをいう）レジス
タに書き込まれる。制御ワード・アドレスの順次割振り
は反依存性（anti-dependency）の問題を回避し、順序
の保全性を確保し、入力命令の順序と一貫したデータの
依存性を管理する。
【０００７】好ましい実施形態によれば、本発明は、個
別にではあるが実行装置が利用可能であれば連続してデ
ィスパッチされる複数の制御ワードに応答する複数の実
行装置からなるアーキテクチャを目的とする。複数の制
御ワードは複数の入力命令から並行に形成される。各制
御ワードは衝突ベクトル・テーブル・ポインタ情報、命
令演算コード情報、宛先アドレス情報、及び複数のソー
ス・アドレス情報を含んでいる。実行対象のデータを格
納するために使用されるレジスタのアドレスは、入力命
令の順序によって定義された制御ワードの実行時にリサ
イクルされる。データの依存性は宛先データを格納する
汎用レジスタのロック・ビットを使用することによって
管理される。複数の改名（rename：再ネーミングともい
うが、ここではレジスタ使用の競合を避けるために関連
アドレスを変換することをいう）レジスタを１つまたは
複数の衝突ベクトル・テーブルとともに使用して、汎用
レジスタの数を最小限のものとし、連続した命令の間の
反依存性を回避する。衝突ベクトル・テーブルによるレ
ジスタ・アドレスのリサイクルは、解除されたレジスタ
・アドレスの順序が入力命令の順序と一致するようにす
るための資源を含んでいる。これによって、正確な割込
みに必要な連続性の保全性、ならびに分岐関連命令の削
除がアーキテクチャのフレームワーク内で達成される。
【０００８】
【実施例】スーパ・スカラ・アーキテクチャのコンピュ
ータ及びワークステーションの利点及び制限は、比較的
よく知られている。したがって、当該技術分野では、そ
のクラス内で物理的制約を満足するとともにデータ処理
速度を最大とするアーキテクチャをこれまで求めてき
た。スーパ・スカラ・アーキテクチャの原理はプログラ
ムが定義したシーケンス順序で独立した命令を並行して
処理する複数の実行装置が存在することである。このよ
うなスーパ・スカラ・アーキテクチャへの入力は、順序
が定義済みの命令のセットであり、この順序が満たされ
た場合に、プログラマの目的に適合した出力のセットを
もたらす。それ故、高い水準で、スーパ・スカラ・アー
キテクチャは順次入力に応答するものであり、その順序
内の要素によって制約された出力を発生しなければなら
ない。
【０００９】スーパ・スカラ・プロセッサは命令の順不
同の実行によって多数の問題を生じる。このような問題
の１つはデータ依存性と呼ばれるものであって、ある実
行装置の出力が、他の実行装置の入力となる命令によっ
て定義されることをいう。スーパ・スカラ・プロセッサ
のもう１つの問題はしばしば反依存性（anti-dependenc
y）と呼ばれるものであって、これは、実行装置が命令
が出された順序とは異なる順序でそれぞれの命令を完了
することをいう。スーパ・スカラ・プロセッサで遭遇す
る第３の問題は、命令のシーケンス以外の動作によって
影響を受ける連続性の保全性に関するものである。たと
えば、プロセッサは正確な割込み、たとえば１つまたは
複数の命令の削除を含む割込みまたは分岐操作の結果と
して、命令出力の順序が変化してはならないという点で
正確な割込みを処理できなければならない。したがっ
て、有意義なスーパ・スカラ・アーキテクチャは並行に
操作可能な実行装置の多重性を含んでいるだけでなく、
命令の処理を管理し、プログラマが定義した順序及び内
容がプロセッサのすべての作動条件の間、完全なままで
あるようにもしなければならない。
【００１０】図１はスーパ・スカラの概念を実現するプ
ロセッサ・アーキテクチャの例を示す。ブロックはＩＢ
Ｍコーポレーションが製造し、市販しているＲＩＳＣシ
ステム／６０００で用いられているアーキテクチャを示
す。メイン・メモリ１には命令キャッシュ２及びデータ
・キャッシュ３の両方が接続されている。分岐実行装置
４は分岐操作を解決するだけではなく、それぞれが並行
して作動可能な実行装置６及び７へ固定小数点命令及び
浮動小数点命令を渡すことも行う。それ故、図１に示す
アーキテクチャは浮動小数点命令及び固定小数点命令の
ために別々な実行装置を有しているという意味でスーパ
・スカラである。
【００１１】固定小数点演算、浮動小数点演算、及び分
岐操作を独立して行うことのできる複数の実行装置の汎
用セットへの図１のスーパ・スカラの概念の拡張は、現
代のコンピュータ設計者が現在求めている経路を表して
いる。手法の１つはPopescu他の上述のIEEE Microの論
文に記載されている。この論文はＤＲＩＳ（機能的な説
明である"deferred scheduling register renaming ins
truction shelf"から取られた頭辞語）といわれるスー
パ・スカラ・アーキテクチャを記載している。このアー
キテクチャは入力及び出力の両方で命令の据置（defe
r）またはシェルビングを用いて、データの依存性及び
反依存性を管理している。シェルビングされたあるいは
バッファリングされた命令はその後、実行装置への選択
的割当て及び最終退去の両方で管理される。命令のシェ
ルビングされた据置及び検索は、命令状況及び順序づけ
を管理するための拡張制御ワードの生成を含んでおり、
各種の依存関係を可能とし、命令実行の基本的な要件を
プログラマの目的と一貫したものとする。
【００１２】本発明は図１の固定小数点演算実行装置６
及び浮動小数点演算実行装置７などの実行装置が適切に
選択され、操作されて、命令を並行に実行するスーパ・
スカラ・コンピュータ・システム・アーキテクチャを画
定する。実行装置に対するデータ信号の同期化は、独自
の制御ワード・ジェネレータ、複数の改名レジスタ、ロ
ック可能汎用レジスタ、及び衝突ベクトル・テーブルを
使用して適切に管理される複数のレジスタを介して行わ
れる。このアーキテクチャを図２の高水準機能ブロック
によって示す。
【００１３】図２の実施例によって示されるスーパ・ス
カラ・アーキテクチャは、複数の入力命令を一時に受け
取り、次の使用可能な複数の実行装置によって独立して
処理するコンピュータを含んでいる。各実行装置はすべ
てのクラスの命令を処理する資源を有している。実行装
置資源のこのような共通性は汎用コンピュータよりもグ
ラフィックス・プロセッサ・システムに存在しやすいも
のであるが、これは汎用コンピュータが固定小数点及び
浮動小数点処理に個別に特化した実行装置を通常有して
おり、かつこれらに制御ワードをそれぞれに割り当てる
からである。本発明はいずれのクラスの処理システムに
も同等に適用される。
【００１４】図２に示す実施例は４つの命令を同時に伝
送するのに適したバスである命令ワード入力バス８で入
力を受け取る。命令は、衝突ベクトル・テーブル１１か
らのポインタ・アドレス情報、オリジナル命令からの演
算コード情報、ならびにそれぞれの改名レジスタ１２及
び衝突ベクトル・テーブル１１からの変換されたソース
・アドレス及び宛先アドレスを使用して、制御ワード・
ジェネレータ９で制御ワードに再構成される。制御ワー
ド生成の詳細については、図３を参照して後述する。そ
れぞれの４つの命令から生成された４つの制御ワード
は、次に使用可能な実行装置に割当てるために制御ワー
ド待ち行列１３に送られる。実行装置１４は汎用レジス
タ１６内の定義済みソース・アドレスに格納されている
データを使用して、待ち行列によって定義されている制
御ワードを順次処理する。汎用レジスタ１６に関連した
ロック・ビット１７は、従来技術と類似した態様で、ソ
ース・データ及び宛先データの間の依存性を制御する。
衝突ベクトル・テーブル１１と改名レジスタ１８の間の
相互作用は、汎用レジスタ１６に帰属する物理アドレス
のタイムリーなリサイクルを容易にし、また割込み後の
実行の順次性ならびに分岐操作後の選択的な削除を確保
するのに適した操作構造及び方法を定義する。
【００１５】第１及び第２の改名レジスタ１２及び１８
の各々は数の点で、システムの構成済みのレジスタと同
等である。以下の例において、この数は４である。汎用
レジスタ１６の数は、衝突ベクトル・テーブル１１内の
レジスタの数と、計画レジスタ（architected registe
r）即ち論理レジスタの数、すなわちプログラマが使用
できる数の合計に等しい。
【００１６】図３は図２の制御ワード・ジェネレータ９
で行われる制御ワードの作成を略示したものである。４
つの命令の各々はプログラムが定義した第１ソース・ア
ドレス２１、第２ソース・アドレス２２、及び宛先アド
レス２３とともに、演算コード・ビット・ストリング１
９によって構成される。制御ワード・ジェネレータ９で
作成される対応する制御ワード・ビット・ストリング
は、改名された第１ソース・アドレス２４、改名された
第２ソース・アドレス２６、変換された宛先アドレス２
７、対応する演算コード１９、及び衝突ベクトル・テー
ブル・ポインタ・アドレス２８を含んでいる。コンピュ
ータが拡張命令を使用している場合、付加的な命令及び
制御ワード・ソース２０及び２５が可能であることに留
意されたい。ソース・レジスタ・アドレス２４及び２６
を再割り当てするために、改名レジスタ１２を直接使用
する。制御ワードのＣＶＴビット・ストリング部分は、
衝突ベクトル・テーブル１１内の次に使用できる行を指
定するポインタ・アドレスから導かれる。選択される
と、行は使用可能な汎用レジスタ１６（図２）を指定す
る物理アドレス項目「Ｐ」、オリジナル命令で定義され
た宛先アドレス２３に対応した論理アドレス項目
「Ｌ」、及び少なくとも終了状態ビットを含んでいる。
関連する制御ワードが実行されてしまうと、汎用レジス
タ１６のアドレスをリサイクルするポインタを制御する
ために、終了ビット項目「Ｆ」が使用される。１７の宛
先物理アドレスに関連するロック・ビットは、汎用レジ
スタ１６内の対応する物理アドレスに対するものである
（図２）。
【００１７】制御ワードが構造及びサイズの両方におい
て、オリジナル命令にきわめて類似しており、したがっ
て、状況、ロケーション、相対位置ならびに他のスーパ
・スカラ命令変換に共通して付随する同様な情報を示す
ための付加的なビットの必要性を不要のものとすること
に留意すべきである。他のスーパ・スカラ・アーキテク
チャは依存性、反依存性、及び順序の保全性の要件に関
して、中継された命令に対して大きく複雑な制御ワード
を作成するが、本発明は適切な割当て及びレジスタのリ
サイクルによってこのような要件を達成する。
【００１８】図４は、アドレスを適切に割り当て、制御
ワードの作成、配布、及び退去を管理するためのテーブ
ルとレジスタの相互作用を略示するものである。汎用レ
ジスタ（ＧＰＲ）１６はデータを格納し、これに関連し
たロック・ビット１７を有している。衝突ベクトル・テ
ーブル（ＣＶＴ）１１は４つのサブテーブルで構成され
ていることが好ましく、これらのサブテーブルは同時に
入力される命令の数と同じ数の行を個別に有している。
ＧＰＲアドレスのリサイクル（recycle）はＣＶＴと改
名レジスタ（２）１８の間の相互作用によって達成され
る。順次性は、ポインタの定義する順序で宛先アドレス
をリリースするという要件によって維持され、このポイ
ンタは、宛先データが使用可能で有効であるということ
を示す終了ビットによって連続したＣＶＴの行を通じて
索引付けされている。
【００１９】第１の例を考えてみる。図４を参照する
と、命令が入ってくると、これは他の命令と同時に、改
名レジスタ（１）１２の操作の対象となる。図示のよう
に、当初１及び２と指定されているソース１及びソース
２のアドレスは、変換される。１及び２という結果のア
ドレスは、改名レジスタ（１）がそのように初期化され
ているからである。対照的に、当初の宛先アドレス０に
はＣＶＴ変換によって、第１の使用可能な物理アドレス
３２が割り当てられ、当初の宛先０の論理アドレスに隣
接した改名１のロケーションへの物理アドレス３２への
配置、ならびに汎用レジスタ１７内に割り当てられた物
理アドレスに隣接したロック・ビットの設定を連続して
行う。このとき、アクションの結果として生成された制
御ワードは、第１のＣＶＴテーブルの第１の行を指すＣ
ＶＴポインタ、当初の演算コード、宛先アドレス３２、
及び２というソース１のアドレス、１というソース２の
アドレスで構成されている。このような制御ワードは制
御ワード待ち行列１３に入力され、実行装置に対する使
用可能性を示す有効なフラグが関連づけられている。待
ち行列内のこの項目に関連づけられている有効なフラグ
は、制御ワードの割り当てられた実行装置による指定の
操作の完了時にリセットされる。
【００２０】レジスタのリサイクル及び順次性の制御は
改名レジスタ（２）１８とＣＶＴテーブル１１の対話に
よって達成される。ＣＶＴテーブルの順序がプログラマ
が当初定義した命令の順序を反映しているから、ＣＶＴ
テーブルに索引づけられているポインタは、制御ワード
の退去が命令の当初の順序と一致することを保証する。
ポインタは制御ワードの操作が完了したことを示す終了
カラムのビットに索引付けられており、これに応答す
る。実行装置が割り当てられた制御ワードを完了したと
きに、このビットがセットされるが、ポインタの索引づ
けが行われるのは、テーブルの項目によって定義される
当初の命令の順序が実行されたときだけである。終了カ
ラムからの終了ビットの退去は、ＣＶＴテーブルと改名
レジスタ２の間のアドレスの交換も行うので、問題のＣ
ＶＴテーブルの行の物理ロケーションに以前おかれてい
たアドレスがＣＶＴテーブルの論理アドレスに対応する
改名レジスタ２のアドレスによって拡張される。図４の
右下の部分に示した略図を参照されたい。これによっ
て、汎用レジスタのアドレスがリサイクルされる。汎用
レジスタ内の宛先レジスタのロック及びアンロックは、
依存性が存在している場合に一貫性を確保する。入力命
令の当初の順序に基づくレジスタの順序だったリサイク
ルは命令の順序性を確保する。
【００２１】命令の順不同の実行を可能とするためにス
ーパ・スカラ構成のコンピュータを操作する方法のステ
ップを、図５、図６及び図７の組み合わせた流れ図に示
す。複数の命令を取り出した後、改名レジスタ１を使用
したソース・レジスタの改名が行われ、次いで連続し
て、ＣＶＴテーブルの次に使用可能な行の物理項目から
のアドレスを使用した宛先レジスタの改名が行われると
ともに、当初の宛先レジスタのアドレスの対応するＣＶ
Ｔテーブルの行の論理アドレスへの入力が行われる。新
しい宛先アドレスも改名レジスタ２に入力され、汎用レ
ジスタ内の物理アドレスはロックされる。改名されたソ
ース及び宛先アドレスは次いで、ＣＶＴアドレス情報及
び演算コードと組み合わされ、制御ワードを形成する。
制御ワードは待ち行列に入れられ、次に使用可能な実行
装置にディスパッチされる。実行装置による処理はすべ
ての関連するソース・アドレスがアンロックされたとき
に開始される。実行装置の結果は改名された宛先レジス
タに書き込まれ、このようなレジスタは次いでアンロッ
クされる。ＣＶＴ及び改名レジスタ（２）・アドレスは
汎用レジスタ・アドレスをリサイクルするため交換され
る。このプロセスは連続した命令に対して繰り返され
る。
【００２２】次の例を対照となる命令の特定のセット及
び特定のデータに関連したレジスタ・アドレスの改名及
びリサイクルについて詳細に検討する。この例に使用さ
れる汎用レジスタ（ＧＰＲ）、ＣＶＴテーブル、実行装
置、サイクルごとに取り出される命令などの数は、説明
のための便宜上のものである。このアーキテクチャは任
意の数のこれらの資源をサポートできる。加算、除算及
び乗算命令も説明のために選択されたものである。
【００２３】まず図８に示すように、この例はアドレス
ａ０から始まり、ａ７まで続いているメイン・メモリな
いしキャッシュ・メモリ２９を含んでおり、各アドレス
は１つの命令を有している。取出し装置（図示せず）は
クロック・サイクルごとにメモリから４つの命令を取り
出し、取り出された命令の２項目テーブル３１内のアド
レスを識別する。この例ではＣＶＴテーブルが２つしか
ないため、必要な項目は２つだけである。改名テーブル
１２及び１８の各々は００ないし０３のアドレスのつい
た４つの項目を有している。この特定の例のコンピュー
タが４つの構成されたレジスタを有するように定義され
ているため４つの項目だけが存在しており、これに対応
して、プログラマがレジスタＲ０−Ｒ４だけを使用して
命令を書き込むことが可能となっている。制御ワード・
ジェネレータ９は、図３に示すように、各命令から制御
ワードを作成する。命令待ち行列１３は長さが４項目の
バッファであり、制御ワードを格納するために使用され
る。この長さは任意のものである。
【００２４】実行装置１は加算及び乗算を行う。これは
１クロック・サイクルで制御ワードを読み取り、１クロ
ック・サイクルで加算を行い、結果を書き戻す。乗算の
場合、１クロック・サイクルで読取りを行い、２クロッ
ク・サイクルで乗算を実行し、データが実際に格納され
る汎用レジスタ１６に結果を書き戻す。実行装置２は除
算を行う。これは１クロック・サイクルで制御ワードを
読み取り、６クロック・サイクルで除算演算を終了し、
結果を書き戻す。実行装置３は乗算を行う。１クロック
・サイクルで制御ワードを読み取り、２クロック・サイ
クルで乗算演算を終了し、結果を書き戻す。
【００２５】汎用レジスタ１６は１２の項目を有してい
る。４項目は必須であり、他の８つの項目は改名に使用
される。上述したように、このようなレジスタの数はシ
ステムで規定される計画レジスタ（４つ）プラスＣＶＴ
項目（各々４項目の２つのテーブル）の数の合計であ
る。すべての項目はデータを格納する。この例では２つ
のＣＶＴテーブル１１が使用されており、各々にはクロ
ック・サイクル当たり４つの制御ワードを処理するため
の４つの項目がある。この例で定義するように、最初の
ＣＶＴテーブルは０という基本アドレスを有しており、
他のテーブルは１という基本アドレスを有している。各
ＣＶＴの個々の行の項目のアドレスは００ないし１３で
あり、最上位ビットはＣＶＴ基数（基本アドレス）に対
応している。各ＣＶＴ行の項目は３つのフィールドを有
しており、その１つは改名のための物理アドレスを保持
する項目であり、２番目は元の命令に定義されているプ
ログラマの計画レジスタ・アドレスを保持する項目（論
理項目）であり、３番目のフィールドは特定のインプリ
メンテーションに必要なフラグまたは標識を保持するも
のである。この例では、３つのフラグがあり、それぞ
れ、項目が使用されていること、命令が実行されたこ
と、及び命令が割込みを引き起こしたことを示してい
る。物理項目はＣＶＴ０の項目０からＣＶＴ１の項目３
までのアドレス０４ないし１１によって初期設定され
る。これらのアドレス（０４−１１）は改名１によって
最初に割り当てられたアドレス（００−０３）ととも
に、ＧＰＲで利用可能な１２のアドレス（００−１１）
のすべてをカバーする。
【００２６】この例は図９の初期化されたレジスタの状
態から始まる。目標はこのアーキテクチャ中で命令をナ
ビゲートし、これによって、命令がどのようにシステム
内を流れるかを検査することである。汎用レジスタ００
ないし０３にはすでに、連続的な値１２３、４５、６
１、及び１００を有するデータがロードされている。取
出し装置がクロック・サイクルごとに４つの命令を取り
出すので、取出しはアドレスａ０から加算命令を、また
後続のメモリ・ロケーションから３つのＮｏｏｐ（命令
なし）を取得する。
【００２７】 加算命令は次の通りである。R3 <- R1 + R2。
【００２８】この加算命令によれば、第１のレジスタ
（０１）の内容を第２のレジスタ（０２）の内容に加算
し、結果を第３のレジスタ（０３）に格納しなければな
らない。これはプログラマが認識している４つの計画レ
ジスタのうち０１−０３を使用するプログラマによって
定義されている。この命令の実行の終了時に、Ｒ３に対
応した汎用レジスタの内容は４５（Ｒ１）と６１（Ｒ
２）の合計である値１０６を含んでいなければならな
い。事象はクロック・サイクルごとに発生する。
【００２９】最初のクロック・サイクルで、取出し装置
はａ０から始まる４つの命令のセットを取得する。ま
た、最初の使用可能なＣＶＴテーブル（ＣＶＴ０）が選
択される。取出し装置のアドレス・テーブル項目００に
は、使用していることを示す１がフラグに立てられ、メ
モリ・アドレスａ０が入力される。メモリ・ロケーショ
ンａ０−ａ３にある命令が取り出される。
【００３０】第２のクロック・サイクル中に、制御ワー
ド生成論理が各命令から制御ワードを作成する。第１の
命令（加算命令）に対して項目０を、また次の３つの命
令（Ｎｏｏｐ命令）に対して項目１、２及び３を使用し
て、ＣＶＴ０が４つの命令に割り当てられる。
【００３１】第１の命令に対する制御ワードはＣＶＴア
ドレス、演算コード、宛先アドレス及びソース・アドレ
スについて図３の手順にしたがって作成される。ここ
で、図１０を参照する。ＣＶＴフィールドはこの命令に
割り当てられたＣＶＴの基数及び行番号を取り入れる。
ＣＶＴの基数が０であり、行番号が０であるから、フィ
ールドは００になる。制御ワードの演算コード・フィー
ルドは変更の行われていないオリジナルの加算命令を含
むようになる。宛先ロケーションはＣＶＴテーブルの０
０行項目の物理フィールドの数値（０４）を使用して、
オリジナルの命令値０３をＣＶＴ行の論理項目におく。
ソース・レジスタは改名レジスタ１を使用して改名され
る。Ｒ１及びＲ２を改名テーブルに対するアドレスとし
て使用すると、既存の項目がＲ１及びＲ２のソース項目
を置き換えるのに使用される。この場合、Ｒ１は値０１
を取り、Ｒ２は値０２を取る。
【００３２】オリジナルの命令は宛先Ｒ３を使用してい
る。制御ワードの宛先項目がＣＶＴアドレス００によっ
て汎用レジスタ・アドレス０４になると指定されている
ので、０４というレジスタ・アドレスが改名テーブル１
の０３という項目におかれる。また、ＧＰＲの物理ロケ
ーション０４がロックされる。ＣＶＴ０の項目０は３ビ
ットからなるフラグ項目の最初のビットによって使用さ
れているものとマークされる（図１１）。他の命令はＮ
ｏｏｐであるため、これらに対して制御ワードは生成さ
れない。
【００３３】クロック・サイクル３は制御ワードを実行
装置へディスパッチする。実行装置は使用中でなけれ
ば、制御ワードを制御ワード・ジェネレータから直接取
り入れる。これらが他の命令の実行中であれば、制御ワ
ードは１つまたは複数の実行装置が使用可能になるま
で、制御ワード待ち行列に格納される。図１１を参照す
ると、制御ワードは制御ワード待ち行列に格納されてい
る。
【００３４】クロック・サイクル４で、実行装置１は制
御ワードを取り入れ、解読し、ＧＰＲの物理ロケーショ
ンから、アドレスが識別したデータを読み取る。図１２
に示すように、ソース・ロケーション０１及び０２はそ
れぞれデータ値４５及び６１を有している。
【００３５】クロック・サイクル５中に、図１３に示す
ように、実行装置１の加算の１０６という結果は、制御
ワードによって０４となっているＧＰＲ内の宛先ロケー
ションに書き込まれ、このロケーションに関連するロッ
ク・ビットは０へ切り換えられる。ＣＶＴ０の項目０の
終了フラグ・ビット（３ビット中の２番目のビット）は
１へ切り換えられる。
【００３６】クロック・サイクル６は最初のグループの
４つの命令の最後の演算を開始する。開始状態は図１３
に示されており、完了時に、図１４のものに遷移する。
ＣＶＴ項目００に対する終了フラグは改名レジスタ２の
行に対するポインタとして、対応する論理項目０３の使
用を開始する。改名２の行０３もアドレス０３を含んで
いる（図１３参照）。物理項目アドレス０４及び改名レ
ジスタ２のレジスタ行０３の内容のアドレス０３は交換
される。交換後、ＣＶＴ０の行項目０の物理ロケーショ
ンはアドレス０３を含んでおり、改名レジスタ２の行０
３はアドレス０４を含んでいる（図１４参照）。取出し
装置のアドレス・テーブル項目０は０とされ、ＣＶＴ０
がもはや使用されていないことを示す。これによって、
最初の取出し中に獲得された命令の実行が完了する。
【００３７】値１０６という命令の結果を表すデータは
計画レジスタＲ３内にあるが、改名レジスタ２によるア
ドレス変換によって定義されるように、アドレス０３は
実際のＧＰＲアドレス０４に変換される。
【００３８】取り出された４つの命令の次のセットは図
１５に示すように現れる。このセットにより、いくつか
の障害を示すとともに、これらをこのアーキテクチャで
どのように解決するかを示す。このため、メモリ内の次
の４つの命令は除算、乗算、乗算及び加算の混合体を含
んでいる。これらの命令はアドレスａ４から始まり、ａ
７まで続いている。これらの命令は以下の通りであり、
結果はかっこ内に入っている。
【００３９】 R0 <- R1 / R2 ........ (R0 = 045 / 061 = 0.74) R3 <- R2 * R0 ........ (R3 = 061 * 0.74 = 45.14) R0 <- R1 * R2 ........ (R1 = 045 * 061 = 2745) R3 <- R2 + R1 ........ (R3 = 061 + 045 = 106)
【００４０】第１の命令は、実行及び結果データの汎用
レジスタへの書き戻しに６クロック・サイクルを必要と
する多重サイクル命令である。第２の命令も多重サイク
ル命令であるが、実行に必要なクロック・サイクルは２
サイクルだけである。障害がこれら２つの命令の間に存
在している。第２の命令のソースの１つは第１の命令の
宛先（結果）である。したがって、リード・アフタ・ラ
イト（ＲＡＷ）障害が存在する。すなわち、第２の命令
は第１の命令が終了し、結果を書き込むまで、始動して
はならない。本アーキテクチャはすべての実行装置の間
の通信なしに、オペランドの比較なしに、実行装置間の
チェックなしに、さらには、シェルビング方法の実施な
しにこの障害を解決する。
【００４１】第３の命令も多重サイクル命令であり、実
行に２クロック・サイクルがかかる。この命令には２種
類の障害がある。第１の障害はライト・アフタ・リード
（ＷＡＲ）である。すなわち、第２の命令がそのソース
をＲ０から読み取る前に、実行装置が結果（Ｒ０）を生
成し、これをＧＰＲに書き戻してしまう場合がある。こ
れが生じた場合、第２の命令は間違ったデータを読み取
ることになる。第２の障害はライト・アフタ・ライト
（ＷＡＷ）であるが、これは第１の命令と第２の命令
（実施例では第３の命令）の宛先が同一であることに起
因して生ずる。第２の命令（同前）が第１の命令よりも
前に終了することがあり、これによって、レジスタＲ０
の結果のデータにエラーが生じる。表１は命令ごとの４
つの命令のエラーのない状態を示す。
【００４２】
【表１】
【００４３】４つの命令の完了時に、レジスタは次の値
を含んでいるはずである。 R0 = 2745 R1 = 045 R2 = 061 R3 = 106
【００４４】第１のクロック・サイクルの際に、取出し
装置はアドレスａ４から始まり、ａ７まで続くメモリ内
の次の４つの命令に進む。
【００４５】ＣＶＴ１が４つの命令のこのセットに使用
されるが、これはこのセットが使用可能なＣＶＴテーブ
ルの順序で次のものだからである。実際の用途では４つ
以上になると思われる複数のＣＶＴテーブルを使用する
ことによって、取出し後のレジスタ割振りの比較、改名
されたレジスタの割当て、及びレジスタをリサイクルす
るためのアドレスの推断交換などの連続した取出しに関
する操作の並行性が可能となる。ＣＶＴテーブル１に関
連した４つの命令のブロックを識別するために、アドレ
スａ４が取出しのアドレス・テーブル（図１５のブロッ
ク３１）におかれる。
【００４６】クロック・サイクル２によって、図３を参
照して前述した手順を使用し、図５−図７の流れ図によ
って説明する方法にしたがって、制御ワードが各命令に
対して生成される。４つの制御ワードの各々の生成に関
連する結果は、混乱を最小限とするため、図１６−図１
９に独立して示されている。通常、これら４つの制御ワ
ードの生成は単一サイクルで生じる。各命令に対するア
ドレスの移動は図１０に表した生成の破線によって示さ
れている通りである。推断制御ワードは図１９のＣＶＴ
１によって変換されたものとして制御ワード・ジェネレ
ータに現れる。ＣＶＴ１は論理アドレス項目ならびに使
用中フラグの設定を反映している。改名レジスタ１はレ
ジスタＲ０−Ｒ３に対する最終的な変換を反映してい
る。クロック・サイクル３は４つの制御ワードを図２０
に示すような制御ワード待ち行列に送られる。
【００４７】次の４番目のクロック・サイクルは制御ワ
ードを、適切で、使用可能な実行装置にディスパッチす
る。次いで、各実行装置は割り当てられたアドレスのＧ
ＰＲからの読取りを試みる。実行装置が必要とするロッ
ク・ビット・セットをレジスタで見つけだした場合、実
行装置は以降のクロック・サイクルで再度試みる。
【００４８】図２１に示すように、第１の制御ワードは
除算演算を含んでおり、したがって、実行装置２へディ
スパッチされる。第２の制御ワードは乗算を含んでお
り、したがって、実行装置３へディスパッチされる。第
３の制御ワードは乗算のために実行装置１へディスパッ
チされる。付加的な演算を処理できる使用可能な実行装
置が存在するようになるまで、第４の命令ワードは制御
ワード待ち行列にとどまる。
【００４９】実行装置１及び２がそのソース・データを
汎用レジスタから読み取ることができるが、これはこの
データがロックされていないからであることに留意され
たい。一方、実行装置３は、ＧＰＲのレジスタ０８のロ
ック・ビットがセットされているため、ソース・データ
（０８）を読み取ることができない。この装置はレジス
タがアンロックされるまで、各連続したクロック・サイ
クルで読取りを反復して試みる。
【００５０】クロック・サイクル５中に、多数の事象が
発生する。実行装置１は乗算タスクの２つのサイクルの
うちサイクル１を終了する。実行装置２は除算タスクの
６つのサイクルのうちサイクル１を終了する。最後に、
実行装置３はＧＰＲのレジスタ０８内の項目の読取りを
試みるが、ロック・アウト状態を継続する。
【００５１】クロック・サイクル６によって、実行装置
１は２つのサイクルのうちサイクル２を終了し、その
後、宛先ＧＰＲのアドレス１０に結果を書き戻し、レジ
スタをアンロックし、終了したフラグを物理アドレス１
０に関連したＣＶＴ１の項目２にセットする。実行装置
２は６つの除算サイクルのうちサイクル２を終了する。
実行装置３はＧＰＲのレジスタ０８の読取りを試みる
が、ロック・アウト状態を継続する。図２２の結果を参
照されたい。
【００５２】各クロック・サイクルで、ＣＶＴ１は終了
フラグの状態を監視し、１つまたは複数の命令が、ただ
し、オリジナルの命令の順序で、完了したかどうかを決
定する。順次連続した行が終了フラグ・セットを有して
いる場合、改名レジスタ２が図１４を参照して前述した
手順にしたがったレジスタ・アドレスの交換によって更
新される。命令順序の保全性はＣＶＴ及び改名レジスタ
２のこのような順序だった更新によって維持される。
【００５３】クロック・サイクル７によって多数の事象
が可能となる。図２３を参照されたい。まず、制御ワー
ド待ち行列は実行装置１が使用可能であり、加算演算が
可能であると判定する。実行装置１は制御ワードを受け
取り、ＧＰＲからソース・レジスタ・データを読み取
る。実行装置２は除算演算の６つのサイクルのうちサイ
クル３を終了する。実行装置３はＧＰＲのレジスタ０８
の読取りを再度試みる。最後に、ＣＶＴ１は改名レジス
タ２の更新を試みるが、行２の項目前に未終了の項目が
あるため、妨げられる。
【００５４】図２４はクロック・サイクル８以降のレジ
スタの状態を示す。このサイクルの間に、加算演算が１
サイクルの演算であるから、実行装置１はこの演算を終
了し、結果をＧＰＲアドレス１１に書き込み、ＧＰＲア
ドレス１１のロック・ビットをオフにし、ＣＶＴ１の行
項目３に終了ビットをセットする。実行装置２は除算演
算の６つのサイクルのうちサイクル４を終了する。実行
装置３はＧＰＲのレジスタ０８の読取りを再度試みる。
ＣＶＴ１は改名レジスタ２の更新を試みるが、行項目２
前の未終了項目によって妨げられる。
【００５５】４つの命令のこのセットにおいて、最後の
命令がまず終了し、宛先に書き込まれるようになること
に留意されたい。第１の命令及び第２の命令は後で完了
している。これはＷＡＲ、ＷＡＷ及びＲＡＷ障害がアー
キテクチャによって適宜管理されることを示している。
【００５６】クロック・サイクル９の間に、実行装置１
は他の命令が入力していない点で空きである。実行装置
２は除算演算の６つのサイクルのうちサイクル５を終了
する。実行装置３はＧＰＲのレジスタ０８の読取りを再
度試みる。ＣＶＴ１は改名レジスタ２の更新を再度試み
る。
【００５７】クロック・サイクル１０の結果を図２５に
示す。実行装置１は空き状態のままである。実行装置２
は除算演算を終了し、結果のデータをＧＰＲのレジスタ
０８に書き込み、ＧＰＲのロック・ビットをオフにし、
終了ビットをＣＶＴ１の行項目０にセットする。レジス
タ０８がアンロックされていれば、実行装置３はＧＰＲ
のレジスタ０８を正常に読み取る。ＣＶＴ１は改名レジ
スタ２の更新の試みに失敗する。
【００５８】１１番目のクロック・サイクルの間、実行
装置１は空き状態のままである。実行装置２も空き状態
である。実行装置３は２サイクルの乗算演算のサイクル
１を実行する。ＣＶＴ１はその行項目０ならびに改名レ
ジスタ２の関連アドレス００を更新する。ＣＶＴ１の行
項目１は終了しておらず、命令順序の保全性の制約のた
め、項目２及び３の更新を妨げる。図２６の結果を参照
されたい。
【００５９】１２番目のクロック・サイクルの結果は図
２７に示されている。実行装置１は空き状態のままであ
る。実行装置２は空き状態のままである。実行装置３は
乗算演算を完了し、結果をＧＰＲレジスタ０９に書き込
み、レジスタ０９のロック・ビットをオフにし、終了フ
ラグ・ビットをＣＶＴ１の項目行１にセットする。実行
装置の結果が書き込まれ、終了フラグがセットされるの
と同じサイクルの間に、命令順序の評価が行われるた
め、ＣＶＴ１は改名レジスタ２を更新することができな
い。
【００６０】１３番目のクロック・サイクルはすべての
実行装置を空きにする。図２８−図３０を参照された
い。ＣＶＴ１の行項目１、２及び３の順ですべての終了
ビットに１２番目のサイクルの結果がセットされるため
（図２７参照）、改名レジスタ２をこのサイクルで更新
する準備ができる。
【００６１】更新操作は理解を簡単とするため、図２８
−図３０を個別化しているが、実際のシステムでは、こ
れらの操作は同時に行われる。ＣＶＴ１の論理項目のア
ドレス（中央のカラム）は再度改名レジスタ２の行を識
別するために使用され、この場合、ＧＰＲアドレスはＣ
ＶＴ１テーブルと改名レジスタ２の間で交換される（詳
細は上述のとおり）。ＣＶＴの２つの論理アドレスが改
名レジスタ２の同一の行項目を識別した場合（この例で
はＣＶＴ１の２つの０３ポインタなど）、ＣＶＴ１１か
らＣＶＴ１３への更新順の順次性によって最後のロケー
ションを使用した単一の更新処理が可能となることに留
意されたい（図３０）。これによって、論理アドレス０
３については、０４及び１１に関して単一の交換のみが
必要とされる。
【００６２】命令取出し装置のアドレス・テーブル（図
３０：３１）も更新され、ＣＶＴ１の状態を反映する。
このテーブル及びＣＶＴ１内の両方のこのアドレスが再
使用できることを示すため、ビットがオフにされる。
【００６３】改名レジスタ２によって変換されたＧＰＲ
レジスタ内の結果が上記の表１の値を反映していること
に留意されたい（図３０）。改名レジスタ２の項目００
は、２７４５という値を含んでいるＧＰＲ１０をポイン
トする。改名レジスタ２の項目０１は４５という値を含
んでいるＧＰＲ０１をポイントする。改名レジスタ２の
項目０２は６１という値を含んでいるＧＰＲ０２をポイ
ントする。最後に、改名レジスタ２の項目０３は１０６
という値を含んでいるＧＰＲ１１をポイントする。すべ
ての結果は予期した通りである。
【００６４】正確な割込みを管理するアーキテクチャの
機能を理解するために、前出の例を改善することを考え
る。正確な割込みとは、スーパ・スカラ・システムが割
込みないし分岐操作に耐えるとともに、プログラマが当
初定義した命令順序の保全性を維持することを意味す
る。
【００６５】実行装置１で行われるＲ１及びＲ２を含ん
でいる乗算命令である第３の命令、すなわちａ６が、３
つのクロック・サイクルのうち最初のクロックの実行後
に割込みに遭遇したものと想定する。このような状況が
生じた場合、コンピュータは第１（ａ４）及び第２（ａ
５）の命令を完了済みである。レジスタ及び実行装置の
状態を図３１に示す。図３１が対応する図２２と比較す
ると、ＣＶＴ１の行項目２に割込みフラグ（３ビットの
うち最後のビット）が存在しており、終了フラグが存在
していない点で異なっていることに留意されたい。
【００６６】第４の命令が実行されてはならない。すな
わち、その結果がＧＰＲに書き込まれてはならない。各
種のスーパ・スカラ・アーキテクチャはこの問題を解決
するためにさまざまな手法を取っている。前もって特別
な準備をし、割込みを引き起こすと考えられる命令をパ
イプにシェルビングまたは保持するものがある。シャド
ウ・レジスタといわれる重複レジスタ・ファイル、ＧＰ
Ｒプレバッファなどを使用するアーキテクチャもある。
実行後に、結果を実際のＧＰＲロケーションへ移すかど
うかの決定が行われる。残念ながら、このような技法は
連続した命令の実行が遅い。
【００６７】これに対し、本アーキテクチャは、命令
が、実行装置内ならびにほとんどの制御ワードの実行中
に流れることを可能とする。割込みの影響は取り出され
た命令の各ブロックの処理の最終段階で解決される。
【００６８】副次的な、ただし重要な考慮事項として、
本アーキテクチャは割込みを引き起こす命令（本例で
は、ａ６）のアドレスが報告のために識別可能となるよ
うにする。これに関し、ＣＶＴ１の割込みフラグがメモ
リ・アドレスａ４から始まる取り出されたグループの第
３の項目にあることに留意されたい。したがって、ａ６
＝ａ４＋２となる。ここで、ａ４＋２の値２は割込みフ
ラグを示していない先行するＣＶＴ１の項目から得られ
るものである。
【００６９】ＧＰＲに現れる完了した命令の結果は第１
及び第２の命令の完了、ならびに割込みを受けた第３及
び第４の命令の完了の欠如を反映したものでなければな
らない。これを表２に示す。
【００７０】
【表２】
【００７１】それ故、クロック・サイクル５という特定
の事象に関して、実行装置１は乗算演算の２つのサイク
ルのうちサイクル１を終了し、実行装置２は除算演算の
６つのサイクルのうちサイクル１を終了する。割込みが
あると、実行装置１は実行を停止し、割込みビットをＣ
ＶＴ１の行項目２にセットする。実行装置３はＧＰＲの
項目０８の読取りを試みるが、ロック・アウトされる。
図３１はこの状況を示す。新しい命令がメモリから取り
出されない限り、他のコンピュータ操作はクロック・サ
イクル１３まで継続する。
【００７２】クロック・サイクル１３で、すべての実行
装置は空きになる。ＣＶＴ１は１、２及び３に対する項
目を有している。したがって、すべての行を改名レジス
タ２と交換することによって更新される。この場合も、
ＣＶＴ１の論理項目データは改名レジスタ２の新しい行
をポイントする。しかしながら、割込みより上のロケー
ションからの項目は更新されない。
【００７３】上述したように、割込みを引き起こす命令
は１３番目のクロック・サイクルの開始時にレジスタ・
データから簡単に決定できる。取出し装置のアドレス・
テーブルには１２という番号が供給されるが、この番号
はＣＶＴ１の行項目２が割込みのロケーションであるこ
とを示す。取出し装置はアドレス・テーブルの項目１が
ａ４であると判断する。これが項目０のアドレスである
から、取出し装置はこの数値に２を加算し、ａ６が得ら
れる。
【００７４】図３２は実行装置１のクロック・サイクル
５における割込みを含んでいる１３番目のサイクルの終
了時のレジスタの状態を示す。ＧＰＲ内のデータのアド
レスは改名レジスタ２のレジスタ変換によって得られ
る。たとえば、改名レジスタ２の項目００は割込み後の
Ｒ０の値０．７４を含んでいるＧＰＲ０８をポイントす
る。表２を参照されたい。改名レジスタ２の項目０１は
割込み後のＲ１の値４５を含んでいるＧＰＲ０１をポイ
ントする。改名レジスタ２の項目０２は割込み後のＲ２
の値６１を含んでいるＧＰＲ０２をポイントする。改名
レジスタ２の項目０３は対応する値４５．１４を含んで
いるＧＰＲ０９をポイントする。すべての命令が順不同
で、かつ割込みの実際の時間における完了の各種の段階
で処理されたとして、結果は割込みを受けた命令のもの
として処理された命令の状態を正確に反映する。割込み
後の命令及びレジスタの状態から、命令を再始動できる
ことは明らかである。命令処理はメモリ・アドレスａ６
から始まる。
【００７５】上記の説明により、命令のデータ依存性が
汎用レジスタでロック・ビットを使用することによって
管理されることに留意されたい。反依存性はすべてのレ
ジスタの改名によってアーキテクチャ内で管理され、ソ
ース・レジスタは改名テーブル１を使用し、宛先レジス
タはＣＶＴテーブルを使用する。最後に、命令の削除を
ともなう分岐、再始動または正確な割込みによって必要
とされうる命令順の保全性は、アーキテクチャの順序だ
った退去（retirement）の側面によって達成される。実
行装置間あるいは命令サイクル速度間の相違によって生
じる命令の順不同の実行は、本アーキテクチャに関して
重要なものではない。ハードウェア装置の数及び複雑さ
も、制御ワードが、単なるＣＶＴアドレスを越えるよう
な拡張的な状況、数またはロケーション・データ・ビッ
ト・ストリングによって補完されないという点で最小限
のものとされる。汎用レジスタの効率的なリサイクルは
明確であろう。
【図面の簡単な説明】
【図１】従来技術の多重実行装置アーキテクチャの高水
準略ブロック図である。
【図２】本アーキテクチャのレジスタ及び実行装置の好
ましい実施形態の略ブロック図である。
【図３】制御ワードの形成を表す機能略図である。
【図４】本発明によるレジスタのリサイクルに関連する
動作を表す機能略図である。
【図５】図６及び図７とともに本発明の特徴とする方法
を表す流れ図である。
【図６】図５及び図７とともに本発明の特徴とする方法
を表す流れ図である。
【図７】図５及び図６とともに本発明の特徴とする方法
を表す流れ図である。
【図８】一連の命令例を管理するシステム例のレジスタ
内容を示す略図である。
【図９】一連の命令例を管理するシステム例のレジスタ
内容を示す略図である。
【図１０】一連の命令例を管理するシステム例のレジス
タ内容を示す略図である。
【図１１】一連の命令例を管理するシステム例のレジス
タ内容を示す略図である。
【図１２】一連の命令例を管理するシステム例のレジス
タ内容を示す略図である。
【図１３】一連の命令例を管理するシステム例のレジス
タ内容を示す略図である。
【図１４】一連の命令例を管理するシステム例のレジス
タ内容を示す略図である。
【図１５】一連の命令例を管理するシステム例のレジス
タ内容を示す略図である。
【図１６】一連の命令例を管理するシステム例のレジス
タ内容を示す略図である。
【図１７】一連の命令例を管理するシステム例のレジス
タ内容を示す略図である。
【図１８】一連の命令例を管理するシステム例のレジス
タ内容を示す略図である。
【図１９】一連の命令例を管理するシステム例のレジス
タ内容を示す略図である。
【図２０】一連の命令例を管理するシステム例のレジス
タ内容を示す略図である。
【図２１】一連の命令例を管理するシステム例のレジス
タ内容を示す略図である。
【図２２】一連の命令例を管理するシステム例のレジス
タ内容を示す略図である。
【図２３】一連の命令例を管理するシステム例のレジス
タ内容を示す略図である。
【図２４】一連の命令例を管理するシステム例のレジス
タ内容を示す略図である。
【図２５】一連の命令例を管理するシステム例のレジス
タ内容を示す略図である。
【図２６】一連の命令例を管理するシステム例のレジス
タ内容を示す略図である。
【図２７】一連の命令例を管理するシステム例のレジス
タ内容を示す略図である。
【図２８】一連の命令例を管理するシステム例のレジス
タ内容を示す略図である。
【図２９】一連の命令例を管理するシステム例のレジス
タ内容を示す略図である。
【図３０】一連の命令例を管理するシステム例のレジス
タ内容を示す略図である。
【図３１】一連の命令例を管理するシステム例のレジス
タ内容を示す略図である。
【図３２】一連の命令例を管理するシステム例のレジス
タ内容を示す略図である。

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】制御ワードを実行するための複数個の実行
    装置と、 アドレスによって制御ワードを格納するための汎用レジ
    スタと、 汎用レジスタを参照する、改名されリサイクルされたレ
    ジスタ・アドレスを使用して、使用可能な実行装置へ伝
    送する制御ワードを形成する手段と、 実行装置内での順序付けられた制御ワードの実行に応答
    して汎用レジスタ・アドレスをリサイクルする手段とを
    有する、 順不同で命令を実行するためのコンピュータ・システ
    ム。
  2. 【請求項２】汎用レジスタ・アドレスをリサイクルする
    前記手段が、先行する制御ワードの実行に基づいてレジ
    スタ・アドレスの改名を更新する、請求項１記載の装
    置。
  3. 【請求項３】汎用レジスタ・アドレスをリサイクルする
    前記手段が、取り出された命令の数に一致するサイズの
    複数のサブテーブルをリサイクルする、請求項１記載の
    装置。
  4. 【請求項４】制御ワードを形成する前記手段が、操作コ
    ード、改名されたソース・アドレス、及び衝突ベクトル
    ・テーブルが改名した宛先アドレスからなる制御ワード
    を生成する、請求項２記載の装置。
  5. 【請求項５】入力命令を順不同に実行するためのコンピ
    ュータ・システムを操作する方法であって、 第１の改名テーブルを使用して、複数の入力命令のソー
    ス・レジスタ・アドレスを改名し、 衝突ベクトル・テーブルを使用して、複数の入力命令の
    宛先レジスタ・アドレスを改名し、 改名されたソース・レジスタ・アドレス、改名された宛
    先レジスタ・アドレス、及び衝突ベクトル・テーブル・
    アドレスからなる制御ワードを、使用可能な実行装置を
    使用して処理し、 先行する命令の終了に基づいてアドレスをリサイクルす
    るステップを含む、 コンピュータ・システムの操作方法。
  6. 【請求項６】入力命令の順序に対応した順序で前記アド
    レスのリサイクルが実行される、請求項５記載の方法。
  7. 【請求項７】レジスタ関連データが対応する実行装置に
    よって生成されるまで、宛先レジスタのデータへのアク
    セスをロックするステップを含む、 請求項６記載の方法。
  8. 【請求項８】レジスタ関連データの入力時に、対応する
    宛先レジスタへのアクセスをアンロックし、衝突ベクト
    ル・テーブルの対応する項目に終了フラグをセットする
    ステップを含む、 請求項７記載の方法。
  9. 【請求項９】入力順に命令が完了すると、順次前記の衝
    突ベクトル・テーブルと第２の改名テーブルの間でアド
    レスをリサイクルするステップを含む、 請求項８記載の方法。
  10. 【請求項１０】計画レジスタのデータに基づいて計算を
    行う順序付けられたいくつかの命令を実行するためのデ
    ータ処理システムにおいて、 データを格納する複数の汎用レジスタと、 計画レジスタに対応し、かつ汎用レジスタのアドレスを
    含む複数の改名レジスタと、 命令中の指定の計画レジスタを、対応する前記改名レジ
    スタに含まれた汎用レジスタ・アドレスによって置き換
    えて制御ワードを生成するための制御ワード生成手段
    と、 前記汎用レジスタからのデータに基づいて前記制御ワー
    ドを実行する複数個の実行装置と前記汎用レジスタ内の
    順序付けられた命令データの保全性を維持するととも
    に、順不同に制御ワードを実行する場合に各実行装置内
    の制御ワードの実行を調整するための調整手段とを含
    む、 コンピュータ・システム。
  11. 【請求項１１】前記調整手段が、制御ワードの実行状況
    を格納するための手段を含むとともに、宛先レジスタへ
    のアクセスをロックする手段を含む、請求項１０記載の
    コンピュータ・システム。
JP5265946A 1992-10-30 1993-10-25 順不同の命令実行を可能にするコンピュータ・システム及びその操作方法 Expired - Fee Related JP2698033B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US96969592A 1992-10-30 1992-10-30
US969695 1992-10-30

Publications (2)

Publication Number Publication Date
JPH06214784A true JPH06214784A (ja) 1994-08-05
JP2698033B2 JP2698033B2 (ja) 1998-01-19

Family

ID=25515870

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5265946A Expired - Fee Related JP2698033B2 (ja) 1992-10-30 1993-10-25 順不同の命令実行を可能にするコンピュータ・システム及びその操作方法

Country Status (9)

Country Link
US (1) US5481683A (ja)
EP (1) EP0600611B1 (ja)
JP (1) JP2698033B2 (ja)
KR (1) KR970004509B1 (ja)
CN (1) CN1053508C (ja)
AT (1) ATE189071T1 (ja)
CA (1) CA2098414C (ja)
DE (1) DE69327637T2 (ja)
TW (1) TW306987B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6938149B2 (en) 2000-09-28 2005-08-30 Kabushiki Kaisha Toshiba Renaming apparatus and processor

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06242948A (ja) * 1993-02-16 1994-09-02 Fujitsu Ltd パイプライン処理計算機
US5724536A (en) * 1994-01-04 1998-03-03 Intel Corporation Method and apparatus for blocking execution of and storing load operations during their execution
US6378062B1 (en) * 1994-01-04 2002-04-23 Intel Corporation Method and apparatus for performing a store operation
US5537559A (en) * 1994-02-08 1996-07-16 Meridian Semiconductor, Inc. Exception handling circuit and method
US6205538B1 (en) * 1994-08-24 2001-03-20 Sun Microsystems, Inc. Instruction result labeling in a counterflow pipeline processor
US5625789A (en) * 1994-10-24 1997-04-29 International Business Machines Corporation Apparatus for source operand dependendency analyses register renaming and rapid pipeline recovery in a microprocessor that issues and executes multiple instructions out-of-order in a single cycle
US5675759A (en) * 1995-03-03 1997-10-07 Shebanow; Michael C. Method and apparatus for register management using issue sequence prior physical register and register association validity information
US5974240A (en) * 1995-06-07 1999-10-26 International Business Machines Corporation Method and system for buffering condition code data in a data processing system having out-of-order and speculative instruction execution
GB2308470B (en) * 1995-12-22 2000-02-16 Nokia Mobile Phones Ltd Program memory scheme for processors
US5761524A (en) * 1996-03-15 1998-06-02 Renditon, Inc. Method and apparatus for performing and operation multiple times in response to a single instruction
US5765016A (en) * 1996-09-12 1998-06-09 Advanced Micro Devices, Inc. Reorder buffer configured to store both speculative and committed register states
US5802338A (en) * 1996-10-01 1998-09-01 International Business Machines Corporation Method of self-parallelizing and self-parallelizing multiprocessor using the method
US5872949A (en) * 1996-11-13 1999-02-16 International Business Machines Corp. Apparatus and method for managing data flow dependencies arising from out-of-order execution, by an execution unit, of an instruction series input from an instruction source
US5889974A (en) * 1996-12-30 1999-03-30 Intel Corporation Method and apparatus for the detection of reordering hazards
US5805849A (en) * 1997-03-31 1998-09-08 International Business Machines Corporation Data processing system and method for using an unique identifier to maintain an age relationship between executing instructions
US5887161A (en) * 1997-03-31 1999-03-23 International Business Machines Corporation Issuing instructions in a processor supporting out-of-order execution
US5870582A (en) * 1997-03-31 1999-02-09 International Business Machines Corporation Method and apparatus for completion of non-interruptible instructions before the instruction is dispatched
US6098167A (en) * 1997-03-31 2000-08-01 International Business Machines Corporation Apparatus and method for fast unified interrupt recovery and branch recovery in processors supporting out-of-order execution
US5913048A (en) * 1997-03-31 1999-06-15 International Business Machines Corporation Dispatching instructions in a processor supporting out-of-order execution
US5987598A (en) * 1997-07-07 1999-11-16 International Business Machines Corporation Method and system for tracking instruction progress within a data processing system
US6128728A (en) * 1997-08-01 2000-10-03 Micron Technology, Inc. Virtual shadow registers and virtual register windows
US5901299A (en) * 1997-09-19 1999-05-04 International Business Machines Corporation Method and apparatus for transferring data between buses having differing ordering policies
US5938753A (en) * 1997-09-19 1999-08-17 International Business Machines Corporation Method and apparatus for controlling autonomous units transferring data between buses having different ordering policies
US6016526A (en) * 1997-09-19 2000-01-18 International Business Machines Corporation Method and apparatus for transferring data between buses having differing ordering policies via the use of autonomous units
US5961636A (en) * 1997-09-22 1999-10-05 International Business Machines Corporation Checkpoint table for selective instruction flushing in a speculative execution unit
US6065110A (en) * 1998-02-09 2000-05-16 International Business Machines Corporation Method and apparatus for loading an instruction buffer of a processor capable of out-of-order instruction issue
US6061785A (en) * 1998-02-17 2000-05-09 International Business Machines Corporation Data processing system having an apparatus for out-of-order register operations and method therefor
US6067644A (en) * 1998-04-15 2000-05-23 International Business Machines Corporation System and method monitoring instruction progress within a processor
US6212619B1 (en) 1998-05-11 2001-04-03 International Business Machines Corporation System and method for high-speed register renaming by counting
US6134645A (en) * 1998-06-01 2000-10-17 International Business Machines Corporation Instruction completion logic distributed among execution units for improving completion efficiency
US6324640B1 (en) * 1998-06-30 2001-11-27 International Business Machines Corporation System and method for dispatching groups of instructions using pipelined register renaming
US6243786B1 (en) * 1998-12-23 2001-06-05 Industrial Technology Research Institute Apparatus and method for generating an interrupt prohibited zone in pipelined data processors
EP1236097A4 (en) * 1999-09-01 2006-08-02 Intel Corp BRANCH COMMAND TO THE PROCESSOR
WO2001016702A1 (en) 1999-09-01 2001-03-08 Intel Corporation Register set used in multithreaded parallel processor architecture
US7191309B1 (en) 1999-09-01 2007-03-13 Intel Corporation Double shift instruction for micro engine used in multithreaded parallel processor architecture
US7681018B2 (en) * 2000-08-31 2010-03-16 Intel Corporation Method and apparatus for providing large register address space while maximizing cycletime performance for a multi-threaded register file set
US20020053017A1 (en) * 2000-09-01 2002-05-02 Adiletta Matthew J. Register instructions for a multithreaded processor
US6671794B1 (en) * 2000-10-02 2003-12-30 International Business Machines Corporation Address generation interlock detection
US7020871B2 (en) * 2000-12-21 2006-03-28 Intel Corporation Breakpoint method for parallel hardware threads in multithreaded processor
US7191315B2 (en) * 2001-06-04 2007-03-13 Sun Microsystems, Inc. Method and system for tracking and recycling physical register assignment
US6868476B2 (en) 2001-08-27 2005-03-15 Intel Corporation Software controlled content addressable memory in a general purpose execution datapath
US7216204B2 (en) 2001-08-27 2007-05-08 Intel Corporation Mechanism for providing early coherency detection to enable high performance memory updates in a latency sensitive multithreaded environment
US7487505B2 (en) 2001-08-27 2009-02-03 Intel Corporation Multithreaded microprocessor with register allocation based on number of active threads
US7225281B2 (en) * 2001-08-27 2007-05-29 Intel Corporation Multiprocessor infrastructure for providing flexible bandwidth allocation via multiple instantiations of separate data buses, control buses and support mechanisms
US7610451B2 (en) * 2002-01-25 2009-10-27 Intel Corporation Data transfer mechanism using unidirectional pull bus and push bus
US7437724B2 (en) * 2002-04-03 2008-10-14 Intel Corporation Registers for data transfers
US7337275B2 (en) * 2002-08-13 2008-02-26 Intel Corporation Free list and ring data structure management
US6941438B2 (en) 2003-01-10 2005-09-06 Intel Corporation Memory interleaving
US7272701B2 (en) * 2003-10-22 2007-09-18 Intel Corporation Method and apparatus for limiting ports in a register alias table having high-bandwidth and low-bandwidth structures
US7478276B2 (en) * 2005-02-10 2009-01-13 International Business Machines Corporation Method for checkpointing instruction groups with out-of-order floating point instructions in a multi-threaded processor
US7409589B2 (en) * 2005-05-27 2008-08-05 International Business Machines Corporation Method and apparatus for reducing number of cycles required to checkpoint instructions in a multi-threaded processor
US7873625B2 (en) * 2006-09-18 2011-01-18 International Business Machines Corporation File indexing framework and symbolic name maintenance framework
US20080242560A1 (en) * 2006-11-21 2008-10-02 Gunderson Kevin L Methods for generating amplified nucleic acid arrays
US8677050B2 (en) * 2010-11-12 2014-03-18 International Business Machines Corporation System, method and computer program product for extending a cache using processor registers
US9072325B2 (en) 2012-08-30 2015-07-07 Shelby Group International, Inc. Glove finger attachment system
US9510628B2 (en) 2013-03-15 2016-12-06 Shelby Group International, Inc. Glove thermal protection system
US9588770B2 (en) 2013-03-15 2017-03-07 Samsung Electronics Co., Ltd. Dynamic rename based register reconfiguration of a vector register file
CN104598201A (zh) * 2013-10-31 2015-05-06 国际商业机器公司 指令性能分析的方法和设备
US10216523B2 (en) 2015-07-17 2019-02-26 General Electric Company Systems and methods for implementing control logic
CN107329936A (zh) * 2016-04-29 2017-11-07 北京中科寒武纪科技有限公司 一种用于执行神经网络运算以及矩阵/向量运算的装置和方法
US10694795B2 (en) 2017-01-10 2020-06-30 Shelby Group International, Inc. Glove construction
US11966328B2 (en) * 2020-12-18 2024-04-23 Advanced Micro Devices, Inc. Near-memory determination of registers

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4992938A (en) * 1987-07-01 1991-02-12 International Business Machines Corporation Instruction control mechanism for a computing system with register renaming, map table and queues indicating available registers
JPH0480824A (ja) * 1990-07-23 1992-03-13 Nec Corp データ処理装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3346851A (en) * 1964-07-08 1967-10-10 Control Data Corp Simultaneous multiprocessing computer system
US4574349A (en) * 1981-03-30 1986-03-04 International Business Machines Corp. Apparatus for addressing a larger number of instruction addressable central processor registers than can be identified by a program instruction
US4807115A (en) * 1983-10-07 1989-02-21 Cornell Research Foundation, Inc. Instruction issuing mechanism for processors with multiple functional units
US4847755A (en) * 1985-10-31 1989-07-11 Mcc Development, Ltd. Parallel processing method and apparatus for increasing processing throughout by parallel processing low level instructions having natural concurrencies
US4903196A (en) * 1986-05-02 1990-02-20 International Business Machines Corporation Method and apparatus for guaranteeing the logical integrity of data in the general purpose registers of a complex multi-execution unit uniprocessor
US4901233A (en) * 1987-07-20 1990-02-13 International Business Machines Corporation Computer system with logic for writing instruction identifying data into array control lists for precise post-branch recoveries
US5134561A (en) * 1987-07-20 1992-07-28 International Business Machines Corporation Computer system with logic for writing instruction identifying data into array control lists for precise post-branch recoveries
US4972470A (en) * 1987-08-06 1990-11-20 Steven Farago Programmable connector
EP0312764A3 (en) * 1987-10-19 1991-04-10 International Business Machines Corporation A data processor having multiple execution units for processing plural classes of instructions in parallel
US5155817A (en) * 1988-04-01 1992-10-13 Kabushiki Kaisha Toshiba Microprocessor
US5487156A (en) * 1989-12-15 1996-01-23 Popescu; Valeri Processor architecture having independently fetching issuing and updating operations of instructions which are sequentially assigned and stored in order fetched
US5280615A (en) * 1990-03-23 1994-01-18 Unisys Corporation Out of order job processing method and apparatus
US5197132A (en) * 1990-06-29 1993-03-23 Digital Equipment Corporation Register mapping system having a log containing sequential listing of registers that were changed in preceding cycles for precise post-branch recovery
US5261071A (en) * 1991-03-21 1993-11-09 Control Data System, Inc. Dual pipe cache memory with out-of-order issue capability
US5355457A (en) * 1991-05-21 1994-10-11 Motorola, Inc. Data processor for performing simultaneous instruction retirement and backtracking
US5386562A (en) * 1992-05-13 1995-01-31 Mips Computer Systems, Inc. Circular scheduling method and apparatus for executing computer programs by moving independent instructions out of a loop

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4992938A (en) * 1987-07-01 1991-02-12 International Business Machines Corporation Instruction control mechanism for a computing system with register renaming, map table and queues indicating available registers
JPH0480824A (ja) * 1990-07-23 1992-03-13 Nec Corp データ処理装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6938149B2 (en) 2000-09-28 2005-08-30 Kabushiki Kaisha Toshiba Renaming apparatus and processor

Also Published As

Publication number Publication date
CN1053508C (zh) 2000-06-14
EP0600611B1 (en) 2000-01-19
KR940009820A (ko) 1994-05-24
CA2098414A1 (en) 1994-05-01
US5481683A (en) 1996-01-02
JP2698033B2 (ja) 1998-01-19
EP0600611A3 (en) 1995-01-11
CA2098414C (en) 1997-05-13
DE69327637D1 (de) 2000-02-24
EP0600611A2 (en) 1994-06-08
ATE189071T1 (de) 2000-02-15
TW306987B (ja) 1997-06-01
CN1105138A (zh) 1995-07-12
KR970004509B1 (ko) 1997-03-28
DE69327637T2 (de) 2000-07-06

Similar Documents

Publication Publication Date Title
JP2698033B2 (ja) 順不同の命令実行を可能にするコンピュータ・システム及びその操作方法
US5627983A (en) Processor architecture providing out-of-order execution
US5884060A (en) Processor which performs dynamic instruction scheduling at time of execution within a single clock cycle
EP0437044B1 (en) Data processing system with instruction tag apparatus
US6161173A (en) Integration of multi-stage execution units with a scheduler for single-stage execution units
US4903196A (en) Method and apparatus for guaranteeing the logical integrity of data in the general purpose registers of a complex multi-execution unit uniprocessor
US6035391A (en) Floating point operation system which determines an exchange instruction and updates a reference table which maps logical registers to physical registers
EP0638183B1 (en) A system and method for retiring instructions in a superscalar microprocessor
US5450560A (en) Pointer for use with a buffer and method of operation
JPH0370034A (ja) 順次プログラムの並列実行のためのコンピュータ・システム及び方法並びにデータ値割当方法
US5805849A (en) Data processing system and method for using an unique identifier to maintain an age relationship between executing instructions
JP2898105B2 (ja) コンパイル中にソフトウェア・スケジューリング技術を用いてハードウェアのパイプライン処理の中断を最小化する方法
US5708837A (en) Method and apparatus for register renaming in a computer system using a separate arithmetic available queue
JPH02227730A (ja) データ処理システム
EP1354267A2 (en) A superscalar processor having content addressable memory structures for determining dependencies
US5996063A (en) Management of both renamed and architected registers in a superscalar computer system
US20040193844A1 (en) Load and/or store queue emptying technique to facilitate atomicity in processor execution of helper set
US20040193845A1 (en) Stall technique to facilitate atomicity in processor execution of helper set
EP0736830B1 (en) Method and apparatus for reconstructing the address of the next instruction to be completed in a pipelined processor
JPH117389A (ja) プロセサ用の命令を処理するシステム及び方法
EP0863460B1 (en) Management of renamed registers in a superscalar computer system
JPH10283178A (ja) 命令を発行するための方法及びシステム
EP1190313B1 (en) Result field queue

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees