JPH06208342A - プッシュプル・マトリクスのアドレッシング - Google Patents
プッシュプル・マトリクスのアドレッシングInfo
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Abstract
(57)【要約】
【目的】 製造コストまたは複雑度を増大させることな
く、外部接続の数を減少させる、マトリクス型アレイを
提供する。 【構成】 各々がアノード（６４）およびカソード（６
３）を備えており、行および列に分割されている、複数
の発光ダイオード（６０）。行および列の導体（６２，
６５）が、各々前記ダイオードの行および列に対応する
ように配置されており、アノードおよびカソードは、交
互の列で逆接続されている。各行導体では、カソードお
よびアノードが交互に接続されており、アノードが接続
されている各列導体は、カソードが接続されている列導
体に接続されており、こうして入力の数を半分に低減さ
せる。各対の特定の列は、正または負の信号（ｂ0）を
各入力に印加することによって、アドレスされる。
く、外部接続の数を減少させる、マトリクス型アレイを
提供する。 【構成】 各々がアノード（６４）およびカソード（６
３）を備えており、行および列に分割されている、複数
の発光ダイオード（６０）。行および列の導体（６２，
６５）が、各々前記ダイオードの行および列に対応する
ように配置されており、アノードおよびカソードは、交
互の列で逆接続されている。各行導体では、カソードお
よびアノードが交互に接続されており、アノードが接続
されている各列導体は、カソードが接続されている列導
体に接続されており、こうして入力の数を半分に低減さ
せる。各対の特定の列は、正または負の信号（ｂ0）を
各入力に印加することによって、アドレスされる。
Description
【０００１】
【産業上の利用分野】本発明はマトリクス（matrix）の
アドレッシングに関し、特に、接続数を減少させたマト
リクスおよび駆動回路に関するものである。
アドレッシングに関し、特に、接続数を減少させたマト
リクスおよび駆動回路に関するものである。
【０００２】
【従来の技術】マトリクス状に配列された構成物は、表
示装置やメモリのように、種々の電子装置において利用
される。マトリクス型アレイでは、構成物は、行および
列に配列されており、各行および各列が別個の入力を有
している。ある特定の構成物にアドレスするには、当該
構成物を含む行および列を指定する。こうすると、その
行および列の連結点における特定の構成物、即ち選択さ
れた構成物が、正しい指定を受け取る唯一の構成物とな
って、その構成物がオンとなる。
示装置やメモリのように、種々の電子装置において利用
される。マトリクス型アレイでは、構成物は、行および
列に配列されており、各行および各列が別個の入力を有
している。ある特定の構成物にアドレスするには、当該
構成物を含む行および列を指定する。こうすると、その
行および列の連結点における特定の構成物、即ち選択さ
れた構成物が、正しい指定を受け取る唯一の構成物とな
って、その構成物がオンとなる。
【０００３】マトリクス型構成物アレイの主要な問題
は、多数の外部パッド、即ち入力端子を設けなければな
らないことである。各行および各列は、個々に別個の外
部パッドを有する。使用されるマトリクス型アレイが多
数の行および列を有する場合、必要とされる外部パッド
の数は殆ど不可能な程になる。例えば、表示装置におい
て用いられる発光ダイオード（ＬＥＤ）のマトリクス・
アレイでは、行数が１２８、そして列数が２４０の場合
があり得る。これが意味することは、１２８＋２４０＝
３６８個の外部制御回路との接続を、設けなければなら
ないということである。ＬＥＤは一般的にＧａＡｓ基板
上に製造され、そのピッチは約２０ミクロンである。こ
の具体例の場合、ＬＥＤマトリクス型アレイの面積は、
相互接続部を除いて４．８ｘ２．５６ミルである。３６
８個の外部パッドを加えると、アレイの面積は約２．３
倍に増加し、これはアレイのコストを大きく上昇させる
ことになる。更に、アレイに多数の接続を行うことは、
完全な表示モデュールの生産性(manufacturability)を
低下させると共に、最終製品の信頼性を低下させること
になる。
は、多数の外部パッド、即ち入力端子を設けなければな
らないことである。各行および各列は、個々に別個の外
部パッドを有する。使用されるマトリクス型アレイが多
数の行および列を有する場合、必要とされる外部パッド
の数は殆ど不可能な程になる。例えば、表示装置におい
て用いられる発光ダイオード（ＬＥＤ）のマトリクス・
アレイでは、行数が１２８、そして列数が２４０の場合
があり得る。これが意味することは、１２８＋２４０＝
３６８個の外部制御回路との接続を、設けなければなら
ないということである。ＬＥＤは一般的にＧａＡｓ基板
上に製造され、そのピッチは約２０ミクロンである。こ
の具体例の場合、ＬＥＤマトリクス型アレイの面積は、
相互接続部を除いて４．８ｘ２．５６ミルである。３６
８個の外部パッドを加えると、アレイの面積は約２．３
倍に増加し、これはアレイのコストを大きく上昇させる
ことになる。更に、アレイに多数の接続を行うことは、
完全な表示モデュールの生産性(manufacturability)を
低下させると共に、最終製品の信頼性を低下させること
になる。
【０００４】
【発明が解決しようとする課題】本発明の目的は、外部
パッド即ち接続数を減少させる、マトリクス型アレイを
提供することである。
パッド即ち接続数を減少させる、マトリクス型アレイを
提供することである。
【０００５】本発明の他の目的は、製造コストまたは複
雑度を増大させることなく、外部接続数を減少させる、
マトリクス型アレイを提供することである。
雑度を増大させることなく、外部接続数を減少させる、
マトリクス型アレイを提供することである。
【０００６】本発明の更に別の目的は、バスラインを追
加する必要なく、即ち外部駆動回路のコストまたは複雑
度を大幅に増大させることなく、外部接続数を減少させ
る、マトリクス型アレイを提供することである。
加する必要なく、即ち外部駆動回路のコストまたは複雑
度を大幅に増大させることなく、外部接続数を減少させ
る、マトリクス型アレイを提供することである。
【０００７】
【課題を解決するための手段】上述のおよびその他の問
題、ならびに上述のおよびその他の目的は、プッシュプ
ル・アドレス可能マトリクスにおいて実現されるもので
あり、このマトリクスは、基板と、前記基板上に形成さ
れた複数の電気的構成物とから成る。各構成物は、第１
および第２電極を備えており、これら構成物は行および
列に分割される。接続導体の行および列が前記基板上に
配置され、各々が構成物の行および列に対応しており、
前記構成物の第１および第２電極の各々に結合して、ア
ドレス可能なマトリクスを構成する。前記複数の構成物
の各１つおきの列の第１電極の全ては、接続導体の対応
する１つおきの列に接続される。前記複数の構成物の各
残りの(interspersed)列の第２電極の全ては、接続電極
の対応する残りの列に接続される。残りの第１および第
２電極の各々は、接続導体の対応する行に接続される。
接続導体の各１つおきの列は、接続導体の別の残りの列
に接続される。
題、ならびに上述のおよびその他の目的は、プッシュプ
ル・アドレス可能マトリクスにおいて実現されるもので
あり、このマトリクスは、基板と、前記基板上に形成さ
れた複数の電気的構成物とから成る。各構成物は、第１
および第２電極を備えており、これら構成物は行および
列に分割される。接続導体の行および列が前記基板上に
配置され、各々が構成物の行および列に対応しており、
前記構成物の第１および第２電極の各々に結合して、ア
ドレス可能なマトリクスを構成する。前記複数の構成物
の各１つおきの列の第１電極の全ては、接続導体の対応
する１つおきの列に接続される。前記複数の構成物の各
残りの(interspersed)列の第２電極の全ては、接続電極
の対応する残りの列に接続される。残りの第１および第
２電極の各々は、接続導体の対応する行に接続される。
接続導体の各１つおきの列は、接続導体の別の残りの列
に接続される。
【０００８】
【実施例】具体的に図１を参照すると、従来技術によっ
て構成された、ダイオードのマトリクス型アレイが示さ
れる。このアレイでは、ダイオードが行および列に配列
されており、各行におけるダイオードのアノードは全て
共通接続され、各列内のダイオードのカソードも全て共
通接続される。図示のマトリクスでは、５本の行および
４本の列があり、各行および各列は１個の外部接続パッ
ド（pad）、即ち合計９個の外部接続パッドを有する。
９個の外部接続パッドは、ダイオード・アレイ内の各ダ
イオードにアドレスするのに必要なものである。特定の
ダイオードをアドレスするには、負信号を、当該ダイオ
ードのカソードに接続されている外部接続パッド（列）
に印加すると共に、正信号を、当該ダイオードのアノー
ドに接続されている外部パッド（行）に印加する。これ
により、選択された特定のダイオードが通電し、他の全
てのダイオードは非通電状態となる。
て構成された、ダイオードのマトリクス型アレイが示さ
れる。このアレイでは、ダイオードが行および列に配列
されており、各行におけるダイオードのアノードは全て
共通接続され、各列内のダイオードのカソードも全て共
通接続される。図示のマトリクスでは、５本の行および
４本の列があり、各行および各列は１個の外部接続パッ
ド（pad）、即ち合計９個の外部接続パッドを有する。
９個の外部接続パッドは、ダイオード・アレイ内の各ダ
イオードにアドレスするのに必要なものである。特定の
ダイオードをアドレスするには、負信号を、当該ダイオ
ードのカソードに接続されている外部接続パッド（列）
に印加すると共に、正信号を、当該ダイオードのアノー
ドに接続されている外部パッド（行）に印加する。これ
により、選択された特定のダイオードが通電し、他の全
てのダイオードは非通電状態となる。
【０００９】具体的に図２を参照すると、発光ダイオー
ドのプッシュプル・マトリクス１０が示される。マトリ
クス１０は、単一基板１０上に形成された２０個の発光
ダイオードを含み、５つの行および４つの列に配列され
る。１２〜１６と付番された接続導体の行が、各々ダイ
オードの行と対応するように、基板上に配置されてお
り、一方２０〜２３と付番された接続導体の列が、各々
ダイオードの列と対応するように、基板上に配置され
る。接続導体はダイオードの各アノードおよびカソード
に結合されて、アドレス可能マトリクス１０が構成され
ており、ダイオードの１つおきの列は全て逆に接続され
る。したがって、１つおきの列におけるダイオードは全
て、カソードが列導体、即ち導体２０，２２に接続され
ており、残りの列におけるダイオードは全て、アノード
が列導体、即ち導体２１，２３に接続される。同様に、
各行では、１つおきのダイオードのアノードが行導体に
接続され、残りのダイオードのカソードが行導体に接続
される。マトリクス１０はＬＥＤ表示装置用に設計され
ているので、１つおきの列のダイオードは逆接続される
が、その理由はここで明らかとなろう。勿論、多くの用
途において、１つおきの行のダイオードを逆にするほう
が好都合なこともあり、それゆえ「行」および「列」と
いう言葉は、ここでは一般的に相互交換可能に用いられ
ることは、理解されよう。
ドのプッシュプル・マトリクス１０が示される。マトリ
クス１０は、単一基板１０上に形成された２０個の発光
ダイオードを含み、５つの行および４つの列に配列され
る。１２〜１６と付番された接続導体の行が、各々ダイ
オードの行と対応するように、基板上に配置されてお
り、一方２０〜２３と付番された接続導体の列が、各々
ダイオードの列と対応するように、基板上に配置され
る。接続導体はダイオードの各アノードおよびカソード
に結合されて、アドレス可能マトリクス１０が構成され
ており、ダイオードの１つおきの列は全て逆に接続され
る。したがって、１つおきの列におけるダイオードは全
て、カソードが列導体、即ち導体２０，２２に接続され
ており、残りの列におけるダイオードは全て、アノード
が列導体、即ち導体２１，２３に接続される。同様に、
各行では、１つおきのダイオードのアノードが行導体に
接続され、残りのダイオードのカソードが行導体に接続
される。マトリクス１０はＬＥＤ表示装置用に設計され
ているので、１つおきの列のダイオードは逆接続される
が、その理由はここで明らかとなろう。勿論、多くの用
途において、１つおきの行のダイオードを逆にするほう
が好都合なこともあり、それゆえ「行」および「列」と
いう言葉は、ここでは一般的に相互交換可能に用いられ
ることは、理解されよう。
【００１０】ＬＥＤ画像形成アレイをＧａＡｓ基板上に
作成して、許容可能なピッチを保持しつつダイオードを
内部で逆結合することは、ＬＥＤ画像形成マトリクスに
適用されるので、逆接続されたＬＥＤも実用可能であ
る。本実施例では、ＬＥＤアレイ上に更に素子を加える
必要がなく、アレイの作成中殆ど余分な作業を要さな
い、効率的な内部相互接続を結果的に得ることができ
る。他の実施例も存在するが、作成および更に空間を確
保するのが困難な素子を付け加える必要がある。
作成して、許容可能なピッチを保持しつつダイオードを
内部で逆結合することは、ＬＥＤ画像形成マトリクスに
適用されるので、逆接続されたＬＥＤも実用可能であ
る。本実施例では、ＬＥＤアレイ上に更に素子を加える
必要がなく、アレイの作成中殆ど余分な作業を要さな
い、効率的な内部相互接続を結果的に得ることができ
る。他の実施例も存在するが、作成および更に空間を確
保するのが困難な素子を付け加える必要がある。
【００１１】行導体１２〜１６の各々は、外部接続パッ
ドに接続されている。各１つおきの列導体は、隣接する
残りの列導体に接続され、列導体対２０，２１，２２，
２３を形成する。列導体の各対は、単一の外部接続パッ
ドに接続されている。プッシュプル・マトリクス１０で
は、４列２０〜２３の全てに対して、２つの外部接続パ
ッドしかない。したがって、簡略化されたプッシュプル
・マトリクス１０では、外部接続パッドの数は、従来の
９個からわずか７個に減少している。プッシュプル・マ
トリクス１０を１２８行および２４０列に拡張すると、
合計で１２８ｘ２４０／２＝２４８個の外部接続が必要
となることは、当業者には明白であろう。このように、
外部接続の全数は、１２０個減少されている。
ドに接続されている。各１つおきの列導体は、隣接する
残りの列導体に接続され、列導体対２０，２１，２２，
２３を形成する。列導体の各対は、単一の外部接続パッ
ドに接続されている。プッシュプル・マトリクス１０で
は、４列２０〜２３の全てに対して、２つの外部接続パ
ッドしかない。したがって、簡略化されたプッシュプル
・マトリクス１０では、外部接続パッドの数は、従来の
９個からわずか７個に減少している。プッシュプル・マ
トリクス１０を１２８行および２４０列に拡張すると、
合計で１２８ｘ２４０／２＝２４８個の外部接続が必要
となることは、当業者には明白であろう。このように、
外部接続の全数は、１２０個減少されている。
【００１２】図３は、上述のように接続された、一対の
半導体／有機発光ダイオード６０の実施例の簡略化した
断面図である。ダイオード６０は、ガラスのような適当
な材料で形成された、光学的に透明な基板６１を基に構
成される。光学的に透明な導電性材料層６２を、基板６
１の表面上に付着させて、第１電気接点を形成する。こ
の具体的実施例では、層６２はインジウム酸化第一錫(i
ndium tin oxide)で形成される。光学的に透明な半導体
材料のキャリア注入層６３を、層６２上に付着させる。
光学的に透明な半導体材料の典型的な例は、ダイアモン
ドである。次に、電気蛍光材の発光層６４を、キャリア
注入層６３上に付着させる。最後に、第２電気接点を形
成するために、導電性層６５を発光層６４上に付着させ
る。層６４によって発せられる全ての光が層６３，６
２，６１を通って放出されることが望ましいので、層６
５は適当な金属であれば何でもよい。
半導体／有機発光ダイオード６０の実施例の簡略化した
断面図である。ダイオード６０は、ガラスのような適当
な材料で形成された、光学的に透明な基板６１を基に構
成される。光学的に透明な導電性材料層６２を、基板６
１の表面上に付着させて、第１電気接点を形成する。こ
の具体的実施例では、層６２はインジウム酸化第一錫(i
ndium tin oxide)で形成される。光学的に透明な半導体
材料のキャリア注入層６３を、層６２上に付着させる。
光学的に透明な半導体材料の典型的な例は、ダイアモン
ドである。次に、電気蛍光材の発光層６４を、キャリア
注入層６３上に付着させる。最後に、第２電気接点を形
成するために、導電性層６５を発光層６４上に付着させ
る。層６４によって発せられる全ての光が層６３，６
２，６１を通って放出されることが望ましいので、層６
５は適当な金属であれば何でもよい。
【００１３】ダイオード６０は、それらの間に空間６６
が残るように、基板６１上でパターニングされている。
層６２，６５は、この空間６６内にわずかな距離だけ入
り込むように形成されており、一方、垂直接続部６７
が、ダイオード６０の対向する端子を内部で接続するよ
うに、空間６６内に付着される。一般的に、垂直接続部
６７は、層６５の付着によって形成することができる。
具体的なタイプのＬＥＤがここで例示のために使用され
るが、他のタイプのＬＥＤや電子構成物も同様に利用で
きることは、当業者には理解できよう。プッシュプル・
マトリクス１０に関連して記載された列接続を設けるた
めに、層６２をパターニングして、１つおきの列のダイ
オード全ての間に延在させると共に、層６５をパターニ
ングして、残りの列のダイオード全ての間に延在させる
ようにする。このようにして、プッシュプル・マトリク
ス用の接続の全ては、事実上プロセス・ステップを付加
することなく、内部的に行うことができる。
が残るように、基板６１上でパターニングされている。
層６２，６５は、この空間６６内にわずかな距離だけ入
り込むように形成されており、一方、垂直接続部６７
が、ダイオード６０の対向する端子を内部で接続するよ
うに、空間６６内に付着される。一般的に、垂直接続部
６７は、層６５の付着によって形成することができる。
具体的なタイプのＬＥＤがここで例示のために使用され
るが、他のタイプのＬＥＤや電子構成物も同様に利用で
きることは、当業者には理解できよう。プッシュプル・
マトリクス１０に関連して記載された列接続を設けるた
めに、層６２をパターニングして、１つおきの列のダイ
オード全ての間に延在させると共に、層６５をパターニ
ングして、残りの列のダイオード全ての間に延在させる
ようにする。このようにして、プッシュプル・マトリク
ス用の接続の全ては、事実上プロセス・ステップを付加
することなく、内部的に行うことができる。
【００１４】図４を具体的に参照すると、上記プッシュ
プル・マトリクス１０と共に用いるように設計された、
列駆動回路３０が示される。列駆動回路３０は、カウン
タ３１と複数の論理回路３２とで構成されるが、論理回
路はその内の１つのみが図示される。各論理回路３２
は、それぞれ第１論理ゲート３３、一対の論理ゲート３
４，３５、ならびにＰおよびＮチャンネル相補型駆動部
３６，３７で構成されている。この具体的実施例では、
カウンタ３１は９ビット・カウンタであり、例えば単純
なリップル・カウンタでよい。また、各論理回路３２で
は、第１論理ゲート３３は８入力のＮＡＮＤゲートであ
り、論理ゲート３４，３５は二入力ＮＯＲゲートであ
る。相補型駆動部３６，３７は、ＰおよびＮチャンネル
ＦＥＴであり、電源ＶDDと基準電圧（この場合グラウン
ド）との間に直列に接続されている。
プル・マトリクス１０と共に用いるように設計された、
列駆動回路３０が示される。列駆動回路３０は、カウン
タ３１と複数の論理回路３２とで構成されるが、論理回
路はその内の１つのみが図示される。各論理回路３２
は、それぞれ第１論理ゲート３３、一対の論理ゲート３
４，３５、ならびにＰおよびＮチャンネル相補型駆動部
３６，３７で構成されている。この具体的実施例では、
カウンタ３１は９ビット・カウンタであり、例えば単純
なリップル・カウンタでよい。また、各論理回路３２で
は、第１論理ゲート３３は８入力のＮＡＮＤゲートであ
り、論理ゲート３４，３５は二入力ＮＯＲゲートであ
る。相補型駆動部３６，３７は、ＰおよびＮチャンネル
ＦＥＴであり、電源ＶDDと基準電圧（この場合グラウン
ド）との間に直列に接続されている。
【００１５】カウンタ３１の第１ビット出力は、極ビッ
トとして用いられ、各論理回路３２において、直接ゲー
ト３５の一方の入力端子に印加されると共に、反転器を
介してゲート３４の一方の入力端子に接続される。カウ
ンタ３１の次の８個の出力ビットは、各論理回路３２に
おいて、ゲート３３の８本の入力端子に印加される。こ
の８本の入力端子は、各論理回路３２において、ある特
定の出力ビットの組み合せの時にのみ、ゲート３３が出
力を生成できるように、コード化されている。各ゲート
３３の接続をコード化するには、種々の方法で行うこと
ができるが、例えば、第１論理回路内の全ての入力を反
転させる。このようにすると、第１論理回路のゲート３
３は、カウンタが出力００００００００を生成する毎
に、出力を生成することになる。同様に、次の論理回路
のゲート３３は、カウンタ３１からの出力００００００
０１に応答して出力が生成されるように、コード化され
ており、以下このように構成されている。
トとして用いられ、各論理回路３２において、直接ゲー
ト３５の一方の入力端子に印加されると共に、反転器を
介してゲート３４の一方の入力端子に接続される。カウ
ンタ３１の次の８個の出力ビットは、各論理回路３２に
おいて、ゲート３３の８本の入力端子に印加される。こ
の８本の入力端子は、各論理回路３２において、ある特
定の出力ビットの組み合せの時にのみ、ゲート３３が出
力を生成できるように、コード化されている。各ゲート
３３の接続をコード化するには、種々の方法で行うこと
ができるが、例えば、第１論理回路内の全ての入力を反
転させる。このようにすると、第１論理回路のゲート３
３は、カウンタが出力００００００００を生成する毎
に、出力を生成することになる。同様に、次の論理回路
のゲート３３は、カウンタ３１からの出力００００００
０１に応答して出力が生成されるように、コード化され
ており、以下このように構成されている。
【００１６】ゲート３３の出力端子は、ゲート３４，３
５の各第２入力端子に、直接接続される。ゲート３４の
出力端子は、反転され駆動部３６の制御ゲートに接続さ
れる。ゲート３５の出力端子は、直接駆動部３７の制御
ゲートに接続される。駆動部３６，３７の接合部は、出
力端子３８であるが、プッシュ−プル・マトリクス１０
の列２０，２１の接続パッドに接続される。この具体的
実施例では、カウンタ３１の第１（最下位）出力ビット
は、まずゲート３５（０出力ビット）、そして次のクロ
ックパルスでゲート３４（１出力ビット）というよう
に、交互に選択する。更に、他の８本の出力ビットは、
この第１ビットの切り替え中一定のままであるので、最
初の２つのクロックパルスがカウンタ３１に印加される
際、まず駆動部３７が活性化されて出力端子３８をグラ
ウンドレベルにし、そして駆動部３６が活性化されてＶ
DDを出力端子３８に印加する。こうして、プッシュプル
・マトリクス１０の列２０が、最初のクロックパルス時
にアドレスされ、そして列２１が１番目のクロックパル
ス時にアドレスされる。カウンタ３１の８個の出力ビッ
トを利用して複数の論理回路３３をアドレスするので、
２５６個までの論理回路を個別にアドレスすることがで
きる。
５の各第２入力端子に、直接接続される。ゲート３４の
出力端子は、反転され駆動部３６の制御ゲートに接続さ
れる。ゲート３５の出力端子は、直接駆動部３７の制御
ゲートに接続される。駆動部３６，３７の接合部は、出
力端子３８であるが、プッシュ−プル・マトリクス１０
の列２０，２１の接続パッドに接続される。この具体的
実施例では、カウンタ３１の第１（最下位）出力ビット
は、まずゲート３５（０出力ビット）、そして次のクロ
ックパルスでゲート３４（１出力ビット）というよう
に、交互に選択する。更に、他の８本の出力ビットは、
この第１ビットの切り替え中一定のままであるので、最
初の２つのクロックパルスがカウンタ３１に印加される
際、まず駆動部３７が活性化されて出力端子３８をグラ
ウンドレベルにし、そして駆動部３６が活性化されてＶ
DDを出力端子３８に印加する。こうして、プッシュプル
・マトリクス１０の列２０が、最初のクロックパルス時
にアドレスされ、そして列２１が１番目のクロックパル
ス時にアドレスされる。カウンタ３１の８個の出力ビッ
トを利用して複数の論理回路３３をアドレスするので、
２５６個までの論理回路を個別にアドレスすることがで
きる。
【００１７】図５を具体的に参照すると、行駆動回路４
０が１つだけ示される。同様な行駆動回路４０が、各行
接続パッドに設けられる。各行駆動回路４０は、一対の
二入力端子ゲート４１，４２、２つのＰチャンネル駆動
部４３，４４、ならびに２つのＮチャンネル駆動部４
５，４６で構成される。Ｐチャンネル駆動部４３，４４
は、電源ＶDDと出力端子４７との間で、直列に接続され
る。Ｎチャンネル駆動部４５，４６は、出力端子４５と
基準電位との間で、直列に接続される。基準電位は、本
実施例ではグラウンドである。Ｐチャンネル駆動部４３
およびＮチャンネル駆動部４６は、定電流源として作用
し、その制御ゲートに印加されるバイアス電圧によって
活性化される。ゲート４１の出力端子は、Ｐチャンネル
駆動部４４の制御ゲートに接続され、ゲート４２の出力
端子は、Ｎチャンネル駆動部４５の制御ゲートに接続さ
れる。ゲート４１，４２の各々の入力端子は、データ入
力端子４８に接続される。ゲート４１の第２入力端子
は、反転器を介して、カウンタ３１の第１（最下位）出
力ビットに接続され、ゲート４２の第２入力端子は、カ
ウンタ３１の第１出力ビット端子に直接接続される。
０が１つだけ示される。同様な行駆動回路４０が、各行
接続パッドに設けられる。各行駆動回路４０は、一対の
二入力端子ゲート４１，４２、２つのＰチャンネル駆動
部４３，４４、ならびに２つのＮチャンネル駆動部４
５，４６で構成される。Ｐチャンネル駆動部４３，４４
は、電源ＶDDと出力端子４７との間で、直列に接続され
る。Ｎチャンネル駆動部４５，４６は、出力端子４５と
基準電位との間で、直列に接続される。基準電位は、本
実施例ではグラウンドである。Ｐチャンネル駆動部４３
およびＮチャンネル駆動部４６は、定電流源として作用
し、その制御ゲートに印加されるバイアス電圧によって
活性化される。ゲート４１の出力端子は、Ｐチャンネル
駆動部４４の制御ゲートに接続され、ゲート４２の出力
端子は、Ｎチャンネル駆動部４５の制御ゲートに接続さ
れる。ゲート４１，４２の各々の入力端子は、データ入
力端子４８に接続される。ゲート４１の第２入力端子
は、反転器を介して、カウンタ３１の第１（最下位）出
力ビットに接続され、ゲート４２の第２入力端子は、カ
ウンタ３１の第１出力ビット端子に直接接続される。
【００１８】本実施例では、端子４８上のデータは、一
連の１および０から成るものであり、特定のＬＥＤが活
性化されているか否かを示す。しかしながら、残りの列
２１，２３におけるダイオードは逆接続されるので、こ
れらのダイオードを活性化するには、残りの列２１，２
３に印加した電位より低い電位を、行に印加しなければ
ならない。また、ダイオードが逆接続されていない、１
つおきの列については、ダイオードを活性化するために
は、選択した行に正電位を印加しなければならない。し
たがって、１つおきの列の一方２０，２２が、カウンタ
３１の第１出力ビットによって選択された時、カウンタ
３１の同じ出力ビットが、行駆動回路のゲート４１，４
２にＰチャンネル駆動部４４を選択させる。Ｐチャンネ
ル駆動部４４は、現データ・ビットが１であれば、オン
となる。同様に、残りの列２１，２３が、カウンタ３１
の第１出力ビットによって選択される時、カウンタ３１
の同じ出力ビットが、行駆動回路のゲート４１，４２
に、Ｎチャンネル駆動部４５を選択させ、現データ・ビ
ットが１であれば、Ｎチャンネル駆動部４５はオンとな
る。
連の１および０から成るものであり、特定のＬＥＤが活
性化されているか否かを示す。しかしながら、残りの列
２１，２３におけるダイオードは逆接続されるので、こ
れらのダイオードを活性化するには、残りの列２１，２
３に印加した電位より低い電位を、行に印加しなければ
ならない。また、ダイオードが逆接続されていない、１
つおきの列については、ダイオードを活性化するために
は、選択した行に正電位を印加しなければならない。し
たがって、１つおきの列の一方２０，２２が、カウンタ
３１の第１出力ビットによって選択された時、カウンタ
３１の同じ出力ビットが、行駆動回路のゲート４１，４
２にＰチャンネル駆動部４４を選択させる。Ｐチャンネ
ル駆動部４４は、現データ・ビットが１であれば、オン
となる。同様に、残りの列２１，２３が、カウンタ３１
の第１出力ビットによって選択される時、カウンタ３１
の同じ出力ビットが、行駆動回路のゲート４１，４２
に、Ｎチャンネル駆動部４５を選択させ、現データ・ビ
ットが１であれば、Ｎチャンネル駆動部４５はオンとな
る。
【００１９】図６は、図２のマトリクスが完全な表示を
行なえるようにするための、完全な駆動回路５０を含む
電子通信装置を示す簡略化したブロック図である。通信
装置４９は、例えば二方向ラジオやページャのような、
送られるおよび／または受け取られるメッセージを表示
する表示装置を内臓したものであれば、どのような装置
でもよい。駆動回路５０は、カウンタ３１、複数の論理
回路３２、複数の行駆動回路４０、および外部インター
フェースからビデオデータを受け取るように接続される
ランダム・アクセス・メモリ（ＲＡＭ）５２で構成され
る。カウンタ３１は、上述のように、極ビットと８ビッ
トのアドレスを、複数の論理回路の各々に供給する。し
たがって、列の各々は連続的にアドレスされる。また、
カウンタ３１は、極ビットを、複数の行駆動部にも供給
すると共に、ＲＡＭ５２にクロックを送り、論理回路３
２および行駆動部４０に供給されるアドレス入力と極ビ
ットとに同期して、データ・ビットが複数の行駆動部４
０に供給される。
行なえるようにするための、完全な駆動回路５０を含む
電子通信装置を示す簡略化したブロック図である。通信
装置４９は、例えば二方向ラジオやページャのような、
送られるおよび／または受け取られるメッセージを表示
する表示装置を内臓したものであれば、どのような装置
でもよい。駆動回路５０は、カウンタ３１、複数の論理
回路３２、複数の行駆動回路４０、および外部インター
フェースからビデオデータを受け取るように接続される
ランダム・アクセス・メモリ（ＲＡＭ）５２で構成され
る。カウンタ３１は、上述のように、極ビットと８ビッ
トのアドレスを、複数の論理回路の各々に供給する。し
たがって、列の各々は連続的にアドレスされる。また、
カウンタ３１は、極ビットを、複数の行駆動部にも供給
すると共に、ＲＡＭ５２にクロックを送り、論理回路３
２および行駆動部４０に供給されるアドレス入力と極ビ
ットとに同期して、データ・ビットが複数の行駆動部４
０に供給される。
【００２０】
【発明の効果】マトリクス内の列をアドレスするのに必
要な外部接続、即ち接続パッドの数は、半分に減少す
る。更に、残りの列への接続を逆にすることは、マトリ
クスの製造中に内部的に行われるので、そのための空間
や処理ステップを新たに加えることは、事実上必要では
ない。また、内部接続には、アレイ上に更に素子を追加
する必要がない。プッシュプル・マトリクスは、複雑な
駆動回路の追加や、駆動回路内でのバスラインの追加、
或は高価な外部回路を全く必要としない。駆動回路の簡
素さは、開示した駆動回路において示してある。ここで
は、高速で使い勝手のよいＣＭＯＳ回路を組み込んだ、
具体的な駆動回路を開示したが、異なる導電型等を用い
た他の駆動回路も考案できることは、理解されよう。
要な外部接続、即ち接続パッドの数は、半分に減少す
る。更に、残りの列への接続を逆にすることは、マトリ
クスの製造中に内部的に行われるので、そのための空間
や処理ステップを新たに加えることは、事実上必要では
ない。また、内部接続には、アレイ上に更に素子を追加
する必要がない。プッシュプル・マトリクスは、複雑な
駆動回路の追加や、駆動回路内でのバスラインの追加、
或は高価な外部回路を全く必要としない。駆動回路の簡
素さは、開示した駆動回路において示してある。ここで
は、高速で使い勝手のよいＣＭＯＳ回路を組み込んだ、
具体的な駆動回路を開示したが、異なる導電型等を用い
た他の駆動回路も考案できることは、理解されよう。
【図１】従来技術のマトリクスの概略図。
【図２】本発明の一部を組み込んだ発光ダイオードのプ
ッシュープル・マトリクスを示す概略図。
ッシュープル・マトリクスを示す概略図。
【図３】図２に示すように接続された１対のＬＥＤの簡
略化した断面図。
略化した断面図。
【図４】図２のマトリクス用駆動回路の一部分のブロッ
ク図。
ク図。
【図５】図２のマトリクス用駆動回路の別の部分を示す
図。
図。
【図６】完全な表示装置を提供するための、図２のマト
リクス用の完全な駆動回路の簡略化されたブロック図を
含む、電子通信装置を示す図。
リクス用の完全な駆動回路の簡略化されたブロック図を
含む、電子通信装置を示す図。
１０ プッシュプル・マトリクス １２〜１６，２０〜２３ 接続導体 ３０，４０ 駆動回路 ３１ カウンタ ３２ 論理回路 ６０ 半導体／有機発光ダイオード ６１ 基板 ６２ 導電性材料層 ６３ キャリア注入層 ６４ 発光層 ６５ 導電性層 ６７ 垂直接続部
Claims (3)
- 【請求項１】プッシュプル・アドレス可能マトリクスで
あって：基板（６１）；前記基板上に形成され、各々第
１および第２電極（６３，６４）を備え、行および列に
分割される、複数の電気的構成物（６０）；および各々
が前記構成物の行および列に対応するように前記基板上
に配置され、前記構成物の各第１および第２電極に結合
されて、アドレス可能なマトリクスを構成する、接続導
体の行および列（６２，６５）であって、各１つおきの
列内にある前記複数の構成物の前記第１電極は全て、前
記接続導体の対応する１つおきの列に接続され、各残り
の１つおきの列内にある前記複数の構成物の前記第２電
極は全て、前記接続導体の対応する残りの１つおきの列
に接続され、その他の第１および第２電極の各々は、前
記接続導体の対応する行に接続される、前記接続導体；
から成ることを特徴とするプッシュプル・アドレス可能
マトリクス。 - 【請求項２】プッシュプル・アドレス可能マトリクスで
あって：基板（６１）；前記基板上に形成され、各々ア
ノード（６４）とカソード（６３）とを備え、複数の行
および列に分割される、複数の発光ダイオード（６
０）；および各々が前記ダイオードの行および列に対応
するように前記基板上に配置され、前記ダイオードの各
アノードおよびカソードに結合されて、アドレス可能な
マトリクスを構成する、接続導体の行および列（６２，
６５）であって、各１つおきの列内にある前記複数のダ
イオードの前記アノードの全ては、前記接続導体の対応
する１つおきの列に接続され、各残りの１つおきの列内
にある前記複数のダイオードのカソードの全ては、前記
接続導体の対応する残りの１つおきの列に接続され、そ
の他のアノードおよびカソードの各々は、接続導体の対
応する行に接続され、各１つおきの接続導体の列は、異
なる残りの１つおきの接続導体の列に接続される、前記
接続導体；から成ることを特徴とする、プッシュプル・
アドレス可能マトリクス。 - 【請求項３】プッシュプル・アドレス可能マトリクスを
用いた表示装置であって：基板（６１）；前記基板上に
形成され、各々アノード（６４）とカソード（６３）と
を備えており、複数の行および列に分割される、複数の
発光ダイオード（６０）；各々が前記ダイオードの行お
よび列に対応するように前記基板上に配置され、前記ダ
イオードの各アノードおよびカソードに結合されて、ア
ドレス可能なマトリクスを構成する、接続導体の行およ
び列（６２，６５）であって、各１つおきの列内にある
前記複数のダイオードの前記アノードの全ては、前記接
続導体の対応する１つおきの列に接続され、各残りの１
つおきの列内にある前記複数のダイオードのカソードの
全ては、前記接続導体の対応する残りの１つおきの列に
接続され、その他のアノードおよびカソードの各々は、
接続導体の対応する行に接続され、各１つおきの接続導
体の列は、異なる残りの１つおきの接続導体の列に接続
される、前記接続導体；複数のマルチビット出力信号を
供給するように設計された、複数のマルチビット出力端
子（ｂ1−ｂ8）と、方向出力信号を供給する方向出力端
子（ｂ0）とを有するカウンタ（３１）；前記カウンタ
から前記マルチビット出力信号を受取るように結合され
ている、複数の論理回路（３０）であって、各出力信号
が前記複数の論理回路の選択された１つをアドレスし、
各論理回路は、更に前記カウンタからの前記方向出力信
号を受取るように結合されると共に、それに応答して第
１および第２出力信号を選択的に供給するように構成さ
れ、各論理回路は、前記第１および第２出力信号を、外
部列接続器の異なる１つに供給するように接続され、お
よび前記第１および第２出力信号の各々は、１つおきの
および残りの列の異なる１つを活性化するように形成さ
れる、前記論理回路；および前記カウンタからの前記方
向出力信号を受取るように結合される、複数の駆動回路
（３２，４０）であって、各駆動回路は、前記方向出力
信号に応答して、第１および第２出力信号を選択的に供
給するように構成され、各駆動回路は、前記外部行接続
器の異なる１つに接続されて、前記第１および第２出力
信号をそれに供給し、更に前記第１および第２出力信号
の各々は、前記外部行接続器の前記異なる１つに取り付
けられた電気的構成物を、前記１つおきおよび残りの列
の活性化された異なる１つにおいて、活性化させるよう
に形成される、前記駆動回路；から成ることを特徴とす
る表示装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US97385492A | 1992-11-09 | 1992-11-09 | |
| US973854 | 1992-11-09 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06208342A true JPH06208342A (ja) | 1994-07-26 |
Family
ID=25521296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5299049A Pending JPH06208342A (ja) | 1992-11-09 | 1993-11-05 | プッシュプル・マトリクスのアドレッシング |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0597226A1 (ja) |
| JP (1) | JPH06208342A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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