JPH06204621A - 半導体膜の作製方法 - Google Patents
半導体膜の作製方法Info
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- JPH06204621A JPH06204621A JP103293A JP103293A JPH06204621A JP H06204621 A JPH06204621 A JP H06204621A JP 103293 A JP103293 A JP 103293A JP 103293 A JP103293 A JP 103293A JP H06204621 A JPH06204621 A JP H06204621A
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Abstract
(57)【要約】
【目的】 ５００ｎｍ付近の発振波長を有する青色発光
素子を作製する際に用いる基板としてＧａＡＳ基板上
に、大面積で欠陥のない高品質の厚膜ＺｎＳｅを作製
し、低しきい値発振を可能とする。 【構成】 ＧａＡｓ基板１上にＧａＡｓ層３を成長す
る。ＧａＡｓ層３の上に保護層６を形成したあと、Ｇａ
Ａｓ基板１の裏面の一部を所定の厚さまでエッチング除
去する。保護膜６を除去して基板１表面にＺｎＳｅを所
定の厚さ作製して後、基板裏面でのエッチング除去され
なかった層を除去してＺｎＳｅ７のみの領域を作製す
る。ウエハー全域で良好な厚膜ＺｎＳｅが得らる。
素子を作製する際に用いる基板としてＧａＡＳ基板上
に、大面積で欠陥のない高品質の厚膜ＺｎＳｅを作製
し、低しきい値発振を可能とする。 【構成】 ＧａＡｓ基板１上にＧａＡｓ層３を成長す
る。ＧａＡｓ層３の上に保護層６を形成したあと、Ｇａ
Ａｓ基板１の裏面の一部を所定の厚さまでエッチング除
去する。保護膜６を除去して基板１表面にＺｎＳｅを所
定の厚さ作製して後、基板裏面でのエッチング除去され
なかった層を除去してＺｎＳｅ７のみの領域を作製す
る。ウエハー全域で良好な厚膜ＺｎＳｅが得らる。
Description
【０００１】
【産業上の利用分野】本発明は４００ｎｍ〜５００ｎｍ
付近の発振波長を有する青色発光素子を作製する際に用
いる基板を作製する方法を提供するものである。
付近の発振波長を有する青色発光素子を作製する際に用
いる基板を作製する方法を提供するものである。
【０００２】
【従来の技術】最近の半導体結晶成長技術の著しい進歩
によりこれまで不可能といわれていたｐ型のＺｎｓｅ系
の結晶が得られるようになり、ｐｎ接合を利用した発光
ダイオードや半導体レーザが報告されるようになってき
た。
によりこれまで不可能といわれていたｐ型のＺｎｓｅ系
の結晶が得られるようになり、ｐｎ接合を利用した発光
ダイオードや半導体レーザが報告されるようになってき
た。
【０００３】この材料系の魅力は４００ｎｍ〜５００ｎ
ｍ付近の発光波長の青色光が得られることである。この
材料系を用いて作製した半導体レーザの構造を図４に示
す（アフ゜ライト゛フィシ゛ックスレタース゛、M.A.Haase et. Appl.Phys.L
ett.59 1272(1991)）。
ｍ付近の発光波長の青色光が得られることである。この
材料系を用いて作製した半導体レーザの構造を図４に示
す（アフ゜ライト゛フィシ゛ックスレタース゛、M.A.Haase et. Appl.Phys.L
ett.59 1272(1991)）。
【０００４】分子線エピタキシー法（MBE;Molecular Be
am Epitaxy）により、ｎ型ＧａＡｓ基板４１上にｎ−Ｇ
ａＡｓバッファー層４２、ｎ+−ＺｎＳｅ層４３、ｎ−
ＺｎＳＳｅ層４４、ｎ−ＺｎＳｅ層４５、アンドープＣ
ｄＺｎＳｅ活性層４６、ｐ−ＺｎＳｅ層４７、ｐ−Ｚｎ
ＳＳｅ層４８、ｐ+−ＺｎＳｅキャップ層４９を順次積
層した後、ｐ+−ＺｎＳｅキャップ層４９上にストライ
プ状に溝を有するポリイミド層５０を形成して電流狭搾
層とし、それらの上にＡｕ電極５１を、ｎ−ＧａＡｓ基
板４１側にＩｎ電極５２を形成した構造となっている。
am Epitaxy）により、ｎ型ＧａＡｓ基板４１上にｎ−Ｇ
ａＡｓバッファー層４２、ｎ+−ＺｎＳｅ層４３、ｎ−
ＺｎＳＳｅ層４４、ｎ−ＺｎＳｅ層４５、アンドープＣ
ｄＺｎＳｅ活性層４６、ｐ−ＺｎＳｅ層４７、ｐ−Ｚｎ
ＳＳｅ層４８、ｐ+−ＺｎＳｅキャップ層４９を順次積
層した後、ｐ+−ＺｎＳｅキャップ層４９上にストライ
プ状に溝を有するポリイミド層５０を形成して電流狭搾
層とし、それらの上にＡｕ電極５１を、ｎ−ＧａＡｓ基
板４１側にＩｎ電極５２を形成した構造となっている。
【０００５】
【発明が解決しようとする課題】しかしながら、この構
造による半導体レーザには以下のようないくつかの課題
が存在する。 （１）半導体レーザの基板には格子定数および熱膨張係
数が大きく異なるＧａＡｓを使用していることである。
格子定数は３００Ｋで、ＧａＡｓが５．６５３３Å、Ｚ
ｎＳｅは５．６６８Åで不整合率はおよそ０．２６％あ
る。一般に良好なエピタキシャル膜を結晶成長しようと
する場合、格子不整合率は０．１％以内にあることが好
ましい。また、線熱膨張係数はＧａＡｓが６．０×１０
-6Ｋ-1、ＺｎＳｅが７．５５×１０-6Ｋ-1であり、結晶
成長温度では、さらに格子定数は離れ、益々良好な結晶
は得られなくなると共に、この熱膨張係数の違いにより
成長温度から室温まで温度を降下させる際に、ＺｎＳｅ
に欠陥を誘発する可能性がある。 （２）ＺｎＳｅをＺｎＳｅ基板上に成長させればよいの
であるが入手が困難である。ＧａＡｓ基板は今日、３イ
ンチウエハーが入手が可能であるが、ｎ型あるいはｐ型
の伝導性を示すＺｎＳｅ基板の作製が困難である。
造による半導体レーザには以下のようないくつかの課題
が存在する。 （１）半導体レーザの基板には格子定数および熱膨張係
数が大きく異なるＧａＡｓを使用していることである。
格子定数は３００Ｋで、ＧａＡｓが５．６５３３Å、Ｚ
ｎＳｅは５．６６８Åで不整合率はおよそ０．２６％あ
る。一般に良好なエピタキシャル膜を結晶成長しようと
する場合、格子不整合率は０．１％以内にあることが好
ましい。また、線熱膨張係数はＧａＡｓが６．０×１０
-6Ｋ-1、ＺｎＳｅが７．５５×１０-6Ｋ-1であり、結晶
成長温度では、さらに格子定数は離れ、益々良好な結晶
は得られなくなると共に、この熱膨張係数の違いにより
成長温度から室温まで温度を降下させる際に、ＺｎＳｅ
に欠陥を誘発する可能性がある。 （２）ＺｎＳｅをＺｎＳｅ基板上に成長させればよいの
であるが入手が困難である。ＧａＡｓ基板は今日、３イ
ンチウエハーが入手が可能であるが、ｎ型あるいはｐ型
の伝導性を示すＺｎＳｅ基板の作製が困難である。
【０００６】そこで、本発明は、入手が可能な半導体基
板を使用して、基板とは大きく格子定数が異なる大面積
の厚膜半導体結晶を作製することを目的とする。
板を使用して、基板とは大きく格子定数が異なる大面積
の厚膜半導体結晶を作製することを目的とする。
【０００７】
【課題を解決するための手段】この発明の要旨とすると
ころは、既存の良好な結晶性を有するＧａＡｓ基板を種
結晶として用いて厚膜ＺｎＳｅを作製することである。
ころは、既存の良好な結晶性を有するＧａＡｓ基板を種
結晶として用いて厚膜ＺｎＳｅを作製することである。
【０００８】３インチあるいは２インチのＧａＡｓ基板
の表面に所定の厚さの例えばＡｌＧａＡｓ層およびＧａ
Ａｓ層を順次形成し、ＧａＡｓ基板の裏面に酸化膜ある
は窒化膜で例えば幅５００μｍ程度のストライプ溝を少
なくとも２方向形成し、表面をレジスト膜あるいは酸化
膜あるいは窒化膜で保護した後、裏面を例えばｐＨが７
近傍のアンモニアを含むエッチング液でＧａＡｓのみを
選択的にエッチング除去し、ＡｌＧａＡｓ層でエッチン
グを停止し、基板表面の保護膜を除去して、ＺｎＳｅ厚
膜形成用の基板とする。
の表面に所定の厚さの例えばＡｌＧａＡｓ層およびＧａ
Ａｓ層を順次形成し、ＧａＡｓ基板の裏面に酸化膜ある
は窒化膜で例えば幅５００μｍ程度のストライプ溝を少
なくとも２方向形成し、表面をレジスト膜あるいは酸化
膜あるいは窒化膜で保護した後、裏面を例えばｐＨが７
近傍のアンモニアを含むエッチング液でＧａＡｓのみを
選択的にエッチング除去し、ＡｌＧａＡｓ層でエッチン
グを停止し、基板表面の保護膜を除去して、ＺｎＳｅ厚
膜形成用の基板とする。
【０００９】
【作用】良好な特性を有する素子を再現性よく大量生産
するためには、まず結晶性のよい基板を作製するか入手
する必要があるが、本発明で高品質のＺｎＳｅが大面積
にわたって再現性よく得られることから、例えば半導体
レーザ全体で全く欠陥のない高品質のダブルヘテロ構造
が得られ、効率よく発光するようになり、極めて低いし
きい値電流で発振が可能となる。
するためには、まず結晶性のよい基板を作製するか入手
する必要があるが、本発明で高品質のＺｎＳｅが大面積
にわたって再現性よく得られることから、例えば半導体
レーザ全体で全く欠陥のない高品質のダブルヘテロ構造
が得られ、効率よく発光するようになり、極めて低いし
きい値電流で発振が可能となる。
【００１０】
【実施例】以下に実施例を用いて本発明を説明する。
【００１１】（実施例１）図１は、本発明の第１の実施
例である厚膜ＺｎＳｅの形成方法を説明するための図で
ある。
例である厚膜ＺｎＳｅの形成方法を説明するための図で
ある。
【００１２】ウエハー全体にＺｎＳｅの厚膜７が形成さ
れている。上図の斜線部は、下図のＧａＡｓ基板１、Ａ
ｌＧａＡｓ層２およびＧａＡｓ層３の残された部分を示
し、斜線のない部分はｎ−ＺｎＳｅ層７のみの部分を示
す。ここで、下図は上図のＡＢで示される断面を示して
いる。
れている。上図の斜線部は、下図のＧａＡｓ基板１、Ａ
ｌＧａＡｓ層２およびＧａＡｓ層３の残された部分を示
し、斜線のない部分はｎ−ＺｎＳｅ層７のみの部分を示
す。ここで、下図は上図のＡＢで示される断面を示して
いる。
【００１３】図２に具体的に厚膜形成プロセスを示す。
例えば、直径が２インチで厚さが３５０μｍのＧａＡｓ
基板１の表面に例えば有機金属気相成長法（以下にＭＯ
ＶＰＥと記す）により１００ｎｍの厚さのＡｌＧａＡｓ
層２（例えばＡｌを３０％含む）および２０００ｎｍの
厚さのＧａＡｓ層３を順次成長する（図２（ａ））。こ
のウエハーの裏面にＣＶＤ法もしくはスパッター法でＳ
ｉＯ2もしくはＳｉＮなどの保護膜４を形成してホトリ
ソグラフィーおよびエッチングにより酸化膜もしくは窒
化膜をエッチング除去して図２（ｂ）で示すようなエッ
チング部５を形成する。
例えば、直径が２インチで厚さが３５０μｍのＧａＡｓ
基板１の表面に例えば有機金属気相成長法（以下にＭＯ
ＶＰＥと記す）により１００ｎｍの厚さのＡｌＧａＡｓ
層２（例えばＡｌを３０％含む）および２０００ｎｍの
厚さのＧａＡｓ層３を順次成長する（図２（ａ））。こ
のウエハーの裏面にＣＶＤ法もしくはスパッター法でＳ
ｉＯ2もしくはＳｉＮなどの保護膜４を形成してホトリ
ソグラフィーおよびエッチングにより酸化膜もしくは窒
化膜をエッチング除去して図２（ｂ）で示すようなエッ
チング部５を形成する。
【００１４】アンモニアと過酸化水素をｐＨが７程度と
なるように混合してＧａＡｓ基板１のエッチング液を作
製し、ＧａＡｓ基板１の表面を酸化膜もしくは窒化膜も
しくはレジスト膜からなる保護膜６で保護した後、上記
エッチング液を用いてＧａＡｓ基板１をエッチング除去
する（図２（ｃ））。
なるように混合してＧａＡｓ基板１のエッチング液を作
製し、ＧａＡｓ基板１の表面を酸化膜もしくは窒化膜も
しくはレジスト膜からなる保護膜６で保護した後、上記
エッチング液を用いてＧａＡｓ基板１をエッチング除去
する（図２（ｃ））。
【００１５】ここで使用しているエッチング液はＧａＡ
ｓとＡｌが３０％含まれるＡｌＧａＡｓに対しては１０
倍ほどエッチング速度が異なりＡｌＧａＡｓ層２でエッ
チングが停止する。従って、エッチングされた領域はＧ
ａＡｓ基板１はエッチング除去されるが表面には約２１
００ｎｍの厚さであるＡｌＧａＡｓ層２とＧａＡｓ層３
は残る。
ｓとＡｌが３０％含まれるＡｌＧａＡｓに対しては１０
倍ほどエッチング速度が異なりＡｌＧａＡｓ層２でエッ
チングが停止する。従って、エッチングされた領域はＧ
ａＡｓ基板１はエッチング除去されるが表面には約２１
００ｎｍの厚さであるＡｌＧａＡｓ層２とＧａＡｓ層３
は残る。
【００１６】このウエハーの表面の保護膜６を除去した
後、例えばＭＯＶＰＥ法によりｎ−ＺｎＳｅ層７を３μ
ｍ程度形成する。硫酸と過酸化水素と水が５：１：１混
合されたエッチング液にウエハーをいれてＡｌＧａＡｓ
層２とＧａＡｓ層３を除去する（図２（ｄ））。この
時、ＧａＡｓ基板１も若干エッチングされるが、ハンド
リングには支障はない。
後、例えばＭＯＶＰＥ法によりｎ−ＺｎＳｅ層７を３μ
ｍ程度形成する。硫酸と過酸化水素と水が５：１：１混
合されたエッチング液にウエハーをいれてＡｌＧａＡｓ
層２とＧａＡｓ層３を除去する（図２（ｄ））。この
時、ＧａＡｓ基板１も若干エッチングされるが、ハンド
リングには支障はない。
【００１７】このウエハー上に例えば常圧のＭＯＶＰＥ
法を用いてｎ−ＺｎＳｅを成長する。裏面にこのような
工夫を施さないＧａＡｓ基板上にＺｎＳｅを成長した場
合格子不整合率が０．２６％もあるため欠陥のない厚膜
のＺｎＳｅ層を形成することはできなかったが、本発明
で薄膜ＺｎＳｅ層上に厚膜ＺｎＳｅ層を形成すためほぼ
全領域にわたって欠陥はほとんどないものが得られる。
ハンドリングのために残してあるＧａＡｓ基板１も厚膜
ＺｎＳｅを形成した後、硫酸と過酸化水素と水が５：
１：１混合されたエッチング液を使用すると、ＺｎＳｅ
とＧａＡｓ基板との界面にストレスが集中しているため
エッチングが早くＺｎＳｅとＧａＡｓ基板との分離は容
易である。
法を用いてｎ−ＺｎＳｅを成長する。裏面にこのような
工夫を施さないＧａＡｓ基板上にＺｎＳｅを成長した場
合格子不整合率が０．２６％もあるため欠陥のない厚膜
のＺｎＳｅ層を形成することはできなかったが、本発明
で薄膜ＺｎＳｅ層上に厚膜ＺｎＳｅ層を形成すためほぼ
全領域にわたって欠陥はほとんどないものが得られる。
ハンドリングのために残してあるＧａＡｓ基板１も厚膜
ＺｎＳｅを形成した後、硫酸と過酸化水素と水が５：
１：１混合されたエッチング液を使用すると、ＺｎＳｅ
とＧａＡｓ基板との界面にストレスが集中しているため
エッチングが早くＺｎＳｅとＧａＡｓ基板との分離は容
易である。
【００１８】（実施例２）図３に第２の実施例を示す。
ＧａＡｓ基板１の裏面にエッチング領域を形成する工程
は実施例１に示した図１における（ａ）〜（ｃ）と同様
である。図３は、図２（ｃ）の次の工程で保護膜６を除
去した後、厚膜のｎ−ＺｎＳｅ層８を作製した様子を示
す。ｎ−ＺｎＳｅ層８の下にあるＧａＡｓ層３とＡｌＧ
ａＡｓ層２を除去せずに厚膜ＺｎＳｅを成長させるの
で、０．２６％の格子不整合からｎ−ＺｎＳｅ層８の厚
さがおよそ１０μｍを程度成長した時点でＧａＡｓ層３
とＡｌＧａＡｓ層２に亀裂９が生じる。実施例１では、
ほとんどの領域で良好な厚膜ｎ−ＺｎＳｅ層が得られる
が、実施例２では、亀裂９の生じ方によってはｎ−Ｚｎ
Ｓｅ層８の方にも欠陥が生じる部分がある。欠陥のない
部分は、実施例１と同様良好な結晶性を有する厚膜のＺ
ｎＳｅが大面積にわたって得られる。
ＧａＡｓ基板１の裏面にエッチング領域を形成する工程
は実施例１に示した図１における（ａ）〜（ｃ）と同様
である。図３は、図２（ｃ）の次の工程で保護膜６を除
去した後、厚膜のｎ−ＺｎＳｅ層８を作製した様子を示
す。ｎ−ＺｎＳｅ層８の下にあるＧａＡｓ層３とＡｌＧ
ａＡｓ層２を除去せずに厚膜ＺｎＳｅを成長させるの
で、０．２６％の格子不整合からｎ−ＺｎＳｅ層８の厚
さがおよそ１０μｍを程度成長した時点でＧａＡｓ層３
とＡｌＧａＡｓ層２に亀裂９が生じる。実施例１では、
ほとんどの領域で良好な厚膜ｎ−ＺｎＳｅ層が得られる
が、実施例２では、亀裂９の生じ方によってはｎ−Ｚｎ
Ｓｅ層８の方にも欠陥が生じる部分がある。欠陥のない
部分は、実施例１と同様良好な結晶性を有する厚膜のＺ
ｎＳｅが大面積にわたって得られる。
【００１９】以上の実施例で示したように、直径が２イ
ンチの基板のほぼ全域に良好な結晶性を有するＺｎＳｅ
が得られるので、このＺｎＳｅを基板として、従来例で
示したようなダブルヘテロ構造の半導体レーザを作製す
ると、欠陥のない結晶性の極めて優れた半導体レーザが
得られるので、しきい値電流も飛躍的に低下し、３０ｍ
Ａ以下で室温連続発振が可能となる。また、上記実施例
では、厚膜ＺｎＳｅ層の作製にＭＯＶＰＥ法を用いた
が、他のＣＶＤ法やＭＢＥ法でも可能であることはいう
までもない。
ンチの基板のほぼ全域に良好な結晶性を有するＺｎＳｅ
が得られるので、このＺｎＳｅを基板として、従来例で
示したようなダブルヘテロ構造の半導体レーザを作製す
ると、欠陥のない結晶性の極めて優れた半導体レーザが
得られるので、しきい値電流も飛躍的に低下し、３０ｍ
Ａ以下で室温連続発振が可能となる。また、上記実施例
では、厚膜ＺｎＳｅ層の作製にＭＯＶＰＥ法を用いた
が、他のＣＶＤ法やＭＢＥ法でも可能であることはいう
までもない。
【００２０】
【発明の効果】このように発明によれば、良好な結晶性
を有するＧａＡｓ基板を利用して厚膜のＺｎＳｅを作製
するので、これまでにない高品質のＺｎＳｅが大面積に
わたって再現性よくできるため、大量生産、ローコスト
化が図られ、本発明の効果は非常に大なるものがある。
さらに、半導体レーザ用の基板としてだけではなく、セ
ンサーや電子素子などの基板として幅広く利用が可能で
ある。
を有するＧａＡｓ基板を利用して厚膜のＺｎＳｅを作製
するので、これまでにない高品質のＺｎＳｅが大面積に
わたって再現性よくできるため、大量生産、ローコスト
化が図られ、本発明の効果は非常に大なるものがある。
さらに、半導体レーザ用の基板としてだけではなく、セ
ンサーや電子素子などの基板として幅広く利用が可能で
ある。
【図１】本発明の厚膜ＺｎＳｅを形成した基板の全体図
および断面図
および断面図
【図２】本発明の厚膜ＺｎＳｅを形成するための工程断
面図
面図
【図３】本発明の厚膜ＺｎＳｅを形成するための工程断
面図
面図
【図４】従来の半導体レーザの断面構造図
１ ＧａＡｓ基板 ２ ＡｌＧａＡｓ層 ３ ＧａＡｓ層 ４、６ 保護膜 ５ エッチング部 ７、８ ｎ−ＺｎＳｅ
Claims (2)
- 【請求項１】半導体基板上に第１の半導体層を成長させ
る工程と、前記基板裏面の一部を前記第１の半導体膜を
残して除去する工程と、前記第１の半導体層と格子定数
の異なる第２の半導体膜を積層する工程とを有すること
を特徴とする半導体膜の作製方法。 - 【請求項２】ＧａＡｓ基板上に、ＡｌＧａＡｓ層および
ＧａＡｓ層を順次積層する工程と、前記ＧａＡｓ基板の
裏面に第１の保護膜のストライプを形成する工程と、前
記基板表面を第２の保護膜で保護したする工程と、前記
ＧａＡｓ基板の裏面をエッチング液で前記ＧａＡｓのみ
を選択的にエッチング除去し、ＡｌＧａＡｓ層でエッチ
ングを停止する工程と、前記基板表面の第２の保護膜を
除去する工程と、前記ＧａＡｓ層上にＺｎＳｅ層を積層
することを特徴とする半導体膜の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP103293A JPH06204621A (ja) | 1993-01-07 | 1993-01-07 | 半導体膜の作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP103293A JPH06204621A (ja) | 1993-01-07 | 1993-01-07 | 半導体膜の作製方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204621A true JPH06204621A (ja) | 1994-07-22 |
Family
ID=11490231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP103293A Pending JPH06204621A (ja) | 1993-01-07 | 1993-01-07 | 半導体膜の作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06204621A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100501015B1 (ko) * | 1996-05-31 | 2005-10-12 | 스미토모덴키고교가부시키가이샤 | 발광소자와발광소자용웨이퍼및그제조방법 |
-
1993
- 1993-01-07 JP JP103293A patent/JPH06204621A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100501015B1 (ko) * | 1996-05-31 | 2005-10-12 | 스미토모덴키고교가부시키가이샤 | 발광소자와발광소자용웨이퍼및그제조방법 |
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