JPH0620075B2 - Method for manufacturing heterojunction bipolar transistor - Google Patents
Method for manufacturing heterojunction bipolar transistorInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、化合物半導体等のヘテロ接合を利用したヘテ
ロ接合バイポーラトランジスタの製造方法に関する。TECHNICAL FIELD The present invention relates to a method for manufacturing a heterojunction bipolar transistor using a heterojunction such as a compound semiconductor.
近年、半導体装置は高集積化、高速化に向けて、精力的
な研究開発が進められている。特に化合物半導体等のヘ
テロ接合を利用したバイポーラトランジスタ(以下、H
BTと称す)は、エミッタ注入効率が高く、高利得かつ
高速化が期待され、次世代の半導体素子として注目され
ている。このHBTは分子線エピタキシャル成長法、有
機金属熱分解気相成長法等による化合物半導体の薄膜多
層結晶成長技術の進展に伴い、その実現が可能となっ
た。2. Description of the Related Art In recent years, active research and development have been conducted on semiconductor devices toward higher integration and higher speed. In particular, a bipolar transistor (hereinafter referred to as H
BT) has high emitter injection efficiency, high gain and high speed, and is attracting attention as a next-generation semiconductor element. This HBT can be realized with the progress of thin film multi-layer crystal growth technology of compound semiconductors by the molecular beam epitaxial growth method, the organometallic pyrolysis vapor phase growth method and the like.
このHBTにおいて、高速,高周波特製を表わす一つの
指標である最大発振周波数fmaxは次式で示される。In this HBT, the maximum oscillation frequency f max, which is one index indicating high speed and high frequency characteristics, is expressed by the following equation.
ここで、fTは、電流利得遮断周波数、RBはベース抵
抗、CBCはトランジスタの真性領域のベース・コレクタ
接合容量、Cbcはトランジスタの外部領域のベース・コ
レクタ寄生容量である。 Here, f T is the current gain cutoff frequency, R B is the base resistance, C BC is the base-collector junction capacitance in the intrinsic region of the transistor, and C bc is the base-collector parasitic capacitance in the external region of the transistor.
この(1)式から明らかなようり、HBTの高速動作を実
現する一つの手段として、ベース・コレクタ寄生容量C
bcあるいはベース抵抗RBを極力小さくする必要があ
る。従来、この高速動作を実現するために、トランジス
タが構成される基板に対し、基板の表面側から外部ベー
ス領域に選択的に高エネルギーで酸素イオンを注入し、
ベース・コレクタ接合部を半絶縁化することによりベー
ス・コレクタ寄生容量Cbcを低減するとともに、これら
の更に外部ベース領域に、そのベースと同じ導電型を形
成するドーパントをイオン注入し、その後の熱処理によ
りドーパントを活性化して、外部ベース層のシート抵抗
の低減と、その後に形成されるベース電極とのコンタク
ト抵抗の低減とを図ることによりベース抵抗RBを低減
させていた。As is clear from the equation (1), as one means for realizing the high speed operation of the HBT, the base-collector parasitic capacitance C
It is necessary to make bc or base resistance R B as small as possible. Conventionally, in order to realize this high-speed operation, oxygen ions are selectively implanted with high energy from the surface side of the substrate to the external base region with respect to the substrate on which the transistor is formed,
By semi-insulating the base-collector junction, the base-collector parasitic capacitance C bc is reduced, and a dopant forming the same conductivity type as that of the base is ion-implanted into these external base regions, followed by heat treatment. To activate the dopant to reduce the sheet resistance of the external base layer and the contact resistance with the base electrode formed thereafter, thereby reducing the base resistance R B.
第2図はヘテロ接合としてGaAs/AlGaAsを用
いた従来のHBTチップの断面図を示している。FIG. 2 shows a sectional view of a conventional HBT chip using GaAs / AlGaAs as a heterojunction.
半絶縁性基板21上にn型GaAsから成るコレクタ層
22、p型GaAsから成るベース層26、n型AlG
aAsから成るエミッタ層27が形成されている。この
エミッタ層27の直下のベース層26及びコレクタ層2
2は、トランジスタの真性領域を構成し、実際のトラン
ジスタ動作を担う。この真性領域の外部領域において
は、基板の表面から選択的に酸素イオン及びp型の導電
性を形成するドーパント(例えばMg)を順次イオン注
入し熱処理することにより、イオン注入絶縁層211及
びp型GaAsから成るベースコンタクト層212が形
成されている。かかる構成により、真性領域の外部領域
における、ベース・コレクタ寄生容量Cbcを低減すると
共に、ベース・コンタクト層212のシート抵抗の低減
とベース電極28とのコンタクト抵抗の低減を同時には
かり、ベース抵抗RBを低減させていた。On the semi-insulating substrate 21, a collector layer 22 made of n-type GaAs, a base layer 26 made of p-type GaAs, and n-type AlG.
An emitter layer 27 made of aAs is formed. The base layer 26 and the collector layer 2 immediately below the emitter layer 27
2 constitutes the intrinsic region of the transistor and is responsible for the actual transistor operation. In the region outside this intrinsic region, oxygen ions and a dopant (eg, Mg) that forms p-type conductivity are sequentially ion-implanted from the surface of the substrate and heat-treated, so that the ion-implanted insulating layer 211 and the p-type conductivity are formed. A base contact layer 212 made of GaAs is formed. With this configuration, the base-collector parasitic capacitance C bc in the region outside the intrinsic region is reduced, the sheet resistance of the base contact layer 212 and the contact resistance with the base electrode 28 are simultaneously reduced, and the base resistance R is reduced. B was reduced.
このような従来のHBTにおいては、コレクタ層22と
ベースコンタクト層212との間に注入される酸素イオ
ン、及びベースコンタクト層212の形成を目的として
注入されるp型ドーパントはベースコンタクト層212
に結晶欠陥を誘起する。この結晶欠陥は、熱処理によっ
ても完全に除去できないため、この欠陥によってベース
コンタクト層のキャリアがトラップされて、その結果ベ
ース抵抗RBを十分に低減できない。しかも、前述の熱
処理工程は、真性領域におけるベース,エミッタ,コレ
クタの導電型を規定する不純物及び外部ベース層212
にイオン注入された不純物を隣接する層に拡散させ、不
純物濃度分布を変化させてしまい、再結合電流が増加
し、エミッタ注入効率を大幅に劣化させていた。In such a conventional HBT, the oxygen ions implanted between the collector layer 22 and the base contact layer 212 and the p-type dopant implanted for the purpose of forming the base contact layer 212 are the base contact layer 212.
Induces a crystal defect. Since this crystal defect cannot be completely removed even by heat treatment, carriers in the base contact layer are trapped by this defect, and as a result, the base resistance R B cannot be sufficiently reduced. In addition, the heat treatment process described above is performed by the impurities and the external base layer 212 that define the conductivity types of the base, emitter, and collector in the intrinsic region.
The impurity ion-implanted in the substrate was diffused into the adjacent layer, the impurity concentration distribution was changed, the recombination current increased, and the emitter implantation efficiency was significantly deteriorated.
更に、この様なイオン注入法によっては、ベース・コレ
クタ寄生容量Cbcは高々30%乃至40%しか低減され
ない。Furthermore, the base-collector parasitic capacitance Cbc can be reduced by at most 30% to 40% by such an ion implantation method.
本発明の目的は、前記問題点を誘起するイオン注入工程
を必要とせず、しかもベース抵抗及びベース・コレクタ
寄生容量を大幅に低減したヘテロ接合バイポーラトラン
ジスタの製造方法を提供することにある。An object of the present invention is to provide a method for manufacturing a heterojunction bipolar transistor which does not require an ion implantation step for inducing the above-mentioned problems and which has a significantly reduced base resistance and base-collector parasitic capacitance.
本発明のヘテロ接合バイポーラトランジスタの製造方法
は、半絶縁性半導体基板上に第1の半導体材料からなる
コレクタ層を形成する工程と、前記コレクタ層上に所定
パターンのマスクを形成し、このマスクを用いて前記コ
レクタ層をエッチングし、前記半絶縁性半導体基板を露
出する工程と、前記露出した半絶縁性半導体基板上に絶
縁材料もしくは半絶縁性半導体材料からなるスペーサ層
を選択的にエピタキシャル成長する工程と、前記スペー
サ層上に第2の半導体材料からなるベースコンタクト層
をエピタキシャル成長する工程と、前記マスクの前記ス
ペーサ層近傍の端を部分的にエッチングし、前記コレク
タ層を露出する工程と、前記ベースコンタクト層及び前
記コレクタ層の露出部に第3の半導体材料からなるベー
ス層及び第4の半導体材料からなるエミッタ層を順次エ
ピタキシャル成長する工程とを含み構成されている。A method of manufacturing a heterojunction bipolar transistor according to the present invention comprises a step of forming a collector layer made of a first semiconductor material on a semi-insulating semiconductor substrate, a mask having a predetermined pattern is formed on the collector layer, and the mask is used. Etching the collector layer using the same to expose the semi-insulating semiconductor substrate, and selectively epitaxially growing an insulating material or a spacer layer made of a semi-insulating semiconductor material on the exposed semi-insulating semiconductor substrate. A step of epitaxially growing a base contact layer made of a second semiconductor material on the spacer layer; a step of partially etching an end of the mask near the spacer layer to expose the collector layer; A base layer made of a third semiconductor material and a fourth half on the exposed portions of the contact layer and the collector layer. It is configured and the step of successively epitaxially growing an emitter layer made of the body material.
本発明においては、外部ベース領域直下の半絶縁性半導
体基板上に直接エピタキシャル成長によって、半絶縁性
半導体材料からなるスペーサ層を形成するので、外部ベ
ース領域とコレクタ層が対抗していない構造を実現でき
る。従って、ベース・コレクタ寄生容量Cbcをほとんど
零とすることができる。更に外部ベース領域直下に、第
2の半導体材料からなるベースコンタクト層をエピタキ
シャル成長法によって形成しているため、ベースコンタ
クト層のドーピング濃度及び又は厚さを調整することに
よってベース抵抗を大幅に低減できる。しかも、これ等
各層はエピタキシャル成長法で形成しているため、イオ
ン注入工程及びそれにともなう熱処理工程を必要とせ
ず、結晶欠陥の誘起及び不純物の拡散が防止できる。In the present invention, since the spacer layer made of the semi-insulating semiconductor material is formed by epitaxial growth directly on the semi-insulating semiconductor substrate immediately below the external base region, a structure in which the external base region and the collector layer do not oppose each other can be realized. . Therefore, the base-collector parasitic capacitance Cbc can be made almost zero. Further, since the base contact layer made of the second semiconductor material is formed immediately below the external base region by the epitaxial growth method, the base resistance can be significantly reduced by adjusting the doping concentration and / or the thickness of the base contact layer. Moreover, since each of these layers is formed by the epitaxial growth method, it is possible to prevent the induction of crystal defects and the diffusion of impurities without requiring an ion implantation step and a heat treatment step accompanying it.
以下、本発明をnpn型AlGaAs/GaAsHBT
を例にして図面を用いて説明する。Hereinafter, the present invention will be described with reference to npn type AlGaAs / GaAsHBT.
Will be described as an example with reference to the drawings.
第1図(a)乃至第1図(e)は、本発明の一実施例を
製造工程順に説明する素子断面図である。まず、第1図
(a)に示すように、GaAsから成る半絶縁性基板1
1上に、ドナー(例えばSi)をトープしたn型GaA
sから成るコレクタ層12を厚さ0.5μm乃至1.0
μmに分子線エピタキシャル成長法あるいは有機金属熱
分解気相成長法等を用いて成長させた後、SiO2,S
i3N4等の絶縁体から成る所定パターンを有するマス
ク13を形成する。1 (a) to 1 (e) are element cross-sectional views for explaining an embodiment of the present invention in the order of manufacturing steps. First, as shown in FIG. 1A, a semi-insulating substrate 1 made of GaAs.
N-type GaA with a donor (eg, Si) topped on
The collector layer 12 made of s has a thickness of 0.5 μm to 1.0
After growth using molecular beam epitaxy or metal organic decomposition vapor deposition or the like μm, SiO 2, S
A mask 13 having a predetermined pattern made of an insulator such as i 3 N 4 is formed.
次に、第1図(b)に示す様に、マスク13を用いてコ
レクタ層12をエッチング除去し、半絶縁性基板11を
露出させる。エッチング手段としてはほぼ垂直なエッチ
ング断面が得られるBCl3ガス,Cl2ガス等の雰囲
気ガスによる反応性イオンエッチング、あるいは反応性
イオンビームエッチングが好適である。Next, as shown in FIG. 1B, the collector layer 12 is removed by etching using a mask 13 to expose the semi-insulating substrate 11. As the etching means, reactive ion etching with an atmosphere gas such as BCl 3 gas, Cl 2 gas or the like, or a reactive ion beam etching, which can obtain a substantially vertical etching cross section, is suitable.
続いて、第1図(c)に示す様に、半絶縁性基板11の
露出した領域に、半絶縁性基板11と同じ材料で、深い
エネルギー順位のドナー不純物(例えば酸素)もしくは
深いエネルギー順位のアクセプタ不純物(例えばCr,
Fe)をドープすることにより半絶縁化したGaAs
を、コレクタ層12の上面に達するまでエピタキシャル
成長し、スペーサ層15を形成する。更に、このスペー
サ層4の上に、アクセプタ(例えばBe)を高濃度(例
えば4×1019乃至10×1019cm−3)にドープした
p型GaAsから成るベースコンタクト層16をエピタ
キシャル成長する。これらスペーサ層15及びベースコ
ンタクト層16のエピタキシャル成長には、有機金属熱
分解気相成長法に代表される選択性の高い成長法が適し
ている。Then, as shown in FIG. 1 (c), in the exposed region of the semi-insulating substrate 11, the same material as that of the semi-insulating substrate 11 is used and a donor impurity (for example, oxygen) having a deep energy level or a deep energy level is used. Acceptor impurities (eg Cr,
GaAs semi-insulated by doping Fe)
Are epitaxially grown to reach the upper surface of the collector layer 12 to form a spacer layer 15. Further, a base contact layer 16 made of p-type GaAs doped with an acceptor (eg Be) at a high concentration (eg 4 × 10 19 to 10 × 10 19 cm −3 ) is epitaxially grown on the spacer layer 4. For the epitaxial growth of the spacer layer 15 and the base contact layer 16, a highly selective growth method typified by a metal organic thermal decomposition vapor phase growth method is suitable.
続いて、第1図(d)に示す様に、マスク13のベース
コンタクト層16あるいはスペーサ層15に面する側の
端部を選択的にエッチングし、コレクタ層を露出した
後、このコレクタ層12及びベースコンタクト層16上
にアクセプタ(例えばBe)をドープしたp型GaAs
から成るベース層17を厚さ数十ナノメータ乃至数百ナ
ノメータ程度、ドナー(例えばSi)をドープしたn型
GaAsからなるエミッタ層7を数百ナノメータの厚さ
に順次選択的にエピタキシャル成長する。Subsequently, as shown in FIG. 1D, the end of the mask 13 facing the base contact layer 16 or the spacer layer 15 is selectively etched to expose the collector layer, and then the collector layer 12 is exposed. And p-type GaAs doped with acceptor (eg Be) on the base contact layer 16
The base layer 17 made of n is made to have a thickness of several tens of nanometers to several hundreds of nanometers, and the emitter layer 7 made of n-type GaAs doped with a donor (for example, Si) is epitaxially grown to a thickness of several hundreds nanometers.
次に、第1図(e)に示すように、周知の方法で、マス
ク13及びエミッタ層18を部分的にエッチングしてコ
レクタ層12及びベース層17上の電極を形成すべき所
定領域を露出し、n型GaAsに対するオーミック接触
性金属(例えばAuGe/Ni)から成るエミッタ電極
19及びコレクタ電極110、並びにp型GaAsに対
するオーミック電極111を形成してHBTが完成す
る。Next, as shown in FIG. 1 (e), the mask 13 and the emitter layer 18 are partially etched by a known method to expose predetermined regions where electrodes on the collector layer 12 and the base layer 17 are to be formed. Then, an emitter electrode 19 and a collector electrode 110 made of an ohmic contact metal (for example, AuGe / Ni) for n-type GaAs, and an ohmic electrode 111 for p-type GaAs are formed to complete the HBT.
直、本実施例では、スペーサ層15に深いエネルギー順
位を形成するドナーもしくはアクセプタ不純物を含んだ
半絶縁性のGaAsを用いているが、不純物をドープし
ていない真性半導体から成るGaAsを用いても良い。
これは室温において108[Ω・cm]程度の固有抵抗を
呈する半絶縁材料として機能する。又、フッ化カルシウ
ム等のGaAsと格子整合し、エピタキシャル成長でき
る絶縁材料をスペーサ層として用いてもよい。In the present embodiment, the semi-insulating GaAs containing a donor or acceptor impurity that forms a deep energy level is used for the spacer layer 15. However, GaAs made of an intrinsic semiconductor not doped with an impurity may be used. good.
This functions as a semi-insulating material that exhibits a specific resistance of about 10 8 [Ω · cm] at room temperature. Further, an insulating material which is lattice-matched to GaAs such as calcium fluoride and which can be epitaxially grown may be used as the spacer layer.
以上説明した様に本発明では、半絶縁性基板上に、絶縁
材料もしくは半絶縁性半導体材料からなるスペーサ層を
介してベースコンタクト層及びベース層をエピタキシャ
ル成長しているため、外部ベース領域では、ベース層と
コレクタ層が対向しない構成となる。従って、ベース・
コレクタ寄生容量の大幅な低減とベース抵抗の低減をは
かることができ、HBTの動作周波数を大きく向上でき
る。しかも、イオン注入及びそれに伴う熱処理工程を必
要としないため、不純物拡散によるエミッタ注入効率の
低下を防ぐことができる。従って、高速高周波動作可能
なヘテロ接合バイポーラトランジスタを製造できる効果
がある。As described above, in the present invention, the base contact layer and the base layer are epitaxially grown on the semi-insulating substrate via the spacer layer made of an insulating material or a semi-insulating semiconductor material. The layer and the collector layer do not face each other. Therefore, the base
The collector parasitic capacitance and the base resistance can be significantly reduced, and the operating frequency of the HBT can be greatly improved. Moreover, since the ion implantation and the heat treatment step associated therewith are not required, it is possible to prevent the emitter implantation efficiency from being lowered due to the impurity diffusion. Therefore, there is an effect that a heterojunction bipolar transistor that can operate at high speed and high frequency can be manufactured.
第1図(a)〜(e)は、本発明の一実施例を工程順に
説明する素子断面図、第2図は従来のヘテロ接合バイポ
ーラトランジスタの一例を示す断面図である。 11,21……半絶縁性基板、12,22……コレクタ
層、13……マスク、15……スペーサ層、16,21
2……ベースコンタクト層、17,26……ベース層、
18,27……エミッタ層、19,28……エミッタ電
極、110,210……コレクタ電極、111,29…
…ベース電極、211……イオン注入絶縁層。1 (a) to 1 (e) are sectional views of an element for explaining one embodiment of the present invention in the order of steps, and FIG. 2 is a sectional view showing an example of a conventional heterojunction bipolar transistor. 11, 21 ... Semi-insulating substrate, 12, 22 ... Collector layer, 13 ... Mask, 15 ... Spacer layer, 16, 21
2 ... Base contact layer, 17, 26 ... Base layer,
18, 27 ... Emitter layer, 19, 28 ... Emitter electrode, 110, 210 ... Collector electrode, 111, 29 ...
... base electrode, 211 ... ion-implanted insulating layer.
Claims (1)
からなるコレクタ層を形成する工程と、前記コレクタ層
上に所定パターンのマスクを形成し、このマスクを用い
て前記コレクタ層をエッチングし、前記半絶縁性半導体
基板を露出する工程と、前記露出した半絶縁性半導体基
板上に絶縁材料もしくは半絶縁性半導体材料からなるス
ペーサ層を選択的にエピタキシャル成長する工程と、前
記スペーサ層上に第2の半導体材料からなるベースコン
タクト層をエピタキシャル成長する工程と、前記マスク
の前記スペーサ層近傍の端を部分的にエッチングし、前
記コレクタ層を露出する工程と、前記ベースコンタクト
層及び前記コレクタ層の露出部に第3の半導体材料から
なるベース層及び第4の半導体材料からなるエミッタ層
を順次エピタキシャル成長する工程とを含むことを特徴
とするヘテロ接合バイポーラトランジスタの製造方法。1. A step of forming a collector layer made of a first semiconductor material on a semi-insulating semiconductor substrate, a mask having a predetermined pattern is formed on the collector layer, and the collector layer is etched using the mask. A step of exposing the semi-insulating semiconductor substrate, a step of selectively epitaxially growing a spacer layer made of an insulating material or a semi-insulating semiconductor material on the exposed semi-insulating semiconductor substrate, and on the spacer layer. A step of epitaxially growing a base contact layer made of a second semiconductor material; a step of partially etching an end of the mask near the spacer layer to expose the collector layer; and a step of forming the base contact layer and the collector layer. A base layer made of a third semiconductor material and an emitter layer made of a fourth semiconductor material are sequentially epitaxially formed on the exposed portion. Method of manufacturing a heterojunction bipolar transistor which comprises the step of Le growth.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28342387A JPH0620075B2 (en) | 1987-11-09 | 1987-11-09 | Method for manufacturing heterojunction bipolar transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28342387A JPH0620075B2 (en) | 1987-11-09 | 1987-11-09 | Method for manufacturing heterojunction bipolar transistor |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01124257A JPH01124257A (en) | 1989-05-17 |
JPH0620075B2 true JPH0620075B2 (en) | 1994-03-16 |
Family
ID=17665339
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28342387A Expired - Lifetime JPH0620075B2 (en) | 1987-11-09 | 1987-11-09 | Method for manufacturing heterojunction bipolar transistor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0620075B2 (en) |
-
1987
- 1987-11-09 JP JP28342387A patent/JPH0620075B2/en not_active Expired - Lifetime
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Publication number | Publication date |
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JPH01124257A (en) | 1989-05-17 |
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