KR950001149B1 - Manufacturing method of hetero-junction bjt - Google Patents
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Abstract
Description
제1도는 종래의 HBT의 수직 단면도.1 is a vertical cross-sectional view of a conventional HBT.
제2a도~제2f도는 이 발명의 일 실시예에 의한 HBT의 제조공정 순서도.2a to 2f is a flow chart of the manufacturing process of HBT according to an embodiment of the present invention.
이 발명은 이종접합 바이폴라 트랜지스터의 제조방법에 관한 것으로서, 특히 고속 및 고이득을 목적으로 하는 이종접합을 갖는 바이폴라 트랜지스터의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a heterojunction bipolar transistor, and more particularly, to a method of manufacturing a bipolar transistor having a heterojunction for the purpose of high speed and high gain.
일반적인 실리콘(Si) 바이폴라 트랜지스터의 성능을 능가하는 장치로서는 이종접합 바이폴라 트랜지스터(Heterojunction Bipolar Transistor : 이하 HBT라 한다)가 있다. 이와 같은 HBT의 특징은 베이스에서 에미터로 소수 캐리어의 주입이 실질적으로 없기 때문에, 베이스의 불순물 농도가 증가하고 에미터 주입 효율을 고레벨로 유지하는 것이 가능하다는 것이다. 따라서, 베이스폭을 좁게하는 것과 내부 베이스 저항을 낮추는 것이 가능하다. 결과적으로 종래의 바이폴라 트랜지스터와 비교하여 트랜지스터의 전류이득과 차단주파수를 향상시킬 수 있다.As a device that surpasses the performance of a general silicon (Si) bipolar transistor, there is a heterojunction bipolar transistor (hereinafter referred to as HBT). This characteristic of HBT is that since there is substantially no injection of minority carriers from the base to the emitter, it is possible to increase the impurity concentration of the base and maintain the emitter injection efficiency at a high level. Therefore, it is possible to narrow the base width and lower the internal base resistance. As a result, the current gain and the blocking frequency of the transistor can be improved as compared with the conventional bipolar transistor.
따라서 현재 화합물 반도체를 사용한 HBT를 실현하기 위한 시도가 활발하게 진행되고 있으며, 특히 에피택셜 성장 기술등 최근의 진보 결과로서 HBT의 실현이 가능하게 되었다.At present, there are active attempts to realize HBTs using compound semiconductors, and as a result of recent advances such as epitaxial growth technology, HBTs can be realized.
상술한 HBT의 다양한 특성을 향상시키기 위해 사용되는 하나의 기술은 예를들면, 일본국 특허 공개공보소화 60-10775호에 개재된 방식에 의하면, 초격자 구조를 갖는 베이스 영역을 형성하여 베이스 저항을 감소시킴으로써, 스위칭시간이 단축되고 고주파 특성이 향상된다라고 기재되어 있다. 그러나, 이러한 종래의 기술은 콜렉터 주입효율이 베이스 영역내의 캐리어 재결합의 결과로서 콜렉터 주입효율이 낮아지는 문제점이 발생한다.One technique used to improve the various characteristics of the above-described HBT is, for example, according to the method disclosed in Japanese Patent Laid-Open No. 60-10775, to form a base region having a superlattice structure to improve the base resistance. By reducing, it is described that the switching time is shortened and the high frequency characteristic is improved. However, this conventional technique has a problem that the collector injection efficiency is lowered as a result of carrier recombination in the base region.
또한, 종래의 기술을 이용하여 일반적인 자기정합(self-aligned)형 HBT를 형성하는 경우에는, 제1도에 나타낸 바와 같이 먼저 반절연성 GaAs 기판(10)상에 통상의 분자선 에피택시법(Molecular Beam Epitaxy : 이하 MBE라 한다)이나 유기 금속화합물을 이용하는 화학기상 성장법(Metal-Organic Chemical Vapor Deposition : 이하 MOCVD라 한다)에 의해 서브 콜렉터층인 N+형 GaAs층(12), 콜렉터층인 N형 AlGaAs층(14), 베이스층인 P+형, GaAs층(16), 에미터층인 N형 AlGaAs층(18) 및 접촉층인 N+형 GaAs층(20)을 순차적으로 형성한다.In addition, in the case of forming a general self-aligned HBT using a conventional technique, as shown in FIG. 1, a conventional molecular beam epitaxy method is first performed on the semi-insulating GaAs substrate 10. N + type GaAs layer (12), which is a sub-collector layer, and N type, which is a collector layer, by epitaxy (hereinafter referred to as MBE) or a chemical vapor deposition method (hereinafter referred to as MOCVD) using an organic metal compound. An AlGaAs layer 14, a P + type as a base layer, a GaAs layer 16, an N type AlGaAs layer 18 as an emitter layer and an N + type GaAs layer 20 as a contact layer are sequentially formed.
이어서 상기 N+형 GaAs층(20)위에 Ge/Mo/W으로 이루어진 에미터 전극 금속막을 형성한 후 반응성 이온 에칭(Reactive Ion Etching : 이하 RIE라 한다)법에 의해 T자형의 에미터 전극(22)을 형성한다. 이때, 상기 에미터 전극(22)은 N+형 GaAs층(20)과 오믹접촉을 이루게 된다.Subsequently, an emitter electrode metal film made of Ge / Mo / W is formed on the N + type GaAs layer 20, and then a T-shaped emitter electrode 22 is formed by reactive ion etching (hereinafter referred to as RIE). ). At this time, the emitter electrode 22 is in ohmic contact with the N + type GaAs layer 20.
그 다음에 베이스 전극이 형성되는 위치에서만 플리즈마 CVD법으로 유전막인 질화막(Si3N4)을 형성하고나서 패터닝한 다음 상기 질화막을 마스크로 사용하여 아연(Zn)등의 P형 불순물을 고농도로 주입한 후 활성화 되도록 열처리하여 2개의 P+형 이온주입영역(24), (26)을 형성한다. 상기 이온주입영역(24), (26)은 베이스 영역으로 사용된다.Next, a nitride film (Si 3 N 4 ), which is a dielectric film, is formed by a plasma CVD method only at the position where the base electrode is formed, and then patterned. Then, using the nitride film as a mask, P-type impurities such as zinc (Zn) at a high concentration are After implantation, heat treatment is performed so as to be activated to form two P + type ion implantation regions 24 and 26. The ion implantation regions 24 and 26 are used as base regions.
그 다음 리프트 오프법에 의해 상기 P+형 이온주입영역(24)(26) 위에 베이스 전극(28)(30)을 형성한 후 열처리하여 오믹접촉되게 한다. 다음에 N+형 GaAs층(12)이 노출될때까지 메사에칭하고, 상기 노출된 일측부분에 B+이온 또는 H+이온을 주입하여 이웃하는 트랜지스터와 전기적으로 분리시키는 소자분리영역(40)을 N+형 GaAs층(12)과 기판(10)의 일부분까지 형성하고, 또 상기 노출된 N+형 GaAs층(12)위에 콜렉터 전극(32)을 형성하여 완성시킨다.Then, the base electrodes 28 and 30 are formed on the P + type ion implantation regions 24 and 26 by the lift-off method, and then thermally treated to make ohmic contact. Next, mesa etching is performed until the N + type GaAs layer 12 is exposed, and the device isolation region 40 electrically insulated from the neighboring transistors by injecting B + ions or H + ions into the exposed one portion is provided with N. The + type GaAs layer 12 and a part of the substrate 10 are formed, and the collector electrode 32 is formed on the exposed N + type GaAs layer 12 and completed.
이와 같이 구성되어 이루어진 HBT는 광통신용의 저잡음 증폭기용 HBT로 보통 Si 바이폴라 트랜지스터보다 전류 이득을 증가시키고 전자의 통과 시간을 감소시킴으로써 스위칭 시간이 단축되고 고주파 특성이 향상되는 이점이 있다.The HBT configured as described above is an HBT for low noise amplifier for optical communication, which has an advantage of shortening switching time and improving high frequency characteristics by increasing current gain and decreasing electron passing time, than a Si bipolar transistor.
그러나 이러한 종래의 기술은 에미터, 베이스, 콜렉터 전극 형성을 위해서 여러단계의 리소그래피공정 및 에칭공정을 실시함에 따라 제조공정이 복잡하고, 또한 이로 인해 단차가 발생되며, 이 단차로 인하여 미세한 리소그래피 및 단차가 있는 표면에 전극을 형성하는데 어려움이 있었다. 따라서 바이폴라 트랜지스터의 동작 속도 및 전력 소모 측면에서 좋은 특성을 얻을 수 없는 문제점이 있었다.However, such a conventional technique is complicated by manufacturing several steps of the lithography process and the etching process for forming the emitter, the base, and the collector electrode, and the step is caused by this step. There was a difficulty in forming the electrode on the surface. Therefore, there is a problem in that good characteristics cannot be obtained in terms of operation speed and power consumption of a bipolar transistor.
이 발명의 목적은 상기 설명한 종래 기술의 문제점을 극복하기 위하여 실리콘(Si)의 선택적 도우핑 기술을 이용함으로써 고속, 고증폭을 HBT의 제조방법을 제공하는 것이다.An object of the present invention is to provide a method of manufacturing HBT with high speed and high amplification by using a selective doping technique of silicon (Si) to overcome the problems of the prior art described above.
또 이발명의 다른 목적은 별도의 에칭공정을 행하지 않고도 베이스 전극의 오믹접촉이 용이하게 적용될 수 있도록 된 HBT의 제조방법을 제공하는 것이다.In addition, another object of the present invention is to provide a method of manufacturing the HBT such that the ohmic contact of the base electrode can be easily applied without performing a separate etching process.
이 발명에 따른 이종접합 바이폴라 트랜지스터의 제조방법은 결정성장전에 반절연성 GaAs 기판을 포토에칭법에 의해 테라스형으로 에칭하여 테라스부를 형성하는 단계와; 상기 기판상에 분자선 에피택시법으로 버퍼층이 되는 제1층과, 베이스층이 되는 제2층과, 에미터층이 되는 제3층과, 저항층이 되는 제4층을 형성하는 단계와; 상기 제4층상에 실리콘 산화막을 형성한 후 이웃하는 전극과 전기적으로 분리시키는 H+이온주입영역을 형성하는 단계와; 상기 제4층에서 제2층의 일부분까지의 소정부분에 에미터 영역이 되는 N+형 이온주입 영역을 형성하는 단계와; 상기 테라스부에 제4층에서 제1층 일부분까지에 베이스 영역이 되는 P+형 이온주입영역을 형성하는 단계와; 상기 에미터 영역상에 에미터 전극과, 저항층상의 소정부분에 콜렉터 전극과, 상기 실리콘 산화막 및 베이스 영역상에 베이스 전극을 형성하는 단계를 포함한다.A method of manufacturing a heterojunction bipolar transistor according to the present invention includes the steps of forming a terrace by etching a semi-insulating GaAs substrate into a terrace by photoetching before crystal growth; Forming a first layer serving as a buffer layer, a second layer serving as a base layer, a third layer serving as an emitter layer, and a fourth layer serving as a resistive layer on the substrate by a molecular beam epitaxy method; Forming a H + ion implantation region on the fourth layer after the silicon oxide film is formed and electrically separated from neighboring electrodes; Forming an N + type ion implantation region that becomes an emitter region in a predetermined portion from the fourth layer to a portion of the second layer; Forming a P + type ion implantation region, which is a base region, from the fourth layer to a portion of the first layer in the terrace portion; Forming an emitter electrode on the emitter region, a collector electrode on a predetermined portion on the resistive layer, and a base electrode on the silicon oxide film and the base region.
이와같이 형성된 이 발명은 첨부된 도면을 참고로 하여 상세히 설명하면 다음과 같다.The present invention thus formed will be described in detail with reference to the accompanying drawings.
제2도는 이 발명의 일 실시예에 의한 HBT를 제조하는 제조공정 순서도로서, 제2a도에 나타낸 바와 같이 (100) 결정면을 갖는 반절연성 GaAs 기판(50)을 포토리소그래필(Photo lithography) 기술과 GaAs계의 재료에 대하여 조성 선택성이 없는 에칭액(etchant)을 사용한 선택 에칭 기술에 의하여 테라스(Terrace)부(100)를 형성한다.FIG. 2 is a manufacturing process flow chart of manufacturing an HBT according to an embodiment of the present invention. As shown in FIG. 2A, a semi-insulating GaAs substrate 50 having a (100) crystal plane is used as a photolithography technique. The terrace portion 100 is formed by a selective etching technique using an etchant having no composition selectivity with respect to the GaAs-based material.
이때, 사용된 에칭액은 인산과 과산화수소(H3PO4: H2O2=1 :10)의 혼합액을 사용한다. 그리고 에칭되어 형성된 기판(50)의 테라스부(100)는 Ga이 노출된 (111) A결정면이 남긴다.At this time, the etchant used is a mixture of phosphoric acid and hydrogen peroxide (H 3 PO 4 : H 2 O 2 = 1:10). The terrace portion 100 of the substrate 50 formed by etching is left with a (111) A crystal surface on which Ga is exposed.
제2b도에 나타낸 바와 같이, 이같이 테라스부(100)가 형성된 기판(50)상에 분자선 에피택시법(MBE)법에 의하여 버퍼층이 되는 언도우프 GaAs층(52), 베이스층이 되는 N형 AlGaAs층(54), 에미터층이 되는 P+형 GaAs층(56) 및 저항층이 되는 N형 GaAs층(58)이 성장을 행하고 이종(Hetero) 접합을 형성한다. 이때에 N형 GaAs층(58)의 표면은, 전술한 MBE법에 의한 결정성장시 Si의 선택적 도우핑 기술을 적용시키면 Si-도우펀트(depant)는 (100) 결정면에서는 N형 도우펀트로 작용하지만, (111) A 결정면에서는 P형으로 반전되어 도우핑되기 때문에, N형 GaAs층이고 테라스부(100)는 P형 GaAs층으로 반전된다.As shown in FIG. 2B, the undoped GaAs layer 52 serving as a buffer layer and the N-type AlGaAs serving as a base layer are formed on the substrate 50 on which the terrace portion 100 is formed by the molecular beam epitaxy (MBE) method. The layer 54, the P + type GaAs layer 56 serving as the emitter layer and the N type GaAs layer 58 serving as the resistive layer grow to form a heterojunction. At this time, if the surface of the N-type GaAs layer 58 is subjected to selective doping technique of Si during crystal growth by the above-described MBE method, the Si-dopant acts as an N-type dopant in the (100) crystal plane. However, because the (111) A crystal plane is inverted and doped into a P-type, the N-type GaAs layer and the terrace portion 100 are inverted to a P-type GaAs layer.
이것때문에 베이스 전극의 오믹접촉을 용이하게 실시할 수 있다. 또, 접촉저항을 낮추기 위해 베이스 영역인 P+형 이온주입층(64)의 형성시 고농도의 P형 불순물을 주입할때에도 N형 층에 주입할때보다 도우즈(Dose)량을 상당히 감소시킬 수 있으므로 이온주입에 의한 결정손상(damage)을 최소화할 수 있다.For this reason, ohmic contact of a base electrode can be performed easily. In addition, even when a high concentration of P-type impurities are formed in forming the base region P + type ion implantation layer 64 in order to lower the contact resistance, the amount of dose can be considerably reduced than when implanted in the N-type layer. Therefore, the damage caused by ion implantation can be minimized.
또, 별도의 에칭공정을 하지 않고도 용이하게 오믹접촉을 얻을 수가 있다.In addition, the ohmic contact can be easily obtained without performing an additional etching step.
제2c도에 나타낸 바와 같이, 다음에 이 같이 형성된 스트라이프 및 테라스부(100)의 N형 GaAs층(58)상에 절연층으로 사용되는 실리콘 산화막(SiO2)(60)을 화학기상 증착법(CVD)으로 형성한 후, 이것을 선택적으로 에칭 제거한다.As shown in FIG. 2C, a chemical vapor deposition (CVD) method is then performed on a silicon oxide film (SiO 2 ) 60 used as an insulating layer on the N-type GaAs layer 58 of the stripe and terrace portion 100 thus formed. After forming), it is selectively etched away.
그리고 상기 에칭공정에서 남겨지는 상기 실리콘 산화막(60)을 마스크로 하여 통상의 이온주입법에 의해 H+이온을 상기 N형 GaAs층(58)의 일부분에 주입해서 소자분리층(110)을 형성한다.The device isolation layer 110 is formed by implanting H + ions into a portion of the N-type GaAs layer 58 by the usual ion implantation method using the silicon oxide film 60 left in the etching process as a mask.
이어 제2d도에 나타낸 바와 같이 또, N형 GaAs층(58)에서 N형 AlGaAs층(54)의 일부분에 걸쳐 에미터 영역을 형성하기 위해서는 Fe등의 N형 불순물 이온을 주입시켜 N+형 이온주입 영역(62)을 형성한다.Next, as shown in FIG. 2D, in order to form an emitter region from the N-type GaAs layer 58 to a part of the N-type AlGaAs layer 54, N-type impurity ions such as Fe are implanted to form N + -type ions. An injection region 62 is formed.
그 다음에는 제2e에 의해 나타낸 바와 같이 또 테라스부(100)의 N형 GaAs층(58)에서 N형 AlGaAs층(54)의 일부분에 걸쳐 베이스 영역을 형성하기 위해서는 Zn 등의 P형 불순물 이온을 주입시켜 P+형 이온주입영역(64)을 형성한다.Next, as shown by 2e, to form a base region over the portion of the N-type AlGaAs layer 54 in the N-type GaAs layer 58 of the terrace portion 100, P-type impurity ions such as Zn are used. Implantation to form the P + type ion implantation region 64.
또, 상기 이온주입법 대신에 확산법으로 에미터 영역(62) 및 베이스 영역(64)을 형성할 수 있다.Instead of the ion implantation method, the emitter region 62 and the base region 64 can be formed by the diffusion method.
계속해서, 제2f에 나타낸 바와 같이 또 콜렉터 영역을 형성하기 위해 N형 GaAs층(58)에 선택적으로 남겨진 실리콘 산화막(60)을 선택적으로 에칭 제거하여 N형 GaAs층(58)을 노출시킨다. 그리고, 상기 노출된 N형 GaAs층(58)의 콜렉터 영역과 N+형 이온주입영역(62)인 에미터 영역에 각각 콜렉터 전극(68) 및 에미터 전극(66)을 형성한다.Subsequently, as shown in 2f, the silicon oxide film 60 selectively left in the N-type GaAs layer 58 is selectively etched away to expose the N-type GaAs layer 58 to form the collector region. The collector electrode 68 and the emitter electrode 66 are formed in the emitter region of the exposed N-type GaAs layer 58 and the N + -type ion implantation region 62, respectively.
또, 선택적으로 남겨진 실리콘 산화막(60)과 P+형 이온주입 영역(64)인 베이스 영역에 베이스 전극(70)를 형성하면 소자 구조가 완성된다.The element structure is completed by forming the base electrode 70 in the base region, which is the silicon oxide film 60 and the P + type ion implantation region 64 which are selectively left.
이와 같이 이 발명에 의한 HBT의 제조방법에서는 별도의 에칭공정을 행하지 않고도 실리콘의 선택적 도우핑 기술을 적용함으로써 베이스 전극의 오믹접촉을 용이하게 형성할 수 있다.As described above, in the method of manufacturing HBT according to the present invention, the ohmic contact of the base electrode can be easily formed by applying the selective doping technique of silicon without performing an additional etching process.
이 발명에 의하면 단차없는 포토리소그래피 및 금속배선 공정에 의해 재현성 있는 소자의 제작이 가능하고 또 P+이온주입시 도우즈량을 감소시켜 결정손상을 최소화시킬 수 있는 효과가 있다.According to the present invention, it is possible to manufacture a reproducible device by a stepless photolithography and metallization process and to minimize crystal damage by reducing the amount of dose during P + ion implantation.
또, 이 발명의 실시에에서는 AlGaAs계의 HBT의 경우에 관하여 기술하였으나, 이것은 InGaAsP계등 다른 III-V족계의 재료의 HBT라도 좋고 상기 실시예와 같은 효과를 나타낸다.Incidentally, in the embodiment of the present invention, the case of AlGaAs-based HBT is described, but this may be HBT of other III-V-based materials such as InGaAsP-based, and the same effect as in the above-described embodiment.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920006194A KR950001149B1 (en) | 1992-04-14 | 1992-04-14 | Manufacturing method of hetero-junction bjt |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920006194A KR950001149B1 (en) | 1992-04-14 | 1992-04-14 | Manufacturing method of hetero-junction bjt |
Publications (2)
| Publication Number | Publication Date |
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| KR930022588A KR930022588A (en) | 1993-11-24 |
| KR950001149B1 true KR950001149B1 (en) | 1995-02-11 |
Family
ID=19331749
Family Applications (1)
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|---|---|---|---|
| KR1019920006194A KR950001149B1 (en) | 1992-04-14 | 1992-04-14 | Manufacturing method of hetero-junction bjt |
Country Status (1)
| Country | Link |
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-
1992
- 1992-04-14 KR KR1019920006194A patent/KR950001149B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930022588A (en) | 1993-11-24 |
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