JPH06196836A - Memory module - Google Patents

Memory module

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Publication number
JPH06196836A
JPH06196836A JP4357792A JP35779292A JPH06196836A JP H06196836 A JPH06196836 A JP H06196836A JP 4357792 A JP4357792 A JP 4357792A JP 35779292 A JP35779292 A JP 35779292A JP H06196836 A JPH06196836 A JP H06196836A
Authority
JP
Japan
Prior art keywords
capacitor
memory
substrate
memory module
chip capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4357792A
Other languages
Japanese (ja)
Inventor
Tanekazu Shinkawa
種和 新川
Tetsuya Yamaguchi
哲也 山口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP4357792A priority Critical patent/JPH06196836A/en
Publication of JPH06196836A publication Critical patent/JPH06196836A/en
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Abstract

PURPOSE:To improve the reliability of memory modules and reduce the number of components and processes by omitting a chip capacitor for noise cut. CONSTITUTION:A pattern of a capacitor 6 is formed on a memory module substrate 1 and connected with wiring patterns 8 and 9. A memory IC 4 is connected with a land pattern 2. This allows omitting soldering chip capacitors and visual inspections.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】この発明は、基板上にチップコン
デンサと共にメモリICを実装して成るメモリモジュー
ルに関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory module having a chip capacitor and a memory IC mounted on a substrate.

【0002】[0002]

【従来の技術】図2は従来のメモリモジュールを示す側
面断面図であり、図において、1は基板、2,3は基板
1に設けられたランドパターン、4はランドパターン2
にはんだ付けにより実装されたメモリIC、5はメモリ
IC4の下方において、ランドパターン3にはんだ付け
により実装されたノイズカット用のチップコンデンサで
ある。
2. Description of the Related Art FIG. 2 is a side sectional view showing a conventional memory module. In the figure, 1 is a substrate, 2 and 3 are land patterns provided on the substrate 1, and 4 is a land pattern 2.
The memory ICs 5 mounted by soldering are chip capacitors for noise cutting mounted by soldering on the land patterns 3 below the memory ICs 4.

【0003】次に動作について説明する。メモリモジュ
ールの組立工程において、まず基板1上のランドパター
ン3にチップコンデンサ5を実装する。次に基板1上の
ランドパターン2にメモリIC4を実装する。この結
果、チップコンデンサ5はメモリIC4と基板1との隙
間に実装されることになる。実装完了後、外観検査工程
においてチップコンデンサ5とメモリIC4のはんだ付
け状態を目視検査する。
Next, the operation will be described. In the process of assembling the memory module, first, the chip capacitor 5 is mounted on the land pattern 3 on the substrate 1. Next, the memory IC 4 is mounted on the land pattern 2 on the substrate 1. As a result, the chip capacitor 5 is mounted in the gap between the memory IC 4 and the substrate 1. After the mounting is completed, the soldering state of the chip capacitor 5 and the memory IC 4 is visually inspected in the appearance inspection process.

【0004】[0004]

【発明が解決しようとする課題】従来のメモリモジュー
ルは以上のように構成されているので、メモリIC4と
チップコンデンサ5を実装した後で行われる外観検査工
程で、メモリIC4の下方にあるチップコンデンサ5の
はんだ付け状態を目視で検査することが困難であり、こ
のためはんだ付け不良等が見逃されて製品の品質の低下
を招く等の問題点があった。
Since the conventional memory module is constructed as described above, the chip capacitor located below the memory IC 4 is subjected to the visual inspection process after mounting the memory IC 4 and the chip capacitor 5. It is difficult to visually inspect the soldering state of No. 5, and therefore, there is a problem that defective soldering is overlooked and the quality of the product is deteriorated.

【0005】この発明は上記のような問題点を解消する
ためになされたもので、実装後の外観検査が困難なチッ
プコンデンサを省略することのできるメモリモジュール
を得ることを目的とする。
The present invention has been made to solve the above problems, and an object of the present invention is to obtain a memory module in which a chip capacitor, which is difficult to inspect after mounting, can be omitted.

【0006】[0006]

【課題を解決するための手段】この発明に係るメモリモ
ジュールは、従来のチップコンデンサと同等の働きをす
るコンデンサを基板上にパターニングにより設けたもの
である。
In the memory module according to the present invention, a capacitor having the same function as a conventional chip capacitor is provided on a substrate by patterning.

【0007】[0007]

【作用】この発明におけるメモリモジュールは、コンデ
ンサを基板上にパターニングすることにより、外観検査
が困難であった従来のチップコンデンサを省略すること
ができ、信頼性の向上、部品点数及び工程数の削減が可
能となる。
In the memory module according to the present invention, by patterning the capacitor on the substrate, the conventional chip capacitor, which was difficult to inspect by appearance, can be omitted, and the reliability is improved and the number of parts and the number of steps are reduced. Is possible.

【0008】[0008]

【実施例】実施例1.以下、この発明の一実施例を図に
ついて説明する。図1においては図2と同一部分には同
一符号を付して説明を省略する。図1において、6は基
板1にパターニングにより設けられたノイズカット用の
コンデンサであり、メモリIC4の下方に配されてい
る。7はコンデンサ6を作るために基板1に設けられた
凹部、8,9は基板1の凹部7の両側に設けられた配線
パターン、10は凹部7の底部に設けられ一端が延長さ
れて配線パターン8に接続された金属箔、11は凹部7
内で金属箔10上に設けられた絶縁体、12は絶縁体1
1上に設けられ一端が配線パターン9に接続された金属
箔である。これらの金属箔10,12と絶縁体11とに
よりパターニング化されたコンデンサ6が構成されてい
る。
EXAMPLES Example 1. An embodiment of the present invention will be described below with reference to the drawings. In FIG. 1, the same parts as those in FIG. In FIG. 1, reference numeral 6 is a noise-cutting capacitor provided on the substrate 1 by patterning and is arranged below the memory IC 4. Reference numeral 7 is a concave portion provided in the substrate 1 to form the capacitor 6, 8 and 9 are wiring patterns provided on both sides of the concave portion 7 of the substrate 1, 10 is a wiring pattern provided at the bottom of the concave portion 7 and one end thereof is extended. 8 is a metal foil, 11 is a recess 7
Insulator provided on the metal foil 10 inside, insulator 12
1 is a metal foil which is provided on 1 and whose one end is connected to the wiring pattern 9. These metal foils 10 and 12 and the insulator 11 constitute the patterned capacitor 6.

【0009】次に動作について説明する。金属箔10,
12はコンデンサ6の電極としてそれぞれ配線パターン
8,9を介して所定の電圧が加えられる。このコンデン
サ6は図2における従来のチップコンデンサ5と同様に
ノイズカット用として機能する。
Next, the operation will be described. Metal foil 10,
12 is an electrode of the capacitor 6 to which a predetermined voltage is applied via the wiring patterns 8 and 9, respectively. This capacitor 6 functions as a noise cuter like the conventional chip capacitor 5 in FIG.

【0010】以上のように、基板1にコンデンサ6をパ
ターニングすることにより、従来用いられていたチップ
コンデンサ5を省略することができる。チップコンデン
サ5は基板1とメモリIC4との隙間に実装されていた
ため、目視による外観検査が困難であったが、これを省
略することにより、チップコンデンサ5に関する外観検
査を行わなくてよくなり、この結果、信頼性の向上、チ
ップコンデンサ5の部品点数及びそのはんだ付けや外観
検査等の工程数の削減が可能となる。
As described above, by patterning the capacitor 6 on the substrate 1, the conventionally used chip capacitor 5 can be omitted. Since the chip capacitor 5 was mounted in the gap between the substrate 1 and the memory IC 4, it was difficult to visually inspect the appearance. However, by omitting this, it becomes unnecessary to perform the appearance inspection on the chip capacitor 5. As a result, it is possible to improve reliability and reduce the number of parts of the chip capacitor 5 and the number of steps such as soldering and visual inspection.

【0011】[0011]

【発明の効果】以上のように、この発明によれば、基板
にコンデンサをパターニングするように構成したので、
従来用いられていたチップコンデンサを省略することが
でき、これによって製品の信頼性の向上を図ることがで
きると共に、部品点数及び工程数を削減することがきる
効果がある。
As described above, according to the present invention, since the capacitor is patterned on the substrate,
Since the conventionally used chip capacitor can be omitted, the reliability of the product can be improved, and the number of parts and the number of steps can be reduced.

【図面の簡単な説明】[Brief description of drawings]

【図1】この発明の一実施例によるメモリモジュールを
示す側面断面図である。
FIG. 1 is a side sectional view showing a memory module according to an embodiment of the present invention.

【図2】従来のメモリモジュールを示す側面断面図であ
る。
FIG. 2 is a side sectional view showing a conventional memory module.

【符号の説明】[Explanation of symbols]

1 基板 2 ランドパターン 4 メモリIC 6 コンデンサ 8,9 配線パターン 1 substrate 2 land pattern 4 memory IC 6 capacitor 8 and 9 wiring pattern

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】 ランドパターン及び配線パターンが設け
られた基板と、上記ランドパターンに接続されて上記基
板に実装されたメモリICと、上記基板にパターニング
されて設けられ、上記配線パターンに接続されたコンデ
ンサとを備えたメモリモジュール。
1. A substrate on which a land pattern and a wiring pattern are provided, a memory IC connected to the land pattern and mounted on the substrate, and patterned on the substrate to be provided and connected to the wiring pattern. A memory module having a capacitor.
JP4357792A 1992-12-25 1992-12-25 Memory module Pending JPH06196836A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4357792A JPH06196836A (en) 1992-12-25 1992-12-25 Memory module

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Application Number Priority Date Filing Date Title
JP4357792A JPH06196836A (en) 1992-12-25 1992-12-25 Memory module

Publications (1)

Publication Number Publication Date
JPH06196836A true JPH06196836A (en) 1994-07-15

Family

ID=18455949

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4357792A Pending JPH06196836A (en) 1992-12-25 1992-12-25 Memory module

Country Status (1)

Country Link
JP (1) JPH06196836A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6043987A (en) * 1997-08-25 2000-03-28 Compaq Computer Corporation Printed circuit board having a well structure accommodating one or more capacitor components
US6861899B2 (en) 2002-09-09 2005-03-01 Fujitsu Ten Limited Signal transmission circuit and electronic equipment

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6043987A (en) * 1997-08-25 2000-03-28 Compaq Computer Corporation Printed circuit board having a well structure accommodating one or more capacitor components
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