JPH06195426A - Ｍｏｓ型トランジスタの回路シミュレーション用モデルパラメータの抽出方法 - Google Patents
Ｍｏｓ型トランジスタの回路シミュレーション用モデルパラメータの抽出方法Info
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- JPH06195426A JPH06195426A JP4357025A JP35702592A JPH06195426A JP H06195426 A JPH06195426 A JP H06195426A JP 4357025 A JP4357025 A JP 4357025A JP 35702592 A JP35702592 A JP 35702592A JP H06195426 A JPH06195426 A JP H06195426A
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Abstract
(57)【要約】 （修正有）
【目的】 ＬＤＤ構造のＭＯＳ型トランジスタの回路シ
ミュレーション用の適正な各モデルパラメータを容易に
求めることが可能な抽出方法を提供する。 【構成】 レベル３モデル式を変形し、内部ドレイン・
ソース間電圧Ｖ'ds、チャネル幅Ｗ、キャリアの最大ド
リフト領域ＶＭＡＸ、ゲート酸化膜の静電容量Ｃox、 （ｒSD：ＢＯＤＹ効果パラメータの短チャネル効果補正 ＰＨＩ：表面反転ポテンシャル ＶBS：基板・ソース電圧 δ：閾値電圧のチャネル幅効果） 閾値電圧Ｖth、ゲート・ソース電圧Ｖgs、チャネル抵抗
Ｒch＝Ｖ'ds／Ｉdsとし、かつチャネル長（Ｌ）を独立
変数としたときのＲon−Ｌ特性から、 とし、寄生抵抗Ｒp−ドレイン・ソース電圧Ｖds特性を
求め、その飽和領域を延長した線とＶds＝０の線との交
点の寄生抵抗Ｒpから実際のドレイン抵抗ＲＤとソース
抵抗ＲＳとの和を求める。
ミュレーション用の適正な各モデルパラメータを容易に
求めることが可能な抽出方法を提供する。 【構成】 レベル３モデル式を変形し、内部ドレイン・
ソース間電圧Ｖ'ds、チャネル幅Ｗ、キャリアの最大ド
リフト領域ＶＭＡＸ、ゲート酸化膜の静電容量Ｃox、 （ｒSD：ＢＯＤＹ効果パラメータの短チャネル効果補正 ＰＨＩ：表面反転ポテンシャル ＶBS：基板・ソース電圧 δ：閾値電圧のチャネル幅効果） 閾値電圧Ｖth、ゲート・ソース電圧Ｖgs、チャネル抵抗
Ｒch＝Ｖ'ds／Ｉdsとし、かつチャネル長（Ｌ）を独立
変数としたときのＲon−Ｌ特性から、 とし、寄生抵抗Ｒp−ドレイン・ソース電圧Ｖds特性を
求め、その飽和領域を延長した線とＶds＝０の線との交
点の寄生抵抗Ｒpから実際のドレイン抵抗ＲＤとソース
抵抗ＲＳとの和を求める。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型トランジスタ
の回路シミュレーション用モデルパラメータの抽出方法
に関し、特にＬＤＤ構造のＭＯＳ型トランジスタに用い
るのに適したレベル３モデルの回路シミュレーション用
モデルパラメータの抽出方法に関するものである。
の回路シミュレーション用モデルパラメータの抽出方法
に関し、特にＬＤＤ構造のＭＯＳ型トランジスタに用い
るのに適したレベル３モデルの回路シミュレーション用
モデルパラメータの抽出方法に関するものである。
【０００２】
【従来の技術】従来から行われているＭＯＳ型トランジ
スタの回路シミュレーションに於けるレベル１モデルに
あっては、例えばモデルパラメータとしてのドレイン抵
抗（ＲＤ）と前記ソース抵抗（ＲＳ）との和（ＲＤ＋Ｒ
Ｓ）及びチャネル−ドレイン間空乏層の幅（２ＬD）を
求めるのに、できるだけ低いゲート電圧での領域でゲー
ト・ソース電圧（Ｖgs）−閾値電圧（Ｖth）が一定とな
るように設定し、ＶgsをパラメータとしてＩds−Ｖgs特
性を実測し、このＩds−Ｖds特性からオン抵抗（Ｒon）
−チャネル長（Ｌ）特性を求め、更にこのＲon−Ｌ特性
のＬ＝２ＬDとなる点、即ちこのＲon−Ｌ特性を表す線
同士の交差する点のオン抵抗（Ｒon）から前記ドレイン
抵抗（ＲＤ）と前記ソース抵抗（ＲＳ）との和（ＲＤ＋
ＲＳ）を求めていた。
スタの回路シミュレーションに於けるレベル１モデルに
あっては、例えばモデルパラメータとしてのドレイン抵
抗（ＲＤ）と前記ソース抵抗（ＲＳ）との和（ＲＤ＋Ｒ
Ｓ）及びチャネル−ドレイン間空乏層の幅（２ＬD）を
求めるのに、できるだけ低いゲート電圧での領域でゲー
ト・ソース電圧（Ｖgs）−閾値電圧（Ｖth）が一定とな
るように設定し、ＶgsをパラメータとしてＩds−Ｖgs特
性を実測し、このＩds−Ｖds特性からオン抵抗（Ｒon）
−チャネル長（Ｌ）特性を求め、更にこのＲon−Ｌ特性
のＬ＝２ＬDとなる点、即ちこのＲon−Ｌ特性を表す線
同士の交差する点のオン抵抗（Ｒon）から前記ドレイン
抵抗（ＲＤ）と前記ソース抵抗（ＲＳ）との和（ＲＤ＋
ＲＳ）を求めていた。
【０００３】一方、チャネル長の短小化に伴うホットエ
レクトロン効果の低減を目的としてドレイン端に低濃度
ドープ領域を設けた所謂２ＬＤＤ構造のＭＯＳ型トラン
ジスタがある。このようなＬＤＤ構造のＭＯＳ型トラン
ジスタにあっては、上記したレベル１モデルによるオン
抵抗（Ｒon）−チャネル長（Ｌ）特性の各線の交点が一
致せず、即ち見かけ上Ｖgsによって寄生抵抗が変化し、
適正なＲＤ＋ＲＳを求めることができないという問題が
あった。この原因としてはレベル１モデルでは移動度変
調、速度飽和の式が組み込まれていないこと等が考えら
れる。
レクトロン効果の低減を目的としてドレイン端に低濃度
ドープ領域を設けた所謂２ＬＤＤ構造のＭＯＳ型トラン
ジスタがある。このようなＬＤＤ構造のＭＯＳ型トラン
ジスタにあっては、上記したレベル１モデルによるオン
抵抗（Ｒon）−チャネル長（Ｌ）特性の各線の交点が一
致せず、即ち見かけ上Ｖgsによって寄生抵抗が変化し、
適正なＲＤ＋ＲＳを求めることができないという問題が
あった。この原因としてはレベル１モデルでは移動度変
調、速度飽和の式が組み込まれていないこと等が考えら
れる。
【０００４】そこで、レベル１モデルよりも実際のＬＤ
Ｄ構造のＭＯＳ型トランジスタの動きを忠実にシミュレ
ートできるレベル３モデルのモデル式をもって寄生抵抗
を抽出することが考えられるが、この場合にも単にオン
抵抗（Ｒon）−チャネル長（Ｌ）特性を求めるのみでは
にわかにＲＤ＋ＲＳを求めることができない。
Ｄ構造のＭＯＳ型トランジスタの動きを忠実にシミュレ
ートできるレベル３モデルのモデル式をもって寄生抵抗
を抽出することが考えられるが、この場合にも単にオン
抵抗（Ｒon）−チャネル長（Ｌ）特性を求めるのみでは
にわかにＲＤ＋ＲＳを求めることができない。
【０００５】
【発明が解決しようとする課題】このような従来技術の
問題点に鑑み、本発明の主な目的は、ＬＤＤ構造のＭＯ
Ｓ型トランジスタの回路シミュレーション用の適正な各
モデルパラメータを容易に求めることが可能なＭＯＳ型
トランジスタの回路シミュレーション用モデルパラメー
タの抽出方法を提供することにある。
問題点に鑑み、本発明の主な目的は、ＬＤＤ構造のＭＯ
Ｓ型トランジスタの回路シミュレーション用の適正な各
モデルパラメータを容易に求めることが可能なＭＯＳ型
トランジスタの回路シミュレーション用モデルパラメー
タの抽出方法を提供することにある。
【０００６】
【課題を解決するための手段】上述した目的は本発明に
よれば、ＬＤＤ構造を有するＭＯＳ型トランジスタの回
路シミュレーション用モデルパラメータとしてのドレイ
ン抵抗（ＲＤ）とソース抵抗（ＲＳ）との和抵抗（ＲＤ
＋ＲＳ）及び前記ＭＯＳ型トランジスタのキャリアの最
大ドリフト速度（ＶＭＡＸ）の抽出方法であって、前記
ＭＯＳ型トランジスタのドレイン・ソース電流（Ｉds）
−ドレイン・ソース電圧（Ｖds）特性を実測する過程
と、前記実測されたドレイン・ソース電流（Ｉds）−ド
レイン・ソース電圧（Ｖds）特性、予め設定された前記
和抵抗（ＲＤ＋ＲＳ）及びチャネル−ドレイン間空乏層
の幅（２ＬD）の初期値からオン抵抗（Ｒon）−チャネ
ル長（Ｌ）特性を求める過程と、内部ドレイン・ソース
間電極をＶ'ds、チャネル幅をＷ、ゲート酸化膜の静電
容量をＣox、閾値電圧をＶth、ゲート・ソース電圧をＶ
gs、チャネル抵抗をＲch＝Ｖ'ds／Ｉdsとし、かつ前記
チャネル長（Ｌ）を独立変数としたときの前記オン抵抗
（Ｒon）−チャネル長（Ｌ）特性から、
よれば、ＬＤＤ構造を有するＭＯＳ型トランジスタの回
路シミュレーション用モデルパラメータとしてのドレイ
ン抵抗（ＲＤ）とソース抵抗（ＲＳ）との和抵抗（ＲＤ
＋ＲＳ）及び前記ＭＯＳ型トランジスタのキャリアの最
大ドリフト速度（ＶＭＡＸ）の抽出方法であって、前記
ＭＯＳ型トランジスタのドレイン・ソース電流（Ｉds）
−ドレイン・ソース電圧（Ｖds）特性を実測する過程
と、前記実測されたドレイン・ソース電流（Ｉds）−ド
レイン・ソース電圧（Ｖds）特性、予め設定された前記
和抵抗（ＲＤ＋ＲＳ）及びチャネル−ドレイン間空乏層
の幅（２ＬD）の初期値からオン抵抗（Ｒon）−チャネ
ル長（Ｌ）特性を求める過程と、内部ドレイン・ソース
間電極をＶ'ds、チャネル幅をＷ、ゲート酸化膜の静電
容量をＣox、閾値電圧をＶth、ゲート・ソース電圧をＶ
gs、チャネル抵抗をＲch＝Ｖ'ds／Ｉdsとし、かつ前記
チャネル長（Ｌ）を独立変数としたときの前記オン抵抗
（Ｒon）−チャネル長（Ｌ）特性から、
【０００７】
【数４】
【０００８】として、寄生抵抗（Ｒp）−ドレイン・ソ
ース電圧（Ｖds）特性を求める過程と、前記寄生抵抗
（Ｒp）−ドレイン・ソース電圧（Ｖds）特性の線形領
域を延長した線とドレイン・ソース電圧（Ｖds）＝０の
線との交点の寄生抵抗（Ｒp）から実際の前記ドレイン
抵抗（ＲＤ）と前記ソース抵抗（ＲＳ）との和（ＲＤ＋
ＲＳ）を求める過程とを有することを特徴とするＭＯＳ
型トランジスタの回路シミュレーション用モデルパラメ
ータの抽出方法を提供することにより達成される。
ース電圧（Ｖds）特性を求める過程と、前記寄生抵抗
（Ｒp）−ドレイン・ソース電圧（Ｖds）特性の線形領
域を延長した線とドレイン・ソース電圧（Ｖds）＝０の
線との交点の寄生抵抗（Ｒp）から実際の前記ドレイン
抵抗（ＲＤ）と前記ソース抵抗（ＲＳ）との和（ＲＤ＋
ＲＳ）を求める過程とを有することを特徴とするＭＯＳ
型トランジスタの回路シミュレーション用モデルパラメ
ータの抽出方法を提供することにより達成される。
【０００９】
【作用】オン抵抗（Ｒon）と、ドレイン−ソースの和抵
抗（ＲＤ＋ＲＳ）と、チャネル抵抗（Ｒch）との間に
は、
抗（ＲＤ＋ＲＳ）と、チャネル抵抗（Ｒch）との間に
は、
【００１０】
【数５】
【００１１】の関係がある。従って、オン抵抗（Ｒon）
を求める回路シミュレーションのレベル３モデルの式か
ら、
を求める回路シミュレーションのレベル３モデルの式か
ら、
【００１２】
【数６】
【００１３】となり、この式を傾き（Ａ）を表す項、
【００１４】
【数７】
【００１５】と、寄生抵抗（Ｒp）を表す項、
【００１６】
【数８】
【００１７】とに分離し、寄生抵抗（Ｒp）−Ｖds特性
を求め、その飽和領域を延長した線のＶds＝０との交点
の寄生抵抗（Ｒp）から実際のＲＤ＋ＲＳを求めること
ができる。ここで、Ｖ'dsは内部ドレイン・ソース間電
圧、μ0はチャネル中のキャリヤの移動度、ＶＭＡＸは
キャリアの最大ドリフト速度、Ｗはチャネル幅、Ｃoxは
ゲート酸化膜のキャパシタンス、
を求め、その飽和領域を延長した線のＶds＝０との交点
の寄生抵抗（Ｒp）から実際のＲＤ＋ＲＳを求めること
ができる。ここで、Ｖ'dsは内部ドレイン・ソース間電
圧、μ0はチャネル中のキャリヤの移動度、ＶＭＡＸは
キャリアの最大ドリフト速度、Ｗはチャネル幅、Ｃoxは
ゲート酸化膜のキャパシタンス、
【００１８】
【数９】
【００１９】Ｖdsはドレイン・ソース電圧である。
【００２０】また、寄生抵抗（Ｒp）−Ｖds特性の線形
領域の傾きからキャリアの最大ドリフト速度（ＶＭＡ
Ｘ）を求めることができる。
領域の傾きからキャリアの最大ドリフト速度（ＶＭＡ
Ｘ）を求めることができる。
【００２１】更に、上記したように求められたＲＤ＋Ｒ
Ｓから回路シミュレーションのレベル１モデルから導出
される下式によりチャネル−ドレイン間空乏層の幅（２
ＬD）を求めることができる。
Ｓから回路シミュレーションのレベル１モデルから導出
される下式によりチャネル−ドレイン間空乏層の幅（２
ＬD）を求めることができる。
【００２２】
【数１０】
【００２３】
【実施例】以下、本発明の好適実施例を添付の図面につ
いて詳しく説明する。
いて詳しく説明する。
【００２４】図１は、本発明に基づきＬＤＤ構造のＭＯ
Ｓ型トランジスタの回路シミュレーション用の適正な各
モデルパラメータを求める手順を示す簡略的なフロー図
である。
Ｓ型トランジスタの回路シミュレーション用の適正な各
モデルパラメータを求める手順を示す簡略的なフロー図
である。
【００２５】まず、目的とするトランジスタのドレイン
抵抗（ＲＤ）と前記ソース抵抗（ＲＳ）との和（ＲＤ＋
ＲＳ）及びチャネル−ドレイン間空乏層の幅（２ＬD）
の初期値を設定するべくＩds−Ｖds特性を実測する（ス
テップ１）。
抵抗（ＲＤ）と前記ソース抵抗（ＲＳ）との和（ＲＤ＋
ＲＳ）及びチャネル−ドレイン間空乏層の幅（２ＬD）
の初期値を設定するべくＩds−Ｖds特性を実測する（ス
テップ１）。
【００２６】次に、
【００２７】
【数１１】
【００２８】及び回路シミュレーションのレベル１モデ
ル式、
ル式、
【００２９】
【数１２】
【００３０】を用いて、
【００３１】
【数１３】
【００３２】とし、その傾きの項、
【００３３】
【数１４】
【００３４】と、寄生抵抗（Ｒp）を表す項、
【００３５】
【数１５】
【００３６】とに分離する。そして、Ｒonを求める数１
１の式のＬにＬ1、Ｌ2を代入し、
１の式のＬにＬ1、Ｌ2を代入し、
【００３７】
【数１６】
【００３８】
【数１７】
【００３９】
【数１８】
【００４０】として、Ｖgsをパラメータとするオン抵抗
（Ｒon）−チャネル長（Ｌ）特性を求めて、Ｌ＝２ＬD
となる点を抽出する（ステップ２、図２）。ここで、Ｖ
gsの値によりＬ＝２ＬDとなる点が複数求められるが、
そのうちＶgsの最も高い場合のＬ＝２ＬDとなる点のＬ
を２ＬDの初期値、寄生抵抗（Ｒp）をＲＤ＋ＲＳの初期
値に設定する。次に、回路シミュレーションのレベル３
モデルの式から、
（Ｒon）−チャネル長（Ｌ）特性を求めて、Ｌ＝２ＬD
となる点を抽出する（ステップ２、図２）。ここで、Ｖ
gsの値によりＬ＝２ＬDとなる点が複数求められるが、
そのうちＶgsの最も高い場合のＬ＝２ＬDとなる点のＬ
を２ＬDの初期値、寄生抵抗（Ｒp）をＲＤ＋ＲＳの初期
値に設定する。次に、回路シミュレーションのレベル３
モデルの式から、
【００４１】
【数１９】
【００４２】から、
【００４３】
【数２０】
【００４４】とし、傾きを表す項、
【００４５】
【数２１】
【００４６】と、寄生抵抗（Ｒp）を表す項、
【００４７】
【数２２】
【００４８】とに分離し、１／傾き（Ａ）−Ｖgs特性
（図３）及び寄生抵抗（Ｒp）−Ｖds特性（図４）を求
め（ステップ３）、１／傾き（Ａ）−Ｖgs特性の傾きか
らμ0を求め、またその線形領域と非線形領域とのなす
角からθを求める（ステップ４）。また、寄生抵抗（Ｒ
p）−Ｖds特性の飽和領域を延長した線とＶds＝０との
交点の寄生抵抗（Ｒp）から正確なＲＤ＋ＲＳを求める
（ステップ５）。ここで、飽和領域を延長した線とＶds
＝０との交点の寄生抵抗（Ｒp）をＲＤ＋ＲＳとする理
由は、トランジスタのチャネル領域をはずしたときは、
Ｖds≠０の時には、一定の電流が流れ、ＲＤ＋ＲＳが求
まるが、実際のトランジスタでは、Ｖds≠０の時、チャ
ネル下の速度変化による抵抗増加が効いてくる。Ｖds＝
０の時には、チャネル下の速度変化による抵抗増加がな
くなるため、仮想的にＶds＝０とすることにより、ＲＤ
＋ＲＳを表わすためである。加えて寄生抵抗（Ｒp）−
Ｖds特性の飽和領域の傾きからＶＭＡＸを求める（ステ
ップ６）。
（図３）及び寄生抵抗（Ｒp）−Ｖds特性（図４）を求
め（ステップ３）、１／傾き（Ａ）−Ｖgs特性の傾きか
らμ0を求め、またその線形領域と非線形領域とのなす
角からθを求める（ステップ４）。また、寄生抵抗（Ｒ
p）−Ｖds特性の飽和領域を延長した線とＶds＝０との
交点の寄生抵抗（Ｒp）から正確なＲＤ＋ＲＳを求める
（ステップ５）。ここで、飽和領域を延長した線とＶds
＝０との交点の寄生抵抗（Ｒp）をＲＤ＋ＲＳとする理
由は、トランジスタのチャネル領域をはずしたときは、
Ｖds≠０の時には、一定の電流が流れ、ＲＤ＋ＲＳが求
まるが、実際のトランジスタでは、Ｖds≠０の時、チャ
ネル下の速度変化による抵抗増加が効いてくる。Ｖds＝
０の時には、チャネル下の速度変化による抵抗増加がな
くなるため、仮想的にＶds＝０とすることにより、ＲＤ
＋ＲＳを表わすためである。加えて寄生抵抗（Ｒp）−
Ｖds特性の飽和領域の傾きからＶＭＡＸを求める（ステ
ップ６）。
【００４９】次に、
【００５０】
【数２３】
【００５１】から正確な２ＬDを求めることにより（ス
テップ７）、各パラメータの抽出が完了し、その後、実
際にシミュレーションすることとなる。
テップ７）、各パラメータの抽出が完了し、その後、実
際にシミュレーションすることとなる。
【００５２】
【発明の効果】以上の説明により明らかなように、本発
明によるＭＯＳ型トランジスタの回路シミュレーション
用モデルパラメータの抽出方法によれば、レベル３モデ
ル式を変形し、内部ドレイン・ソース間電圧をＶ'ds、
チャネル幅をＷ、キャリアの最大ドリフト速度をＶＭＡ
Ｘ、ゲート酸化膜の静電容量をＣox、ただし、
明によるＭＯＳ型トランジスタの回路シミュレーション
用モデルパラメータの抽出方法によれば、レベル３モデ
ル式を変形し、内部ドレイン・ソース間電圧をＶ'ds、
チャネル幅をＷ、キャリアの最大ドリフト速度をＶＭＡ
Ｘ、ゲート酸化膜の静電容量をＣox、ただし、
【００５３】
【数２４】
【００５４】をＦＢＯＤＹ、閾値電圧をＶth、ゲート・
ソース電圧をＶgs、チャネル抵抗をＲch＝Ｖ'ds／Ｉds
とし、かつチャネル長（Ｌ）を独立変数としたときのオ
ン抵抗（Ｒon）−チャネル長（Ｌ）特性から、
ソース電圧をＶgs、チャネル抵抗をＲch＝Ｖ'ds／Ｉds
とし、かつチャネル長（Ｌ）を独立変数としたときのオ
ン抵抗（Ｒon）−チャネル長（Ｌ）特性から、
【００５５】
【数２５】
【００５６】として、寄生抵抗（Ｒp）−ドレイン・ソ
ース電圧（Ｖds）特性を求め、その飽和領域を延長した
線とドレイン・ソース電圧（Ｖds）＝０の線との交点の
寄生抵抗（Ｒp）から実際の前記ドレイン抵抗（ＲＤ）
と前記ソース抵抗（ＲＳ）との和（ＲＤ＋ＲＳ）を求め
ることにより、直接求めることのできないＲＤ＋ＲＳを
実際に即して正確に求めることができる。
ース電圧（Ｖds）特性を求め、その飽和領域を延長した
線とドレイン・ソース電圧（Ｖds）＝０の線との交点の
寄生抵抗（Ｒp）から実際の前記ドレイン抵抗（ＲＤ）
と前記ソース抵抗（ＲＳ）との和（ＲＤ＋ＲＳ）を求め
ることにより、直接求めることのできないＲＤ＋ＲＳを
実際に即して正確に求めることができる。
【図１】本発明に基づくモデルパラメータの抽出手順を
示すフロー図である。
示すフロー図である。
【図２】回路シミュレーションのレベル３モデルによる
オン抵抗（Ｒon）−チャネル長（Ｌ）特性を示すグラフ
である。
オン抵抗（Ｒon）−チャネル長（Ｌ）特性を示すグラフ
である。
【図３】回路シミュレーションのレベル３モデルによる
オン抵抗（Ｒon）−チャネル長（Ｌ）特性の１／傾き
（Ａ）−ゲート・ソース電圧（Ｖgs）特性を示すグラフ
である。
オン抵抗（Ｒon）−チャネル長（Ｌ）特性の１／傾き
（Ａ）−ゲート・ソース電圧（Ｖgs）特性を示すグラフ
である。
【図４】回路シミュレーションのレベル３モデルによる
オン抵抗（Ｒon）−チャネル長（Ｌ）特性の寄生抵抗
（Ｒp）−ゲート・ソース電圧（Ｖgs）特性を示すグラ
フである。
オン抵抗（Ｒon）−チャネル長（Ｌ）特性の寄生抵抗
（Ｒp）−ゲート・ソース電圧（Ｖgs）特性を示すグラ
フである。
Claims (7)
- 【請求項１】 ＬＤＤ構造を有するＭＯＳ型トランジ
スタの回路シミュレーション用モデルパラメータとして
のドレイン抵抗（ＲＤ）とソース抵抗（ＲＳ）との和抵
抗（ＲＤ＋ＲＳ）及び前記ＭＯＳ型トランジスタのキャ
リアの最大ドリフト速度（ＶＭＡＸ）の抽出方法であっ
て、 前記ＭＯＳ型トランジスタのドレイン・ソース電流（Ｉ
ds）−ドレイン・ソース電圧（Ｖds）特性を実測する過
程と、 前記実測されたドレイン・ソース電流（Ｉds）−ドレイ
ン・ソース電圧（Ｖds）特性、予め設定された前記和抵
抗（ＲＤ＋ＲＳ）及びチャネル−ドレイン間空乏層の幅
（２ＬD）の初期値からオン抵抗（Ｒon）−チャネル長
（Ｌ）特性を求める過程と、 内部ドレイン・ソース間電極をＶ'ds、チャネル幅を
Ｗ、ゲート酸化膜の静電容量をＣox、閾値電圧をＶth、
ゲート・ソース電圧をＶgs、チャネル抵抗をＲch＝Ｖ'd
s／Ｉdsとし、かつ前記チャネル長（Ｌ）を独立変数と
したときの前記オン抵抗（Ｒon）−チャネル長（Ｌ）特
性から、 【数１】 として、寄生抵抗（Ｒp）−ドレイン・ソース電圧（Ｖd
s）特性を求める過程と、 前記寄生抵抗（Ｒp）−ドレイン・ソース電圧（Ｖds）
特性の線形領域を延長した線とドレイン・ソース電圧
（Ｖds）＝０の線との交点の寄生抵抗（Ｒp）から実際
の前記ドレイン抵抗（ＲＤ）と前記ソース抵抗（ＲＳ）
との和（ＲＤ＋ＲＳ）を求める過程とを有することを特
徴とするＭＯＳ型トランジスタの回路シミュレーション
用モデルパラメータの抽出方法。 - 【請求項２】 前記寄生抵抗（Ｒp）を求める式が、 【数２】 から、 【数３】 とし、その右辺の第２項乃至第４項の寄生抵抗（Ｒp）
を表す項を用いたことを特徴とする請求項１に記載のＭ
ＯＳ型トランジスタの回路シミュレーション用モデルパ
ラメータの抽出方法。 - 【請求項３】 前記寄生抵抗（Ｒp）−ドレイン・ソ
ース電圧（Ｖds）特性の線形領域の傾きからキャリアの
最大ドリフト速度（ＶＭＡＸ）を求める過程とを有する
ことを特徴とする請求項１若しくは請求項２に記載のＭ
ＯＳ型トランジスタの回路シミュレーション用モデルパ
ラメータの抽出方法。 - 【請求項４】 前記オン抵抗（Ｒon）−チャネル長
（Ｌ）特性の傾き及び前記ドレイン抵抗（ＲＤ）と前記
ソース抵抗（ＲＳ）との和（ＲＤ＋ＲＳ）からチャネル
−ドレイン間空乏層の幅（２ＬD）を求める過程を更に
有することを特徴とする請求項１乃至請求項３のいずれ
かに記載のＭＯＳ型トランジスタの回路シミュレーショ
ン用モデルパラメータの抽出方法。 - 【請求項５】 前記ＭＯＳ型トランジスタのドレイン
・ソース電流（Ｉds）−ドレイン・ソース電圧（Ｖds）
特性を実測する過程と、 前記実測されたドレイン・ソース電流（Ｉds）−ドレイ
ン・ソース電圧（Ｖds）特性からオン抵抗（Ｒon）−チ
ャネル長（Ｌ）特性を求める過程と、 前記チャネル長（Ｌ）を独立変数としたときの前記オン
抵抗（Ｒon）−チャネル長（Ｌ）特性からその傾き
（Ａ）を分離し、傾き（Ａ）−ゲート・ソース電圧（Ｖ
gs）特性を求める過程と、 前記傾き（Ａ）−ゲート・ソース電圧（Ｖgs）特性から
チャネル中のキャリヤの移動度（μ0）及び移動度変調
（θ）を求める過程とを更に有することを特徴とする請
求項１乃至請求項４のいずれかに記載のＭＯＳ型トラン
ジスタの回路シミュレーション用モデルパラメータの抽
出方法。 - 【請求項６】 前記実測されたドレイン・ソース電流
（Ｉds）−ドレイン・ソース電圧（Ｖds）特性からゲー
ト・ソース電圧（Ｖgs）をパラメータとする複数のオン
抵抗（Ｒon）−チャネル長（Ｌ）特性を求める過程と、 前記各オン抵抗（Ｒon）−チャネル長（Ｌ）特性を表す
線同士の交点のうちゲート・ソース電圧（Ｖgs）の高い
もの同士の交点のオン抵抗（Ｒon）及びチャネル長
（Ｌ）から前記ドレイン抵抗（ＲＤ）と前記ソース抵抗
（ＲＳ）との和（ＲＤ＋ＲＳ）及びチャネル−ドレイン
間空乏層の幅（２ＬD）の初期値を求める過程とを有す
ることを特徴とする請求項５に記載のＭＯＳ型トランジ
スタの回路シミュレーション用モデルパラメータの抽出
方法。 - 【請求項７】 前記ドレイン抵抗（ＲＤ）と前記ソー
ス抵抗（ＲＳ）との和（ＲＤ＋ＲＳ）及びチャネル−ド
レイン間空乏層の幅（２ＬD）の初期値を設定する過程
が、前記ＭＯＳ型トランジスタのドレイン・ソース電流
（Ｉds）−ドレイン・ソース電圧（Ｖds）特性を実測す
る過程と、 前記実測されたドレイン・ソース電流（Ｉds）−ドレイ
ン・ソース電圧（Ｖds）特性からゲート・ソース電圧
（Ｖgs）をパラメータとする複数のオン抵抗（Ｒon）−
チャネル長（Ｌ）特性を求める過程と、 前記オン抵抗（Ｒon）−チャネル長（Ｌ）特性を表す複
数の線同士の交点のうちゲート・ソース電圧（Ｖgs）の
高いもの同士の交点のオン抵抗（Ｒon）及びチャネル長
（Ｌ）から前記ドレイン抵抗（ＲＤ）と前記ソース抵抗
（ＲＳ）との和（ＲＤ＋ＲＳ）及びチャネル−ドレイン
間空乏層の幅（２ＬD）の初期値を求める過程とを有す
ることを特徴とする請求項１乃至請求項４のいずれかに
記載のＭＯＳ型トランジスタの回路シミュレーション用
モデルパラメータの抽出方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4357025A JPH06195426A (ja) | 1992-12-23 | 1992-12-23 | Ｍｏｓ型トランジスタの回路シミュレーション用モデルパラメータの抽出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4357025A JPH06195426A (ja) | 1992-12-23 | 1992-12-23 | Ｍｏｓ型トランジスタの回路シミュレーション用モデルパラメータの抽出方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06195426A true JPH06195426A (ja) | 1994-07-15 |
Family
ID=18451997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4357025A Withdrawn JPH06195426A (ja) | 1992-12-23 | 1992-12-23 | Ｍｏｓ型トランジスタの回路シミュレーション用モデルパラメータの抽出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06195426A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109255167A (zh) * | 2018-08-27 | 2019-01-22 | 珠海市微半导体有限公司 | 一种ic版图焊垫之间esd电阻的调整方法 |
| WO2022077980A1 (zh) * | 2020-10-16 | 2022-04-21 | 长鑫存储技术有限公司 | 晶体管测试器件的接触电阻的测量方法与计算机可读介质 |
| CN116165504A (zh) * | 2023-03-01 | 2023-05-26 | 安徽大学 | 一种氮化镓晶体管阈值电压漂移检测及修正方法 |
| US11867745B2 (en) | 2020-10-16 | 2024-01-09 | Changxin Memory Technologies, Inc. | Parasitic capacitance detection method, memory and readable storage medium |
-
1992
- 1992-12-23 JP JP4357025A patent/JPH06195426A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109255167A (zh) * | 2018-08-27 | 2019-01-22 | 珠海市微半导体有限公司 | 一种ic版图焊垫之间esd电阻的调整方法 |
| CN109255167B (zh) * | 2018-08-27 | 2022-11-15 | 珠海一微半导体股份有限公司 | 一种ic版图焊垫之间esd电阻的调整方法 |
| WO2022077980A1 (zh) * | 2020-10-16 | 2022-04-21 | 长鑫存储技术有限公司 | 晶体管测试器件的接触电阻的测量方法与计算机可读介质 |
| US11378611B1 (en) | 2020-10-16 | 2022-07-05 | Changxin Memory Technologies, Inc. | Measurement method for contact resistance of transistor test device and computer-readable medium |
| US11867745B2 (en) | 2020-10-16 | 2024-01-09 | Changxin Memory Technologies, Inc. | Parasitic capacitance detection method, memory and readable storage medium |
| CN116165504A (zh) * | 2023-03-01 | 2023-05-26 | 安徽大学 | 一种氮化镓晶体管阈值电压漂移检测及修正方法 |
| CN116165504B (zh) * | 2023-03-01 | 2024-03-22 | 安徽大学 | 一种氮化镓晶体管阈值电压漂移检测及修正方法 |
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