JPH06195416A - 集積回路設計装置 - Google Patents

Abstract

(57)【要約】 【目的】 故障検出率の向上を図り、テスト設計工数を
削減する。 【構成】 集積回路機能記述入力部２が外部または記憶
部６からスキャンを考慮した機能記述言語を入力する
と、テスト端子追加部３はその機能記述言語の外部入力
端子文にテスト端子信号を追加する。検索部４は機能記
述言語からレジスタ記述文を検索し、検索したレジスタ
記述文中のシフトモード信号とスキャン入力信号と入力
データ信号とを検索する。機能記述追加部５は検索部４
の検索結果と記憶部６に予め記憶されたテスト容易化回
路の内容とを基に、テスト端子信号とシフトモード信号
とのオア機能記述をレジスタ記述文に追加する。また、
機能記述追加部５はシフトモード信号の反転論理化した
信号と入力データ信号とのナンド機能記述をレジスタ記
述文に追加し、さらにナンド機能記述による演算結果と
スキャン入力信号との排他的論理ノア機能記述をレジス
タ記述文に追加する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は集積回路設計装置に関
し、特に機能記述言語を用いて論理設計を行う集積回路
設計装置のテスト容易化回路機能記述挿入方法に関す
る。

【０００２】

【従来の技術】一般に、情報処理機器に使用されている
集積回路はピン数が増加する割合に比べて集積度が急激
に上昇してきているので、その動作をチェックするのに
膨大な長さのテストパターンが必要となり、テスト設計
工数の大幅な増大につながっている。

【０００３】そのため、回路全体の動作を完全にチェッ
クすることができなかったり、故障検出率が向上しない
という問題がある。ここで、故障検出率とは作成したテ
ストパターンで信号線の値が“０”または“１”に固定
されてしまう故障がどの程度発見できるのかを示すもの
である。

【０００４】そこで、上記の問題を解決するために集積
回路内に通常回路とは別にレジスタ（フリップフロッ
プ）回路を縦続接続したパス（スキャン）を設けること
で、全てのレジスタ（フリップフロップ）回路を一つの
シフトレジスタとみなし、該シフトレジスタをシフト動
作させることにより集積回路内部の値を直接観測する方
法がとられている。

【０００５】スキャンの入った回路の一例を図３に示
す。図３において、２１Ａ〜２１Ｃは組み合わせ回路、
２２Ａ〜２２Ｆは順序回路、２３ａ〜２３ｎは通常の入
力端子（Ｉ００〜Ｉｘｘ）、２４はスキャン入力端子
（ＳＩＮ）、２５はスキャン出力端子（ＳＯＴ）、２６
ａ〜２６ｎは通常の出力端子（Ｏ００〜Ｏｘｘ）を夫々
示している。

【０００６】ここで、順序回路２２Ａ〜２２Ｆは記憶回
路を含むもので、過去の入力の状態を受け、その時点及
び過去の入力の状態によって決まるものであり、この回
路例ではフリップフロップ回路（以下Ｆ／Ｆとする）を
用いている。

【０００７】Ｆ／Ｆ２２Ａ〜２２Ｆには夫々スキャンモ
ードと通常モードとの切替え入力ＳＭＣと、スキャン用
クロックＳＣＫとが入力されている。これらＦ／Ｆ２２
Ａ〜２２Ｆは切替え入力ＳＭＣによってスキャンモード
が指示されると、スキャン入力端子２４から各Ｆ／Ｆ２
２Ａ〜２２Ｆを経由してスキャン出力端子２５に出力さ
れるパス（スキャン）によって各々縦続接続される。

【０００８】このとき、各Ｆ／Ｆ２２Ａ〜２２Ｆにスキ
ャン用クロックＳＣＫを供給することで、スキャン入力
端子２４から入力された値を各Ｆ／Ｆ２２Ａ〜２２Ｆに
セットしたり、各Ｆ／Ｆ２２Ａ〜２２Ｆの値をスキャン
出力端子２５から出力することができる。

【０００９】上述したスキャンの入った回路の構成では
ピン数やネット数が大となるので、集積度が急激に増大
すると、設計者にとってはテストパターンの作成だけで
なく、論理回路の作成にも大きな負担がかかってくる。

【００１０】したがって、現在では論理回路の作成を、
機能仕様書より機能記述言語で行う方法が取られるよう
になってきている。すなわち、集積回路などの設計がス
キャン機能を取込んだ機能記述言語によって行われてい
る。

【００１１】この方法としてはＶＨＤＬ（ＶＨＳＩＣ
Ｈａｒｄｗａｒｅ Ｄｉｓｃｒｉｐｔｉｏｎ Ｌａｎｇ
ｕａｇｅ）やＦＤＬ（Ｆｕｎｃｔｈｉｏｎ Ｄｉｓｃｒ
ｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）などがある。ＦＤＬ
については「ＦＤＬ：Ａ Ｓｔｒｕｃｔｕｒａｌ Ｂｅ
ｈａｖｉｏｒ Ｄｉｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａ
ｇｅ」（Ｓ．ＫＡＴＯ，Ｔ．ＳＡＳＡＫＩ １９８３
６ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉ
ｕｍ ｏｎ Ｃｏｍｐｕｔｅｒ Ｈａｒｄｗａｒｅ Ｄ
ｉｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ．，Ｐ１３７
〜１５２）に詳述されている。

【００１２】

【発明が解決しようとする課題】上述した従来の設計方
法では、集積回路などの設計がスキャン機能を取込んだ
機能記述言語によって行われているが、上記のスキャン
パスを用いた論理回路を持ってしても現状の集積度に対
応するテスト容易化が完全ではなく、故障検出率の低下
にともなってテスト設計工数が増大するという欠点があ
る。

【００１３】そこで、本発明の目的は上記の欠点を解消
し、従来のスキャンパスを利用したテスト容易化回路の
機能記述レベルでの自動挿入によって故障検出率の向上
を図り、テスト設計工数を削減することができる集積回
路設計装置の提供にある。

【００１４】

【課題を解決するための手段】本発明による集積回路設
計装置は、スキャン機能を取込んだ機能記述言語によっ
て集積回路の設計を行う集積回路設計装置であって、前
記集積回路の外部入力端子を記述した前記機能記述言語
中の外部入力端子文にテスト端子信号を追加する手段
と、前記集積回路の保持回路を記述した前記機能記述言
語中のレジスタ記述文から予め設定した所定信号を検索
する検索手段と、予め設定されかつ前記検索手段によっ
て検索された前記所定信号を基に前記テスト端子信号の
入力によって動作するテスト容易化回路の制御用機能記
述及び機能記述を前記レジスタ記述文に追加する手段と
を備えている。

【００１５】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１６】図１は本発明の一実施例の構成を示すブロ
ック図であり、図２は本発明の一実施例の動作を示すフ
ローチャートである。これらの図において、制御部１は
集積回路機能記述入力部２とテスト端子追加部３と検索
部４と機能記述追加部５とを夫々制御している。

【００１７】集積回路機能記述入力部２は外部または記
憶部６からスキャンを考慮した機能記述言語を入力する
と、その機能記述言語をテスト端子追加部３に渡す（図
２ステップ１１）。テスト端子追加部３は集積回路機能
記述入力部２から渡された機能記述言語の外部入力端子
文にテスト端子信号を追加し、その機能記述言語を検索
部４に渡す（図２ステップ１２）。

【００１８】検索部４はテスト端子追加部３から渡され
た機能記述言語からレジスタ記述文を検索し（図２ステ
ップ１３）、検索したレジスタ記述文中のシフトモード
信号とスキャン入力信号と入力データ信号とを検索する
（図２ステップ１４）。

【００１９】機能記述追加部５は検索部４の検索結果と
記憶部６に予め記憶されたテスト容易化回路の内容とを
基に、テスト端子追加部３で追加されたテスト端子信号
と検索部４で検索されたシフトモード信号とのオア（Ｏ
Ｒ）機能記述を検索部４で検索されたレジスタ記述文に
追加する（図２ステップ１５）。

【００２０】その後に、機能記述追加部５は検索部４で
検索されたシフトモード信号の反転論理化した信号と検
索部４で検索された入力データ信号とのナンド（ＮＡＮ
Ｄ）機能記述を検索部４で検索されたレジスタ記述文に
追加する。さらに、機能記述追加部５は上記ナンド機能
記述による演算結果と検索部４で検索されたスキャン入
力信号との排他的論理ノア（ＮＯＲ）機能記述を検索部
４で検索されたレジスタ記述文に追加する（図２ステッ
プ１６）。

【００２１】制御部１は集積回路機能記述入力部２とテ
スト端子追加部３と検索部４と機能記述追加部５とを夫
々制御し、上述した各処理を機能記述言語に存在する全
てのレジスタ記述文に対して実行する。

【００２２】図３は本発明の一実施例によりテスト容易
化回路が挿入される前の集積回路を示す図であり、図４
は本発明の一実施例によりテスト容易化回路が挿入され
た後の集積回路を示す図である。図３においては、２１
Ａ〜２１Ｃは組み合わせ回路、２２Ａ〜２２Ｆはフリッ
プフロップ回路（以下Ｆ／Ｆとする）、２３ａ〜２３ｎ
は通常の入力端子（Ｉ００〜Ｉｘｘ）、２４はスキャン
入力端子（ＳＩＮ）、２５はスキャン出力端子（ＳＯ
Ｔ）、２６ａ〜２６ｎは通常の出力端子（Ｏ００〜Ｏｘ
ｘ）を夫々示している。

【００２３】また、図４においては、図３に示す回路
に、スキャンモードと通常モードとの切替え入力（以下
シフトモード信号とする）ＳＭＣの入力端子２７と、テ
スト端子信号ＢＳＴの入力端子２８と、制御用オア回路
２９と、インバータ回路３０と、ナンド回路３１Ａ〜３
１Ｆと、排他的ノア回路３２Ａ〜３２Ｆとが設けられて
いる。

【００２４】制御用オア回路２９はシフトモード信号Ｓ
ＭＣとテスト端子信号ＢＳＴとのオアをとり、その演算
結果を各Ｆ／Ｆ２２Ａ〜２２Ｆに出力する。インバータ
回路３０はシフトモード信号ＳＭＣを反転論理化し、そ
の結果を各ナンド回路３１Ａ〜３１Ｆに出力する。

【００２５】ナンド回路３１Ａ〜３１Ｆは夫々組み合わ
せ回路２１Ａ，２１Ｂから各Ｆ／Ｆ２２Ａ〜２２Ｆへの
入力データ信号（ＩＮＡＡ，ＩＮＢＢ，ＩＮＣＣ，…
…）とインバータ回路３０の出力とのナンドをとり、そ
の演算結果を排他的ノア回路３２Ａ〜３２Ｆに出力す
る。

【００２６】排他的ノア回路３２Ａ〜３２Ｆはスキャン
入力端子２４からのスキャン入力信号（ＩＮＳＩＮ）と
ナンド回路３１Ａ〜３１Ｆの出力との排他的ノアをと
り、その演算結果を各Ｆ／Ｆ２２Ａ〜２２Ｆに出力す
る。

【００２７】上記の回路構成において、シフトモード信
号ＳＭＣとテスト端子信号ＢＳＴとを夫々“１”とし、
スキャン入力端子２４から“０”，“１”からなるテス
トパターンを入力すると、排他的ノア回路３２Ａ〜３２
Ｆの出力が夫々“０”，“１”に変化する。

【００２８】排他的ノア回路３２Ａ〜３２Ｆの出力の変
化によって、各Ｆ／Ｆ２２Ａ〜２２Ｆの内容が変化して
活性化されるので、Ｆ／Ｆ２２Ａ〜２２Ｆ各々の後段の
組み合わせ回路２１Ｂ，２１Ｃも活性化される。これに
より、Ｆ／Ｆ２２Ａ〜２２Ｆ及び組み合わせ回路２１
Ｂ，２１Ｃのエラー検出を容易に行うことができる。

【００２９】上述した如く、集積回路機能記述入力部
２、テスト端子追加部３、検索部４、機能記述追加部５
の各処理によって、図３に示す集積回路にテスト容易化
回路を挿入した集積回路（図４参照）を容易に設計する
ことが可能となる。

【００３０】これら図１〜図４を用いて本発明の一実施
例の動作について説明する。以下、図３に示す集積回路
の外部入力端子２３ａ〜２３ｎ，２４（Ｉ００〜Ｉｘ
ｘ，ＳＩＮ）とＦ／Ｆ２２Ａ，２２Ｂ（ＡＡＡ，ＢＢ
Ｂ）とについて説明する。

【００３１】これら外部入力端子２３ａ〜２３ｎ，２４
とＦ／Ｆ２２Ａ，２２ＢとをＦＤＬを用いて記述する
と、 となる。ここで、ＳＣＫはスキャン用クロックであり、
ＩＮＡＡ及びＩＮＢＢはＦ／Ｆ２２Ａ，２２Ｂへの入力
データ信号であり、ＯＵＴＡＡはＦ／Ｆ２２Ａからの出
力データ信号である。

【００３２】集積回路機能記述入力部２が上記の機能記
述言語を入力すると（図２ステップ１１）、テスト端子
追加部３はその機能記述言語の外部入力端子文にテスト
端子信号ＢＳＴを追加する（図２ステップ１２）。すな
わち、外部入力端子文は、 INPUT I00 ，．．．．，Ixx ，SIN ，BST ； となる。

【００３３】次に、検索部４はこの機能記述言語からＦ
／Ｆ２２Ａの記述文である“ＲＥＧＡＡＡ”から“；”
までのレジスタ記述文を検索する（図２ステップ１
３）。検索部４は検索したレジスタ記述文中のシフトモ
ード信号ＳＭＣとスキャン入力信号ＩＮＳＩＮと入力デ
ータ信号ＩＮＡＡとを検索する（図２ステップ１４）。

【００３４】機能記述追加部５は検索部４が検索したシ
フトモード信号ＳＭＣに対してテスト端子追加部３で追
加されたテスト端子信号ＢＳＴとのオア機能記述（＋Ｂ
ＳＴ）を追加し（図２ステップ１５）、テスト容易化モ
ードの制御を可能とする。すなわち、Ｆ／Ｆ２２Ａのレ
ジスタ記述文は、 となる。

【００３５】その後に、機能記述追加部５は検索部４で
検索されたシフトモード信号ＳＭＣを反転論理化し、そ
の信号と検索部４で検索された入力データ信号ＩＮＡＡ
とのナンド機能記述を追加し、さらにそのナンド機能記
述に対して検索部４で検索されたスキャン入力信号ＩＮ
ＳＩＮとの排他的論理ノア機能記述［（（ＳＭＣ’＊Ｉ
ＮＡＡ）’．ＸＯＲ．ＩＮＳＩＮ）’］を追加する（図
２ステップ１６）ことによって、テスト容易化回路の挿
入が可能となる。すなわち、Ｆ／Ｆ２２Ａのレジスタ記
述文は、 REG AAA ＝IF RESET THEN 0 ELSE IF SCK ．UP．THEN IF SMC ＋BST THEN （（SMC ’＊INAA）’．XOR ．INSIN ）’ ELSE INAA ELSE NOC； となる。ここで、’は反転論理を示している。

【００３６】また、上述した各処理を機能記述言語中の
Ｆ／Ｆ２２Ｂの記述文である“ＲＥＧ ＢＢＢ”か
ら“；”までのレジスタ記述文に対しても実行すること
で、テスト容易化の目的を完了する。これにより、機能
記述言語は、 INPUT I00 ，．．．．，Ixx ，SIN ，BST ； ： REG AAA ＝IF RESET THEN 0 ELSE IF SCK ．UP．THEN IF SMC ＋BST THEN （（SMC ’＊INAA）’．XOR ．INSIN ）’ ELSE INAA ELSE NOC； REG BBB ＝IF RESET THEN 0 ELSE IF SCK ．UP．THEN IF SMC ＋BST THEN （（SMC ’＊INBB）’．XOR ．OUTAA ）’ ELSE INBB ELSE NOC； となる。この記述によって、図３に示す集積回路が図４
に示すようなテスト容易化回路を挿入した集積回路とな
る。

【００３７】図５は本発明の他の実施例の動作を示すフ
ローチャートである。図において、本発明の他の実施例
では図１に示す各手段を用いて以下のように動作する。

【００３８】集積回路機能記述入力部２は外部または記
憶部６からスキャンを考慮した機能記述言語を入力する
と、その機能記述言語をテスト端子追加部３に渡す（図
５ステップ４１）。テスト端子追加部３は集積回路機能
記述入力部２から渡された機能記述言語の外部入力端子
文にテスト端子信号を追加し、その機能記述言語を検索
部４に渡す（図５ステップ４２）。

【００３９】検索部４はテスト端子追加部３から渡され
た機能記述言語からレジスタ記述文を検索し（図５ステ
ップ４３）、検索したレジスタ記述文中のシフトモード
信号とスキャン入力信号と予め指定されたプローブポイ
ントとを検索する（図５ステップ４４）。

【００４０】機能記述追加部５は検索部４の検索結果と
記憶部６に予め記憶されたテスト容易化回路の内容とを
基に、テスト端子追加部３で追加されたテスト端子信号
と検索部４で検索されたシフトモード信号とのオア機能
記述を検索部４で検索されたレジスタ記述文に追加する
（図５ステップ４５）。

【００４１】その後に、機能記述追加部５は検索部４で
検索されたシフトモード信号の反転論理化した信号と検
索部４で検索されたプローブポイントとのナンド機能記
述を検索部４で検索されたレジスタ記述文に追加する。
さらに、機能記述追加部５は上記ナンド機能記述による
演算結果と検索部４で検索されたスキャン入力信号との
排他的論理ノア機能記述を検索部４で検索されたレジス
タ記述文に追加する（図５ステップ４６）。

【００４２】制御部１は集積回路機能記述入力部２とテ
スト端子追加部３と検索部４と機能記述追加部５とを夫
々制御し、上述した各処理を機能記述言語に存在する全
てのレジスタ記述文に対して実行する。

【００４３】これら図１と図３と図５とを用いて本発明
の他の実施例の動作について説明する。以下、図３に示
す集積回路の外部入力端子２３ａ〜２３ｎ，２４（Ｉ０
０〜Ｉｘｘ，ＳＩＮ）とＦ／Ｆ２２Ａ，２２Ｂ（ＡＡ
Ａ，ＢＢＢ）とについて説明する。尚、ＦＤＬを用いて
記述した外部入力端子２３ａ〜２３ｎ，２４とＦ／Ｆ２
２Ａ，２２Ｂとの機能記述言語は上述したものと同様で
ある。

【００４４】本発明の他の実施例では集積回路機能記述
入力部２が上記の機能記述言語を入力すると（図５ステ
ップ４１）、テスト端子追加部３はその機能記述言語の
外部入力端子文にテスト端子信号ＢＳＴを追加する（図
５ステップ４２）。すなわち、外部入力端子文は、 INPUT I00 ，．．．．，Ixx ，SIN ，BST ； となる。

【００４５】次に、検索部４はこの機能記述言語からＦ
／Ｆ２２Ａの記述文である“ＲＥＧＡＡＡ”から“；”
までのレジスタ記述文を検索する（図５ステップ４
３）。検索部４は検索したレジスタ記述文中のシフトモ
ード信号ＳＭＣとスキャン入力信号ＩＮＳＩＮとプロー
ブポイントとを検索する（図５ステップ４４）。

【００４６】機能記述追加部５は検索部４が検索したシ
フトモード信号ＳＭＣに対してテスト端子追加部３で追
加されたテスト端子信号ＢＳＴとのオア機能記述（＋Ｂ
ＳＴ）を追加し（図５ステップ４５）、テスト容易化モ
ードの制御を可能とする。すなわち、Ｆ／Ｆ２２Ａのレ
ジスタ記述文は、 となる。

【００４７】その後に、機能記述追加部５は検索部４で
検索されたシフトモード信号ＳＭＣを反転論理化し、そ
の信号と検索部４で検索されたプローブポイントとのナ
ンド機能記述を追加し、さらにそのナンド機能記述に対
して検索部４で検索されたスキャン入力信号ＩＮＳＩＮ
との排他的論理ノア機能記述（（ＳＭＣ’＊プローブポ
イント）’．ＸＯＲ．ＩＮＳＩＮ）’を追加する（図５
ステップ４６）ことによって、テスト容易化回路の挿入
が可能となる。すなわち、Ｆ／Ｆ２２Ａのレジスタ記述
文は、 REG AAA ＝IF RESET THEN 0 ELSE IF SCK ．UP．THEN IF SMC ＋BST THEN （（SMC ’＊プローブポイント）’．XOR ．INSIN ）’ ELSE INAA ELSE NOC； となる。

【００４８】また、上述した各処理を機能記述言語中の
Ｆ／Ｆ２２Ｂの記述文である“ＲＥＧ ＢＢＢ”か
ら“；”までのレジスタ記述文に対しても実行すること
で、テスト容易化の目的を完了する。これにより、機能
記述言語は、 INPUT I00 ，．．．．，Ixx ，SIN ，BST ； ： REG AAA ＝IF RESET THEN 0 ELSE IF SCK ．UP．THEN IF SMC ＋BST THEN （（SMC ’＊プローブポイント）’．XOR ．INSIN ）’ ELSE INAA ELSE NOC； REG BBB ＝IF RESET THEN 0 ELSE IF SCK ．UP．THEN IF SMC ＋BST THEN （（SMC ’＊プローブポイント）’．XOR ．OUTAA ）’ ELSE INBB ELSE NOC； となる。この機能記述言語のプローブポイントにテスト
観測しづらいカウンタや演算器（図示せず）の出力ポイ
ントを用いれば、より高い故障検出率を実現させること
ができる。

【００４９】図６は本発明の別の実施例の動作を示すフ
ローチャートである。図において、本発明の別の実施例
では図１に示す各手段を用いて以下のように動作する。

【００５０】集積回路機能記述入力部２は外部または記
憶部６からスキャン及びホールド制御機能を考慮した機
能記述言語を入力すると、その機能記述言語をテスト端
子追加部３に渡す（図６ステップ５１）。テスト端子追
加部３は集積回路機能記述入力部２から渡された機能記
述言語の外部入力端子文にテスト端子信号を追加し、そ
の機能記述言語を検索部４に渡す（図６ステップ５
２）。

【００５１】検索部４はテスト端子追加部３から渡され
た機能記述言語からレジスタ記述文を検索し（図６ステ
ップ５３）、検索したレジスタ記述文中のシフトモード
信号とスキャン入力信号と入力データ信号とホールド信
号とを検索する（図６ステップ５４）。

【００５２】機能記述追加部５は検索部４の検索結果と
記憶部６に予め記憶されたテスト容易化回路の内容とを
基に、テスト端子追加部３で追加されたテスト端子信号
と検索部４で検索されたシフトモード信号とのオア機能
記述を検索部４で検索されたレジスタ記述文に追加する
（図６ステップ５５）。

【００５３】その後に、機能記述追加部５は検索部４で
検索された入力データ信号とホールド信号との排他的論
理オア機能記述と、検索部４で検索されたシフトモード
信号の反転論理化した信号と上記排他的論理オア機能記
述による演算結果とのナンド機能記述とを検索部４で検
索されたレジスタ記述文に追加する。さらに、機能記述
追加部５は上記ナンド機能記述による演算結果と検索部
４で検索されたスキャン入力信号との排他的論理ノア機
能記述を検索部４で検索されたレジスタ記述文に追加す
る（図６ステップ５６）。

【００５４】制御部１は集積回路機能記述入力部２とテ
スト端子追加部３と検索部４と機能記述追加部５とを夫
々制御し、上述した各処理を機能記述言語に存在する全
てのレジスタ記述文に対して実行する。

【００５５】これら図１と図３と図６とを用いて本発明
の別の実施例の動作について説明する。以下、図３に示
す集積回路の外部入力端子２３ａ〜２３ｎ，２４（Ｉ０
０〜Ｉｘｘ，ＳＩＮ）とＦ／Ｆ２２Ａ，２２Ｂ（ＡＡ
Ａ，ＢＢＢ）とがスキャン及びホールド制御機能を考慮
した機能記述言語で記述されている場合について説明す
る。

【００５６】上記スキャン及びホールド制御機能を考慮
した機能記述言語はＦＤＬで記述されると、 となる。ここで、ＨＯＬＤはホールド信号である。

【００５７】集積回路機能記述入力部２が上記の機能記
述言語を入力すると（図６ステップ５１）、テスト端子
追加部３はその機能記述言語の外部入力端子文にテスト
端子信号ＢＳＴを追加する（図６ステップ５２）。すな
わち、外部入力端子文は、 INPUT I00 ，．．．．，Ixx ，SIN ，BST ； となる。

【００５８】次に、検索部４はこの機能記述言語からＦ
／Ｆ２２Ａの記述文である“ＲＥＧＡＡＡ”から“；”
までのレジスタ記述文を検索する（図６ステップ５
３）。検索部４は検索したレジスタ記述文中のシフトモ
ード信号ＳＭＣとスキャン入力信号ＩＮＳＩＮと入力デ
ータ信号ＩＮＡＡとホールド信号ＨＯＬＤとを検索する
（図６ステップ５４）。

【００５９】機能記述追加部５は検索部４が検索したシ
フトモード信号ＳＭＣに対してテスト端子追加部３で追
加されたテスト端子信号ＢＳＴとのオア機能記述（＋Ｂ
ＳＴ）を追加し（図６ステップ５５）、テスト容易化モ
ードの制御を可能とする。すなわち、Ｆ／Ｆ２２Ａのレ
ジスタ記述文は、 となる。

【００６０】その後に、機能記述追加部５は検索部４で
検索された入力データ信号ＩＮＡＡとホールド信号ＨＯ
ＬＤとの排他的論理オア機能記述と、検索部４で検索さ
れたシフトモード信号ＳＭＣの反転論理化し、その信号
と上記排他的論理オア機能記述による演算結果とのナン
ド機能記述とを追加し、さらに上記ナンド機能記述によ
る演算結果と検索部４で検索されたスキャン入力信号Ｉ
ＮＳＩＮとの排他的論理ノア機能記述（（ＳＭＣ’＊
（ＩＮＡＡ．ＸＯＲ．ＨＯＬＤ））’．ＸＯＲ．ＩＮＳ
ＩＮ）’を追加する（図６ステップ５６）ことによっ
て、テスト容易化回路の挿入が可能となる。すなわち、
Ｆ／Ｆ２２Ａのレジスタ記述文は、 REG AAA ＝IF RESET THEN 0 ELSE IF SCK ．UP．THEN IF SMC ＋BST THEN INSIN （（SMC ’＊（INAA．XOR ．HOLD））’．XOR ．INSIN ）’ ELSE IF（（SMC ＋BST ）＊HOLD）’THEN INAA ELSE NOC ELSE NOC ； となる。尚、このレジスタ記述文においてホールド制御
を示す「ＨＯＬＤ’」は「（（ＳＭＣ＋ＢＳＴ）＊ＨＯ
ＬＤ）’」に書き換えられる。

【００６１】また、上述した各処理を機能記述言語中の
Ｆ／Ｆ２２Ｂの記述文である“ＲＥＧ ＢＢＢ”か
ら“；”までのレジスタ記述文に対しても実行すること
で、テスト容易化の目的を完了する。これにより、機能
記述言語は、 INPUT I00 ，．．．．，Ixx ，SIN ，BST ； ： REG AAA ＝IF RESET THEN 0 ELSE IF SCK ．UP．THEN IF SMC ＋BST THEN INSIN （（SMC ’＊（INAA．XOR ．HOLD））’．XOR ．INSIN ）’ ELSE IF（（SMC ＋BST ）＊HOLD）’THEN INAA ELSE NOC ELSE NOC ； REG BBB ＝IF RESET THEN 0 ELSE IF SCK ．UP．THEN IF SMC ＋BST THEN INSIN （（SMC ’＊（INBB．XOR ．HOLD））’．XOR ．OUTAA ）’ ELSE IF（（SMC ＋BST ）＊HOLD）’THEN INBB ELSE NOC ELSE NOC ； となる。この記述によって、ホールド信号自体の故障検
出率の向上を目的としたテスト容易化回路を挿入した集
積回路となる。

【００６２】このように、集積回路の外部入力端子を記
述した機能記述言語中の外部入力端子文にテスト端子信
号ＢＳＴを追加し、Ｆ／Ｆ２２Ａ〜２２Ｆを記述した機
能記述言語中のレジスタ記述文からシフトモード信号Ｓ
ＭＣ、スキャン入力信号ＩＮＳＩＮ、入力データ信号Ｉ
ＮＡＡまたはプローブポイント、ホールド信号等の予め
設定した所定信号を検索し、これら検索された所定信号
を基にテスト端子信号ＢＳＴの入力によって動作するテ
スト容易化回路の制御用機能記述及び機能記述をレジス
タ記述文に追加することによって、集積回路の機能記述
言語にテスト容易化回路の機能記述を全自動で挿入する
ことができる。よって、従来から問題になっていたテス
ト設計の工数削減や品質向上に大きな効果をもたらすこ
とができる。

【００６３】

【発明の効果】以上説明したように本発明によれば、集
積回路の外部入力端子を記述した機能記述言語中の外部
入力端子文にテスト端子信号を追加し、集積回路の保持
回路を記述した機能記述言語中のレジスタ記述文から予
め設定した所定信号を検索し、この検索された所定信号
を基にテスト端子信号の入力によって動作するテスト容
易化回路の制御用機能記述及び機能記述をレジスタ記述
文に追加することによって、故障検出率の向上を図り、
テスト設計工数を削減することができるという効果があ
る。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】本発明の一実施例の動作を示すフローチャート
である。

【図３】本発明の一実施例によりテスト容易化回路が挿
入される前の集積回路を示す図である。

【図４】本発明の一実施例によりテスト容易化回路が挿
入された後の集積回路を示す図である。

【図５】本発明の他の実施例の動作を示すフローチャー
トである。

【図６】本発明の別の実施例の動作を示すフローチャー
トである。

【符号の説明】

２ 集積回路機能記述入力部 ３ テスト端子追加部 ４ 検索部 ５ 機能記述追加部

Claims (4)

【特許請求の範囲】
1. 【請求項１】 スキャン機能を取込んだ機能記述言語に
   よって集積回路の設計を行う集積回路設計装置であっ
   て、前記集積回路の外部入力端子を記述した前記機能記
   述言語中の外部入力端子文にテスト端子信号を追加する
   手段と、前記集積回路の保持回路を記述した前記機能記
   述言語中のレジスタ記述文から予め設定した所定信号を
   検索する検索手段と、予め設定されかつ前記検索手段に
   よって検索された前記所定信号を基に前記テスト端子信
   号の入力によって動作するテスト容易化回路の制御用機
   能記述及び機能記述を前記レジスタ記述文に追加する手
   段とを有することを特徴とする集積回路設計装置。
2. 【請求項２】 前記検索手段が前記所定信号として前記
   スキャン機能のシフトモード信号及びスキャン入力信号
   と前記保持手段への入力データ信号とを検索するように
   し、前記テスト端子信号の入力に応答して前記検索手段
   によって検索された前記シフトモード信号と前記スキャ
   ン入力信号と前記入力データ信号との論理演算の結果が
   前記保持手段に入力されるように構成されるテスト容易
   化回路の制御用機能記述及び機能記述を前記レジスタ記
   述文に追加するようにしたことを特徴とする請求項１記
   載の集積回路設計装置。
3. 【請求項３】 前記検索手段が前記所定信号として前記
   スキャン機能のシフトモード信号及びスキャン入力信号
   と前記集積回路のテスト観測に必要なプローブポイント
   の信号とを検索し、前記テスト端子信号の入力に応答し
   て前記検索手段によって検索された前記シフトモード信
   号と前記スキャン入力信号と前記プローブポイントの信
   号との論理演算の結果が前記保持手段に入力されるよう
   に構成されるテスト容易化回路の制御用機能記述及び機
   能記述を前記レジスタ記述文に追加するようにしたこと
   を特徴とする請求項１記載の集積回路設計装置。
4. 【請求項４】 前記検索手段が前記所定信号として前記
   スキャン機能のシフトモード信号及びスキャン入力信号
   と前記保持手段の入力データ信号及びホールド信号とを
   検索するようにし、前記テスト端子信号の入力に応答し
   て前記検索手段によって検索された前記シフトモード信
   号と前記スキャン入力信号と前記入力データ信号と前記
   ホールド信号との論理演算の結果が前記保持手段に入力
   されるように構成されるテスト容易化回路の制御用機能
   記述及び機能記述を前記レジスタ記述文に追加するよう
   にしたことを特徴とする請求項１記載の集積回路設計装
   置。