JPH06177240A - Semiconductor device - Google Patents

Semiconductor device

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JPH06177240A
JPH06177240A JP43A JP32443392A JPH06177240A JP H06177240 A JPH06177240 A JP H06177240A JP 43 A JP43 A JP 43A JP 32443392 A JP32443392 A JP 32443392A JP H06177240 A JPH06177240 A JP H06177240A
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wiring layer
semiconductor device
insulating film
metal wiring
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Tomoyuki Furuhata
智之 古畑
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Abstract

PURPOSE:To provide a semiconductor device in which moisture resistance is maintained, a wire discontinuity, a short circuit between metal wiring layers can be avoided, influence of manufacturing steps is hardly affected and which has high reliability and high yield. CONSTITUTION:The semiconductor device comprises a BPSG film 3 made of an interlayer insulating film and an aluminum wiring layer 5a on one main surface of a semiconductor substrate 1 formed with a field oxide film 2. The device further comprises a scribing line structure in which an opening 4 is formed at the insulating film made of the film 3, its surface and side faces are covered with aluminum wiring layers 5 and which is covered with a passivation film made of a silicon nitride film 6 arranged directly above the layer 5. An interlayer insulating film of a chip side on the line is not brought into direct contact with the atmosphere via the wiring layer and the film 6. Further, the surface and the side face of the insulating film on the line are covered with metal wiring layers, an a sidewall of the wiring layer is not formed at an end of the insulating film on the line groove even at the time of etching the wiring layer.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は半導体装置に係り、より
詳しくは半導体基板の一主面上に複数の層間絶縁膜と金
属配線層とを具備する半導体装置のスクライブ・ライン
の構造に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a scribe line structure of a semiconductor device having a plurality of interlayer insulating films and a metal wiring layer on one main surface of a semiconductor substrate.

【0002】[0002]

【従来の技術】近年、半導体集積回路装置においては、
素子の高集積、高性能化に伴い、表面段差の低減のため
に、半導体基板上に層間絶縁膜として、高濃度リンガラ
ス(PSG)膜やボロン・リンガラス(BPSG)膜が
採用されいる。
2. Description of the Related Art Recently, in semiconductor integrated circuit devices,
With high integration and high performance of devices, a high-concentration phosphorus glass (PSG) film or a boron-phosphorus glass (BPSG) film is adopted as an interlayer insulating film on a semiconductor substrate in order to reduce surface steps.

【0003】この種の半導体装置においては、スクライ
ブ・ラインで前記高濃度PSG膜もしくはBPSG膜が
露出する。既知のように高濃度PSG膜もしくはBPS
G膜には吸湿性があり、水分を吸うとリン酸が生成さ
れ、これがアルミ配線を侵食し、断線の問題が発生して
いた。
In this type of semiconductor device, the high-concentration PSG film or BPSG film is exposed at the scribe line. As is known, high-concentration PSG film or BPS
The G film has hygroscopicity, and when water is absorbed, phosphoric acid is generated, which corrodes the aluminum wiring and causes a problem of disconnection.

【0004】この問題に対し、シリコン窒化膜の耐湿性
を利用して、前記高濃度PSG膜もしくはBPSG膜の
少なくとも表面および側面がシリコン窒化膜で覆われる
ようにしてなるスクライブ・ラインの構造を有する半導
体装置が開示されている。
To solve this problem, the moisture resistance of the silicon nitride film is utilized to provide a scribe line structure in which at least the surface and side surfaces of the high-concentration PSG film or BPSG film are covered with the silicon nitride film. A semiconductor device is disclosed.

【0005】[0005]

【発明が解決しようとする課題】しかしながら、従来の
半導体装置においては、スクライブ・ラインの構造に起
因した以下の問題点がある。
However, the conventional semiconductor device has the following problems due to the structure of the scribe line.

【0006】アルミ多層配線において、各層のアルミ配
線層のエッチング時に、スクライブ・ライン溝内の下層
層間絶縁膜の端にアルミ配線層のサイドウオ−ルとシリ
コン基板のエグレが形成される。ここで、このアルミ配
線層のサイドウオ−ルはシリコン基板との接触部が少な
く、また密着性が悪いため、この工程もしくは後工程に
おいて剥離されてしまい、チップ内に飛散し、アルミ配
線層間の断線やショ−ト等を引き起こす。
In the aluminum multi-layer wiring, side walls of the aluminum wiring layer and egre of the silicon substrate are formed at the ends of the lower interlayer insulating film in the scribe line groove when the aluminum wiring layers of the respective layers are etched. Here, since the side wall of the aluminum wiring layer has a small contact portion with the silicon substrate and the adhesion is poor, it is peeled off in this step or a later step and is scattered in the chip, resulting in disconnection between aluminum wiring layers. Cause shorts and shorts.

【0007】図8は、この種の半導体装置の製造工程を
示す断面図であり、上層配線層をなすアルミ配線層5a
のエッチング時に、スクライブ・ライン上の下層層間絶
縁膜をなすBPSG膜3の端にアルミ配線層からなるサ
イドウオ−ル20とシリコン基板1のエグレ21が形成
された状態を示す。
FIG. 8 is a cross-sectional view showing a manufacturing process of this type of semiconductor device, in which an aluminum wiring layer 5a forming an upper wiring layer is formed.
2 shows a state in which the side wall 20 made of an aluminum wiring layer and the egre 21 of the silicon substrate 1 are formed at the end of the BPSG film 3 forming the lower interlayer insulating film on the scribe line at the time of etching.

【0008】なお、図中、2はフィ−ルド酸化膜であ
る。
In the figure, 2 is a field oxide film.

【0009】前述のように、このアルミ配線層からなる
サイドウオ−ル20は、この工程もしくは後工程、例え
ばエッチング後のシリコン残査処理エッチングやレジス
ト膜剥離工程中において同時に剥離されてしまい、チッ
プ内に飛散し、アルミ配線層間の断線やショ−ト等を引
き起こし、半導体装置の信頼性および歩留りの上で問題
となっている。
As described above, the side wall 20 made of the aluminum wiring layer is peeled off at the same time during this step or a post-step, for example, a silicon residual treatment etching after etching or a resist film peeling step, and the inside of the chip is removed. Which causes disconnection and shorts between aluminum wiring layers, which is a problem in terms of reliability and yield of semiconductor devices.

【0010】また、スクライブ・ライン領域内にアライ
メントマーク、バーニヤやモニター素子を挿入する場
合、それらの配置された領域の端部において、前述と同
様の問題が、発生している。
When the alignment mark, vernier or monitor element is inserted in the scribe line area, the same problem as described above occurs at the end of the area where the alignment mark, vernier and monitor element are arranged.

【0011】さらに、2層以上のアルミ多配線層を有す
る半導体装置の各アルミ多配線層のエッチングの際に
も、前述と同様の問題が、発生している。
Further, the same problem as described above occurs when etching each aluminum multi-wiring layer of a semiconductor device having two or more aluminum multi-wiring layers.

【0012】そこで、本発明はこのような問題点を解決
するものであり、その目的とするところは、耐湿性を維
持しながら、製造加工程等の影響の受けずらい、高信頼
性と高歩留りを有する半導体装置を提供するところにあ
る。
Therefore, the present invention is to solve such a problem, and an object of the present invention is to maintain the humidity resistance and not to be influenced by the manufacturing process and the like, to have high reliability and high reliability. An object is to provide a semiconductor device having a yield.

【0013】[0013]

【課題を解決するための手段】本発明の半導体装置は、
半導体基板の一主面上に複数の層間絶縁膜と金属配線層
とを具備する半導体装置において、前記層間絶縁膜には
開孔部が設けられ、前記絶縁膜の開孔部の少なくとも表
面および側面が前記金属配線層および前記金属配線層上
のパッシベ−ション膜で覆われるようにしてなるスクラ
イブ・ライン構造を有することを特徴とする。
The semiconductor device of the present invention comprises:
In a semiconductor device having a plurality of interlayer insulating films and a metal wiring layer on one main surface of a semiconductor substrate, an opening is provided in the interlayer insulating film, and at least a surface and a side surface of the opening of the insulating film. Has a scribe line structure which is covered with the metal wiring layer and a passivation film on the metal wiring layer.

【0014】また、本発明の半導体装置は、半導体基板
の一主面上に複数の層間絶縁膜と金属配線層とを具備す
る半導体装置において、前記層間絶縁膜には開孔部が設
けられ、前記絶縁膜の開孔部の側面が少なくとも金属層
からなるサイドウオールを有し、前記サイドウオールお
よび前記絶縁膜の表面が前記金属配線層および前記金属
配線層上のパッシベ−ション膜で覆われるようにしてな
るスクライブ・ライン構造を有することを特徴とする。
The semiconductor device of the present invention is a semiconductor device having a plurality of interlayer insulating films and a metal wiring layer on one main surface of a semiconductor substrate, wherein the interlayer insulating film is provided with an opening. The side surface of the opening of the insulating film has a sidewall made of at least a metal layer, and the surfaces of the sidewall and the insulating film are covered with the metal wiring layer and a passivation film on the metal wiring layer. It is characterized by having a scribe line structure.

【0015】また、本発明の半導体装置は、半導体基板
の一主面上に複数の層間絶縁膜と少なくとも2層以上の
金属配線層とを具備する半導体装置において、前記複数
の層間絶縁膜の積層からなる絶縁膜には開孔部が設けら
れ、前記絶縁膜の開孔部の少なくとも表面および側面が
前記金属配線層の最上層の金属配線層および前記金属配
線層直上のパッシベ−ション膜で覆われるようにしてな
るスクライブ・ライン構造を有することを特徴とする半
導体装置。
The semiconductor device of the present invention is a semiconductor device comprising a plurality of interlayer insulating films and at least two or more metal wiring layers on one main surface of a semiconductor substrate, wherein the plurality of interlayer insulating films are laminated. An opening portion is provided in the insulating film made of, and at least the surface and the side surface of the opening portion of the insulating film are covered with the uppermost metal wiring layer of the metal wiring layer and the passivation film immediately above the metal wiring layer. A semiconductor device having a scribe line structure as described above.

【0016】また、本発明の半導体装置は、半導体基板
の一主面上に複数の層間絶縁膜と少なくとも2層以上の
金属配線層とを具備する半導体装置において、前記第1
層間絶縁膜には開孔部が設けられ、前記第1層間絶縁膜
の開孔部の少なくとも表面および側面が前記第1金属配
線層および前記第1金属配線層直上の第2層間絶縁膜で
覆われ、さらに、前記第1金属配線層直上の前記第2層
間絶縁膜には開孔部が設けられ、前記第2層間絶縁膜の
開孔部の少なくとも表面および側面が前記第2金属配線
層および前記第2金属配線層直上の第3層間絶縁膜で覆
われる構造が順次繰り返され、最上層の金属配線層がパ
ッシベ−ション膜で覆われるようにしてなるスクライブ
・ライン構造を有することを特徴とする。
The semiconductor device according to the present invention is a semiconductor device comprising a plurality of interlayer insulating films and at least two or more metal wiring layers on one main surface of a semiconductor substrate.
An opening is provided in the interlayer insulating film, and at least the surface and the side surface of the opening of the first interlayer insulating film are covered with the first metal wiring layer and the second interlayer insulating film immediately above the first metal wiring layer. Further, an opening portion is provided in the second interlayer insulating film directly above the first metal wiring layer, and at least a surface and a side surface of the opening portion of the second interlayer insulating film has the second metal wiring layer and The structure covered with the third interlayer insulating film immediately above the second metal wiring layer is sequentially repeated, and the uppermost metal wiring layer has a scribe line structure so as to be covered with the passivation film. To do.

【0017】また、この場合、前記層間絶縁膜膜の開孔
部の開孔サイズが、チップ内に同時に形成する開孔部の
開孔サイズと同一であることが好ましい。
Further, in this case, it is preferable that the hole size of the hole of the interlayer insulating film is the same as the hole size of the holes simultaneously formed in the chip.

【0018】また、この場合、前記層間絶縁膜膜の開孔
部内に金属層が埋め込まれていることが好ましい。
Further, in this case, it is preferable that a metal layer is embedded in the opening of the interlayer insulating film.

【0019】また、この場合、前記金属配線層が、一定
電位を有するチップ内の金属配線層に接続されてなるこ
とが好ましい。
Further, in this case, it is preferable that the metal wiring layer is connected to a metal wiring layer in a chip having a constant potential.

【0020】また、この場合、前記スクライブ・ライン
領域内には、アライメントマーク、バーニヤおよびモニ
ター素子を形成した一領域が配置され、前記金属配線層
と前記一領域との間の少なくとも前記パッシベ−ション
膜には開孔部が設けられていることが好ましい。
Further, in this case, one region in which the alignment mark, the vernier and the monitor element are formed is arranged in the scribe line region, and at least the passivation layer between the metal wiring layer and the one region is arranged. The membrane is preferably provided with an aperture.

【0021】また、この場合、前記パッシベ−ション膜
が、シリコン窒化膜もしくは、少なくともシリコン窒化
膜を含む積層膜から選ばれてなることが好ましい。
Further, in this case, it is preferable that the passivation film is selected from a silicon nitride film or a laminated film containing at least a silicon nitride film.

【0022】また、この場合、前記層間絶縁膜膜が、少
なくとも高濃度リンガラス膜もしくは、ボロン・リンガ
ラス膜を含むことが好ましい。
Further, in this case, it is preferable that the interlayer insulating film includes at least a high-concentration phosphorus glass film or a boron-phosphorus glass film.

【0023】[0023]

【実施例】以下、本発明の代表的な実施例を図面を用い
て具体的に説明する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT A typical embodiment of the present invention will be specifically described below with reference to the drawings.

【0024】図1は、本発明の一実施例を示す半導体装
置の断面図である。なお、図中、1〜3、5aは、上記
図8の従来の半導体装置と全く同一のものである。
FIG. 1 is a sectional view of a semiconductor device showing an embodiment of the present invention. In the figure, 1 to 3 and 5a are exactly the same as those of the conventional semiconductor device shown in FIG.

【0025】図1において、この半導体装置は、フィ−
ルド酸化膜2が形成された半導体基板1の一主面上に、
層間絶縁膜をなすBPSG膜3と、アルミ配線層5aと
を具備し、前記BPSG膜3からなる絶縁膜には開孔部
4が設けられ、その表面および側面が、前記アルミ配線
層5で覆われ、さらに前記アルミ配線層5の直上に配設
されたシリコン窒化膜6からなるパッシベ−ション膜で
覆われるようにしてなるスクライブ・ライン構造を有す
る。
In FIG. 1, this semiconductor device is
On the one main surface of the semiconductor substrate 1 on which the oxide film 2 is formed,
The BPSG film 3 forming an interlayer insulating film and the aluminum wiring layer 5a are provided, and the insulating film made of the BPSG film 3 is provided with an opening portion 4 whose surface and side surface are covered with the aluminum wiring layer 5. In addition, it has a scribe line structure so as to be covered with a passivation film made of a silicon nitride film 6 disposed directly above the aluminum wiring layer 5.

【0026】なお、図中、5aは前記アルミ配線層5と
同一の層で形成されたチップ内の配線をなすアルミ配線
層である。
In the figure, reference numeral 5a denotes an aluminum wiring layer which is formed in the same layer as the aluminum wiring layer 5 and which constitutes wiring in the chip.

【0027】ここで、BPSG膜3、アルミ配線層5、
5a、およびシリコン窒化膜6の膜厚はそれぞれ400
0〜10000Å程度、4000〜10000Å程度、
および5000〜10000Å程度、BPSG膜3中の
23およびP25濃度は、それぞれ2〜10モル%程
度および2〜10モル%程度に設定される。
Here, the BPSG film 3, the aluminum wiring layer 5,
5a and the silicon nitride film 6 each have a thickness of 400
0 to 10000Å, 4000 to 10000Å,
And about 5000 to 10000Å, and the B 2 O 3 and P 2 O 5 concentrations in the BPSG film 3 are set to about 2 to 10 mol% and 2 to 10 mol%, respectively.

【0028】次に、図1に示す半導体装置の製造方法の
一実施例を図1を用いて説明する。
Next, one embodiment of a method of manufacturing the semiconductor device shown in FIG. 1 will be described with reference to FIG.

【0029】従来法により、半導体基板1の一主面上に
フィ−ルド酸化膜2と層間絶縁膜をなすBPSG膜3と
を形成後、前記BPSG膜3からなる層間絶縁膜にコン
タクトホ−ル(図1に図示せず。)を形成する。このコ
ンタクトホ−ル形成と同時に、スクライブ・ライン形成
領域の前記BPSG膜3にスリット状の開孔部4を形成
する。
After forming a field oxide film 2 and a BPSG film 3 forming an interlayer insulating film on one main surface of the semiconductor substrate 1 by a conventional method, a contact hole is formed on the interlayer insulating film formed of the BPSG film 3. (Not shown in FIG. 1). Simultaneously with the formation of this contact hole, a slit-shaped opening 4 is formed in the BPSG film 3 in the scribe line formation region.

【0030】次に、アルミ配線層5a形成と同時に、ス
クライブ・ライン形成領域の前記BPSG膜3に設けら
れたスリット状の開孔部4の表面および側面にアルミ配
線層5を形成後、前記アルミ配線層5を覆うようにシリ
コン窒化膜6からなるパッシベ−ション膜を形成する。
Next, at the same time when the aluminum wiring layer 5a is formed, the aluminum wiring layer 5 is formed on the surface and the side surface of the slit-shaped opening 4 provided in the BPSG film 3 in the scribe line formation region, and then the aluminum wiring layer 5a is formed. A passivation film made of a silicon nitride film 6 is formed so as to cover the wiring layer 5.

【0031】さらに、パッド部(図1に図示せず。)の
開孔と同時にスクライブ・ライン形成領域上の前記BP
SG膜3とシリコン窒化膜6をチップ端から2〜20μ
m程度の位置で選択的に除去し、図1に示す半導体装置
が得られる。
Further, at the same time when the pad portion (not shown in FIG. 1) is opened, the BP on the scribe line formation region is formed.
The SG film 3 and the silicon nitride film 6 are 2 to 20 μm from the chip end.
By selectively removing at a position of about m, the semiconductor device shown in FIG. 1 is obtained.

【0032】上記実施例の構造および製造方法によれ
ば、チップ内からスクライブ・ライン上まで続くBPS
G膜3は、スクライブ・ライン上でアルミ配線層5によ
り終端されており、さらにシリコン窒化膜6により外気
に直接接する部分が全くないように被覆されているた
め、BPSG膜3の吸湿性がシリコン窒化膜6の耐湿性
で阻止される構造となっている。
According to the structure and the manufacturing method of the above embodiment, the BPS that continues from inside the chip to above the scribe line
Since the G film 3 is terminated by the aluminum wiring layer 5 on the scribe line and further covered by the silicon nitride film 6 so that there is no part in direct contact with the outside air, the hygroscopic property of the BPSG film 3 is silicon. The moisture resistance of the nitride film 6 prevents the nitride film 6.

【0033】さらに、スクライブ・ライン上のBPSG
膜3は、コンタクトホ−ルの開孔の際にスリット状に開
孔されるが、その開孔部4の表面および側面にアルミ配
線層5を形成しているため、アルミ配線層5aのエッチ
ング時に、スクライブ・ライン上のBPSG膜3の端に
アルミ配線層のサイドウオ−ルが形成されることがな
い。よって、前述のようなアルミ配線層のサイドウオ−
ルのチップ内への飛散に起因したアルミ配線層間の断線
やショ−ト等の問題は回避できる。
Furthermore, BPSG on the scribe line
The film 3 is opened like a slit when the contact hole is opened, but since the aluminum wiring layer 5 is formed on the surface and the side surface of the opening portion 4, the etching of the aluminum wiring layer 5a is performed. At times, the side wall of the aluminum wiring layer is not formed at the end of the BPSG film 3 on the scribe line. Therefore, the side wiring of the aluminum wiring layer as described above
It is possible to avoid problems such as breakage and shorts between aluminum wiring layers due to scattering of the solder into the chip.

【0034】その結果、耐湿性を維持しながら、製造加
工程等の影響の受けずらい、高信頼性と高歩留りを有す
る半導体装置が実現できる。
As a result, it is possible to realize a semiconductor device having high reliability and high yield while being resistant to the influence of the manufacturing process and the like while maintaining the moisture resistance.

【0035】図9は、本発明の他の一実施例を示す半導
体装置の断面図である。なお、図中、1〜6、5aは上
記図1の実施例の半導体装置と全く同一のものである。
FIG. 9 is a sectional view of a semiconductor device showing another embodiment of the present invention. In the figure, 1 to 6 and 5a are exactly the same as the semiconductor device of the embodiment of FIG.

【0036】図9において、この半導体装置は、上記図
1の実施例の半導体装置において、スクライブ・ライン
領域内にアライメントマーク、バーニヤやモニター素子
を挿入する場合の一実施例を示し、チップ領域30とス
クライブ領域31から構成され、このスクライブ領域3
1内にはアライメントマーク、バーニヤおよびモニター
素子を形成した一領域32が配置されている。
FIG. 9 shows the semiconductor device of the embodiment of FIG. 1 in which an alignment mark, a vernier or a monitor element is inserted in the scribe line area, and the chip area 30 is shown. And a scribe area 31. The scribe area 3
One region 32 in which an alignment mark, a vernier, and a monitor element are formed is arranged in the inside 1.

【0037】ここで、チップ領域30とスクライブ領域
31との接続領域の構造は、上記図1の実施例の半導体
装置と全く同一である。また、アルミ配線層5と前記一
領域32との間の少なくともパッシベ−ション膜をなす
シリコン窒化膜にはスリット状の開孔部33が設けられ
ている。
Here, the structure of the connection region between the chip region 30 and the scribe region 31 is exactly the same as that of the semiconductor device of the embodiment shown in FIG. Further, a slit-shaped opening 33 is provided in the silicon nitride film forming at least the passivation film between the aluminum wiring layer 5 and the one region 32.

【0038】上記実施例の構造によれば、アライメント
マーク、バーニヤおよびモニター素子は、BPSG膜3
もしくはシリコン窒化膜6で被覆されているため、上記
図1の実施例の半導体装置の効果に加え、前述のような
アルミ配線層のサイドウオ−ルのチップ内への飛散に起
因したアルミ配線層間の断線やショ−ト等の問題は回避
できる。
According to the structure of the above embodiment, the alignment mark, the vernier and the monitor element are the BPSG film 3
Alternatively, since it is covered with the silicon nitride film 6, in addition to the effect of the semiconductor device of the embodiment of FIG. 1, the aluminum wiring layer between the aluminum wiring layers caused by the scattering of the side wall of the aluminum wiring layer into the chip as described above is added. Problems such as wire breaks and shorts can be avoided.

【0039】また、前記アルミ配線層5と前記一領域3
2との間の少なくともパッシベ−ション膜をなすシリコ
ン窒化膜にはスリット状の開孔部33が設けられている
ため、ダイシング時にスクライブ端部でクラックが発生
しても、それがチップ内に波及することを防止できる。
Further, the aluminum wiring layer 5 and the one region 3
Since a slit-shaped opening 33 is provided in the silicon nitride film forming at least the passivation film between the two, even if a crack is generated at the scribe end during dicing, it is propagated in the chip. Can be prevented.

【0040】なお、図9において、スリット状の開孔部
33はシリコン窒化膜にのみ設けたが、それに変えて、
シリコン窒化膜6およびBPSG膜3を完全に除去した
構造とすることによって、その効果はより大きくなる。
In FIG. 9, the slit-shaped opening 33 is provided only in the silicon nitride film, but instead of this,
The effect is further enhanced by the structure in which the silicon nitride film 6 and the BPSG film 3 are completely removed.

【0041】図2は、本発明の他の一実施例を示す半導
体装置の断面図である。なお、図中、1〜6、5aは上
記図1の実施例の半導体装置と全く同一のものである。
FIG. 2 is a sectional view of a semiconductor device showing another embodiment of the present invention. In the figure, 1 to 6 and 5a are exactly the same as the semiconductor device of the embodiment of FIG.

【0042】図2において、この半導体装置は、フィ−
ルド酸化膜2が形成された半導体基板1の一主面上に、
層間絶縁膜をなすBPSG膜3とアルミ配線層5aとを
具備し、前記BPSG膜3からなる絶縁膜には開孔部4
が設けられ、前記BPSG膜3の開孔部4の側面に窒化
チタン膜もしくは窒化タングステン膜等から選ばれてな
るバリヤメタル膜7とタングステン膜8からなるサイド
ウオールを有し、前記サイドウオールおよび前記BPS
G膜3の表面および側面が、前記アルミ配線層5で覆わ
れ、さらに前記アルミ配線層5の直上に配設されたシリ
コン窒化膜6からなるパッシベ−ション膜で覆われるよ
うにしてなるスクライブ・ライン構造を有する。
In FIG. 2, this semiconductor device is
On the one main surface of the semiconductor substrate 1 on which the oxide film 2 is formed,
The BPSG film 3 forming an interlayer insulating film and the aluminum wiring layer 5a are provided, and the insulating film made of the BPSG film 3 has a hole portion 4.
And a sidewall formed of a barrier metal film 7 selected from a titanium nitride film or a tungsten nitride film and a tungsten film 8 on a side surface of the opening 4 of the BPSG film 3, and the sidewall and the BPS.
The surface and the side surface of the G film 3 are covered with the aluminum wiring layer 5 and further covered with a passivation film made of a silicon nitride film 6 disposed immediately above the aluminum wiring layer 5. It has a line structure.

【0043】なお、上記図2の実施例において、配線特
性の改善のために、バリヤメタル膜7に変えて、チタン
膜と窒化チタン膜の積層構造としても良い。
In the embodiment shown in FIG. 2, the barrier metal film 7 may be replaced by a laminated structure of a titanium film and a titanium nitride film in order to improve the wiring characteristics.

【0044】次に、図2に示す半導体装置の製造方法の
一実施例を図2を用いて説明する。
Next, one embodiment of a method of manufacturing the semiconductor device shown in FIG. 2 will be described with reference to FIG.

【0045】従来法により、半導体基板1の一主面上に
フィ−ルド酸化膜2と第1の層間絶縁膜をなすBPSG
膜3とを形成後、前記BPSG膜3にコンタクトホ−ル
(図2に図示せず。)を形成する。このコンタクトホ−
ル形成と同時に、スクライブ・ライン形成領域の前記B
PSG膜3にスリット状の開孔部4を形成する。
By the conventional method, the BPSG forming the field oxide film 2 and the first interlayer insulating film on one main surface of the semiconductor substrate 1 is formed.
After forming the film 3, a contact hole (not shown in FIG. 2) is formed on the BPSG film 3. This contact phone
At the same time as the formation of the scribe line,
A slit-shaped opening 4 is formed in the PSG film 3.

【0046】次に、窒化チタンもしくは窒化タングステ
ン等から選ばれてなるバリヤメタル膜7を200〜10
00Å程度とタングステン膜8を4000〜8000Å
程度とをそれぞれ堆積後、エッチバック法により、スク
ライブ・ライン溝形成領域の前記BPSG膜3に設けら
れたスリット状の開孔部4の側面にバリヤメタル膜7と
タングステン膜8からなるサイドウオールを形成する。
続いて、アルミ配線層5a形成と同時に、前記サイドウ
オールおよび前記BPSG膜3の表面および側面にアル
ミ配線層5を形成後、前記アルミ配線層5を覆うように
シリコン窒化膜6を形成する。
Next, a barrier metal film 7 made of titanium nitride, tungsten nitride, or the like is used for 200 to 10 times.
About 00Å and the tungsten film 8 is 4000-8000Å
After depositing each of them, a side wall composed of a barrier metal film 7 and a tungsten film 8 is formed on the side surface of the slit-shaped opening 4 provided in the BPSG film 3 in the scribe line groove formation region by the etch back method. To do.
Subsequently, simultaneously with the formation of the aluminum wiring layer 5a, the aluminum wiring layer 5 is formed on the surfaces and side surfaces of the sidewalls and the BPSG film 3, and then the silicon nitride film 6 is formed so as to cover the aluminum wiring layer 5.

【0047】さらに、パッド部(図1に図示せず。)の
開孔と同時にスクライブ・ライン溝形成領域上の前記B
PSG膜3とシリコン窒化膜6をチップ端から2〜20
μm程度の位置で選択的に除去し、図2に示す半導体装
置が得られる。
Further, at the same time when the pad portion (not shown in FIG. 1) is opened, the B on the scribe line groove forming region is formed.
The PSG film 3 and the silicon nitride film 6 from the chip end to 2 to 20
The semiconductor device shown in FIG. 2 is obtained by selectively removing at a position of about μm.

【0048】上記実施例の構造および製造方法によれ
ば、上記図1の実施例の半導体装置と同一の効果を有す
るとともに、スクライブ・ライン溝の段差が低減されて
いるため、パッシベ−ション膜のフォトエッチングの際
に、段差部にレジスト膜が溜り、レジスト膜膜厚が平坦
部に比較して厚くなり、スクライブ・ライン溝にパッシ
ベ−ション膜残りが発生することはない。
According to the structure and the manufacturing method of the above embodiment, the semiconductor device of the embodiment of FIG. 1 has the same effect and the step difference of the scribe line groove is reduced, so that the passivation film of the passivation film is formed. At the time of photoetching, the resist film is not accumulated in the step portion, the resist film thickness becomes thicker than that in the flat portion, and the passivation film residue does not occur in the scribe line groove.

【0049】図3は、本発明の他の一実施例を示す半導
体装置の断面図である。なお、図中、1〜6、5aは上
記図1の実施例の半導体装置と全く同一のものである。
FIG. 3 is a sectional view of a semiconductor device showing another embodiment of the present invention. In the figure, 1 to 6 and 5a are exactly the same as the semiconductor device of the embodiment of FIG.

【0050】図3において、この半導体装置は、フィ−
ルド酸化膜2が形成された半導体基板1の一主面上に、
層間絶縁膜をなすBPSG膜3と、アルミ配線層5aと
を具備し、前記BPSG膜3からなる絶縁膜には、チッ
プ内の開孔部(図3に図示せず。)と開孔サイズが同一
で、同時に形成された開孔部4が設けられ、前記開孔部
4内には窒化チタン膜もしくは窒化タングステン膜等か
ら選ばれてなるバリヤメタル膜9とタングステン膜10
からなる金属層が埋め込まれている。ここで、チップ内
の開孔部は、すべて開孔サイズが同一であり、開孔サイ
ズが1μm程度以下であることが好ましい。さらに、そ
の表面が、アルミ配線層5で覆われ、さらに前記アルミ
配線層5の直上に配設されたシリコン窒化膜6からなる
パッシベ−ション膜で覆われるようにしてなるスクライ
ブ・ライン構造を有する。
In FIG. 3, this semiconductor device is
On the one main surface of the semiconductor substrate 1 on which the oxide film 2 is formed,
The BPSG film 3 forming an interlayer insulating film and the aluminum wiring layer 5a are provided. The insulating film made of the BPSG film 3 has an opening portion (not shown in FIG. 3) in the chip and an opening size. The same and simultaneously formed opening portions 4 are provided, and a barrier metal film 9 and a tungsten film 10 made of a titanium nitride film, a tungsten nitride film or the like are provided in the opening portions 4.
A metal layer consisting of is embedded. Here, it is preferable that all the openings in the chip have the same opening size and the opening size is about 1 μm or less. Further, it has a scribe line structure in which the surface thereof is covered with an aluminum wiring layer 5 and further covered with a passivation film made of a silicon nitride film 6 disposed immediately above the aluminum wiring layer 5. .

【0051】ここで、上記図2の実施例において、配線
特性の改善のために、バリヤメタル膜7に変えて、チタ
ン膜等と窒化チタン膜もしくは窒化タングステン膜の積
層構造としても良い。
Here, in the embodiment of FIG. 2 described above, in order to improve the wiring characteristics, the barrier metal film 7 may be replaced with a laminated structure of a titanium film or the like and a titanium nitride film or a tungsten nitride film.

【0052】なお、図3に示す半導体装置は図2の実施
例と同様の製造方法によって実現できる。
The semiconductor device shown in FIG. 3 can be realized by the same manufacturing method as that of the embodiment shown in FIG.

【0053】上記実施例の構造および製造方法によれ
ば、上記図1および図2の実施例の半導体装置と同一の
効果を有するとともに、図2の実施例に比較し、スクラ
イブ・ライン溝の占有面積を低減することができるた
め、半導体装置の縮小化が実現可能となる。
According to the structure and the manufacturing method of the above embodiment, the semiconductor device of the embodiment of FIGS. 1 and 2 has the same effect, and the scribe line groove is occupied in comparison with the embodiment of FIG. Since the area can be reduced, the semiconductor device can be downsized.

【0054】また、チップ内の開孔部は、すべて開孔サ
イズが同一であり、前記BPSG膜3からなる絶縁膜に
は、チップ内と同一サイズで、同時に形成された開孔部
4が設けられているため、加工性が良いため、高歩留ま
りの半導体装置が得られる。
The holes in the chip all have the same hole size, and the insulating film made of the BPSG film 3 is provided with holes 4 of the same size as in the chip and formed simultaneously. Therefore, since the workability is good, a semiconductor device with a high yield can be obtained.

【0055】図4は、本発明をアルミ2層配線を有する
半導体装置に適用した場合の一実施例を示す半導体装置
の断面図である。なお、図中、1〜6、9、10、5a
は上記図3の実施例の半導体装置と全く同一のものであ
る。
FIG. 4 is a sectional view of a semiconductor device showing an embodiment in which the present invention is applied to a semiconductor device having aluminum two-layer wiring. In addition, in the figure, 1 to 6, 9, 10, and 5a
Is the same as the semiconductor device of the embodiment shown in FIG.

【0056】図4において、この半導体装置は、フィ−
ルド酸化膜2が形成された半導体基板1の一主面上に第
1の層間絶縁膜をなすBPSG膜3と、1層目のアルミ
配線層5aと、1層目のアルミ配線層5aと2層目のア
ルミ配線層15aとの層間絶縁膜をなすシリコン酸化膜
11と、2層目のアルミ配線層15aを具備し、前記B
PSG膜3からなる絶縁膜にはチップ内に同時に形成さ
れた開孔サイズが同一である開孔部4が設けられ、前記
開孔部4内には窒化チタンもしくは窒化タングステン等
から選ばれてなるバリヤメタル膜9とタングステン膜1
0からなる金属層が埋め込まれている。また、その表面
が、アルミ配線層5で覆われ、さらに前記アルミ配線層
5の直上に配設された層間絶縁膜をなすシリコン酸化膜
11と、パッシベ−ション膜をなすシリコン窒化膜6と
からなる積層膜で覆われるようにしてなるスクライブ・
ライン構造を有する。
In FIG. 4, this semiconductor device is
The BPSG film 3 forming a first interlayer insulating film, the first aluminum wiring layer 5a, and the first aluminum wiring layers 5a and 2 on the one main surface of the semiconductor substrate 1 on which the oxide film 2 is formed. The silicon oxide film 11 forming an interlayer insulating film with the aluminum wiring layer 15a of the second layer and the aluminum wiring layer 15a of the second layer are provided.
The insulating film made of the PSG film 3 is provided with an opening portion 4 formed in the chip at the same time and having the same opening size, and the opening portion 4 is made of titanium nitride, tungsten nitride or the like. Barrier metal film 9 and tungsten film 1
A metal layer of 0 is embedded. The surface of the aluminum wiring layer 5 is covered with a silicon oxide film 11 serving as an interlayer insulating film and a silicon nitride film 6 serving as a passivation film. A scribe that is covered with a laminated film
It has a line structure.

【0057】なお、図4に示す半導体装置は図2および
図3の実施例と同様の製造方法と従来の製造方法との組
合せによって実現できる。
The semiconductor device shown in FIG. 4 can be realized by a combination of a manufacturing method similar to that of the embodiment shown in FIGS. 2 and 3 and a conventional manufacturing method.

【0058】上記実施例の構造および製造方法によれ
ば、アルミ2層配線を有する半導体装置においても、上
記図1、図2および図3の実施例の半導体装置と同一の
効果を有する。
According to the structure and the manufacturing method of the above-described embodiment, the semiconductor device having the two-layer aluminum wiring has the same effects as those of the semiconductor devices of the embodiments of FIGS. 1, 2 and 3.

【0059】図5は、本発明の他の一実施例を示す半導
体装置の断面図である。なお、図中、1〜3、6、1
1、5a、15aは上記図4の実施例の半導体装置と全
く同一のものである。
FIG. 5 is a sectional view of a semiconductor device showing another embodiment of the present invention. In the figure, 1-3, 6, 1
1, 5a and 15a are exactly the same as the semiconductor device of the embodiment shown in FIG.

【0060】図5において、この半導体装置は、半導体
基板1の一主面上に第1の層間絶縁膜をなすBPSG膜
3と、1層目のアルミ配線層5aと2層目のアルミ配線
層15aとの層間絶縁膜をなすシリコン酸化膜11と、
前記アルミ2層配線層とを具備し、前記BPSG膜3と
シリコン酸化膜11の積層からなる絶縁膜にはチップ内
のビアホ−ル(図5に図示せず。)とに同時に形成され
た開孔サイズが同一である開孔部12が設けられ、前記
開孔部12内には窒化チタン膜もしくは窒化タングステ
ン膜等から選ばれてなるバリヤメタル膜13とタングス
テン膜14からなる金属層が埋め込まれている。ここ
で、チップ内の開孔部は、すべて開孔サイズが同一であ
り、開孔サイズが1μm程度以下であることが好まし
い。また、その表面が、チップ内の配線をなす2層目の
アルミ配線層15aと同一の層で同時に形成されたアル
ミ配線層15で覆われ、さらに前記アルミ配線層15の
直上に配設されたパッシベ−ション膜をなすシリコン窒
化膜6で覆われるようにしてなるスクライブ・ライン構
造を有する。
In FIG. 5, this semiconductor device has a BPSG film 3 forming a first interlayer insulating film, a first aluminum wiring layer 5a and a second aluminum wiring layer on one main surface of a semiconductor substrate 1. A silicon oxide film 11 forming an interlayer insulating film with 15a;
An insulating film having the aluminum two-layer wiring layer and formed by stacking the BPSG film 3 and the silicon oxide film 11 is formed at the same time as a via hole (not shown in FIG. 5) in the chip. An opening 12 having the same hole size is provided, and a metal layer composed of a barrier metal film 13 and a tungsten film 14 selected from a titanium nitride film or a tungsten nitride film is embedded in the opening 12. There is. Here, it is preferable that all the openings in the chip have the same opening size and the opening size is about 1 μm or less. Further, the surface thereof is covered with an aluminum wiring layer 15 which is formed at the same time in the same layer as the second aluminum wiring layer 15a forming the wiring in the chip, and further disposed directly above the aluminum wiring layer 15. It has a scribe line structure so as to be covered with the silicon nitride film 6 forming the passivation film.

【0061】次に、図5に示す半導体装置の製造方法の
一実施例を図5を用いて説明する。
Next, one embodiment of a method of manufacturing the semiconductor device shown in FIG. 5 will be described with reference to FIG.

【0062】従来法により、半導体基板1の一主面上に
フィ−ルド酸化膜2と第1の層間絶縁膜をなすBPSG
膜3とを形成後、前記BPSG膜3にコンタクトホ−ル
(図1に図示せず。)を形成する。この際前記BPSG
膜3にスクライブ・ライン溝の開孔はしない。
By the conventional method, the BPSG forming the field oxide film 2 and the first interlayer insulating film on the one main surface of the semiconductor substrate 1 is formed.
After forming the film 3, a contact hole (not shown in FIG. 1) is formed on the BPSG film 3. At this time, the BPSG
The scribe line groove is not opened in the film 3.

【0063】次に、1層目のアルミ配線層5aとアルミ
配線層間絶縁膜をなすシリコン酸化膜11を形成後、前
記シリコン酸化膜11にビアホ−ル(図5に図示せ
ず。)を形成する。このビアホ−ルの開孔の際、前記B
PSG膜3と前記シリコン酸化膜11の積層からなる絶
縁膜にチップ内のビアホ−ルと開孔サイズが同一である
スリット状の開孔部12を形成する。
Next, after forming the first aluminum wiring layer 5a and the silicon oxide film 11 forming the aluminum wiring interlayer insulating film, a via hole (not shown in FIG. 5) is formed in the silicon oxide film 11. To do. When the via hole is opened, the B
A slit-shaped opening 12 having the same opening size as the via hole in the chip is formed in the insulating film formed by stacking the PSG film 3 and the silicon oxide film 11.

【0064】さらに、窒化チタンもしくは窒化タングス
テン等から選ばれてなるバリヤメタル膜13を200〜
1000Å程度とタングステン膜14を4000〜80
00Å程度とをそれぞれ堆積後、エッチバック法によ
り、スクライブ・ライン形成領域の前記絶縁膜に設けら
れたスリット状の開孔部12のにバリヤメタル膜7とタ
ングステン膜8を埋め込む。続いて、アルミ配線層15
a形成と同時に、前記バリヤメタル膜7とタングステン
膜8および前記BPSG膜3の表面および側面にアルミ
配線層15を形成後、前記アルミ配線層5を覆うように
シリコン窒化膜6を形成する。
Further, a barrier metal film 13 made of titanium nitride, tungsten nitride, etc.
1000 Å and tungsten film 14 4000-80
After depositing each of about 00Å, the barrier metal film 7 and the tungsten film 8 are buried in the slit-shaped openings 12 provided in the insulating film in the scribe line formation region by the etch back method. Then, the aluminum wiring layer 15
Simultaneously with the formation of a, an aluminum wiring layer 15 is formed on the surfaces and side surfaces of the barrier metal film 7, the tungsten film 8 and the BPSG film 3, and then a silicon nitride film 6 is formed so as to cover the aluminum wiring layer 5.

【0065】さらに、パッド部(図5に図示せず。)の
開孔と同時にスクライブ・ライン溝形成領域上の前記B
PSG膜3と前記シリコン酸化膜11の積層からなる絶
縁膜とシリコン窒化膜6をチップ端から2〜20μm程
度の位置で選択的に除去し、図5に示す半導体装置が得
られる。
Further, at the same time when the pad portion (not shown in FIG. 5) is opened, the B on the scribe line groove forming region is formed.
The insulating film formed of the PSG film 3 and the silicon oxide film 11 and the silicon nitride film 6 are selectively removed at a position of about 2 to 20 μm from the chip end, and the semiconductor device shown in FIG. 5 is obtained.

【0066】上記実施例の構造および製造方法によれ
ば、スクライブ・ライン上でチップ側のBPSG膜3
は、2層目のアルミ配線層15およびシリコン窒化膜6
により外気に直接接する部分が全くないように被覆され
ているため、BPSG膜3の吸湿性がシリコン窒化膜7
の耐湿性で阻止される構造となっている。
According to the structure and the manufacturing method of the above embodiment, the BPSG film 3 on the chip side on the scribe line is formed.
Is the second aluminum wiring layer 15 and the silicon nitride film 6
Since the BPSG film 3 is covered with the silicon nitride film 7 so that there is no part that directly contacts the outside air,
It has a structure that is blocked by moisture resistance.

【0067】さらに、スクライブ・ライン上のBPSG
膜3は、コンタクトホ−ルの開孔の際に開孔しないた
め、1層目のアルミ配線層4aのエッチング時に、スク
ライブ・ライン溝上のBPSG膜3の端に1層目のアル
ミ配線層のサイドウオ−ルが形成されることがない。
Furthermore, BPSG on the scribe line
Since the film 3 is not opened at the time of opening the contact hole, the first aluminum wiring layer is formed at the end of the BPSG film 3 on the scribe line groove when the first aluminum wiring layer 4a is etched. No side wall is formed.

【0068】また、スクライブ・ライン上の前記BPS
G膜3と前記シリコン酸化膜11の積層からなる絶縁膜
は、ビアホ−ルの開孔の際にスリット状に開孔される
が、その開孔部12の表面および側面にアルミ配線層1
5を形成しているため、アルミ配線層15aのエッチン
グ時に、スクライブ・ライン上の前記絶縁膜の端にアル
ミ配線層のサイドウオ−ルが形成されることがない。よ
って、前述のようなアルミ配線層のサイドウオ−ルのチ
ップ内への飛散に起因したアルミ配線層間の断線やショ
−ト等の問題は回避できる。
The BPS on the scribe line
The insulating film formed by stacking the G film 3 and the silicon oxide film 11 is opened like a slit at the time of opening the via hole. The aluminum wiring layer 1 is formed on the surface and the side surface of the opening 12.
5, the side wall of the aluminum wiring layer is not formed at the end of the insulating film on the scribe line when the aluminum wiring layer 15a is etched. Therefore, it is possible to avoid the above-mentioned problems such as disconnection and short between aluminum wiring layers due to scattering of side walls of the aluminum wiring layer into the chip.

【0069】その結果、耐湿性を維持しながら、製造加
工程等の影響の受けずらい、高信頼性と高歩留りを有す
る半導体装置が実現できる。
As a result, it is possible to realize a semiconductor device having high reliability and high yield while being resistant to the influence of the manufacturing process and the like while maintaining the moisture resistance.

【0070】図6は、本発明の他の一実施例を示す半導
体装置の断面図である。なお、図中、1〜6、9〜1
1、15、5a、15aは上記図1の実施例の半導体装
置と全く同一のものである。
FIG. 6 is a sectional view of a semiconductor device showing another embodiment of the present invention. In addition, in the figure, 1 to 6 and 9 to 1
1, 15, 5a, and 15a are exactly the same as the semiconductor device of the embodiment shown in FIG.

【0071】図6において、この半導体装置は、半導体
基板1の一主面上に第1の層間絶縁膜をなすBPSG膜
3と、1層目のアルミ配線層5aと2層目のアルミ配線
層15aとの層間絶縁膜をなすシリコン酸化膜11と、
前記アルミ2層配線層とを具備し、前記BPSG膜3に
はチップ内のコンタクトホ−ルと(図示せず。)同時に
形成され開孔サイズが同一である開孔部4が設けられ、
前記開孔部4内には窒化チタン膜もしくは窒化タングス
テン膜等から選ばれてなるバリヤメタル膜9とタングス
テン膜10からなる金属層が埋め込まれている。また、
その表面が、アルミ配線層5および前記1層目のアルミ
配線層5上の前記層間絶縁膜をなすシリコン酸化膜11
で覆われ、さらに、前記1層目のアルミ配線層5直上の
前記シリコン酸化膜11にはチップ内のビアホ−ルと
(図示せず。)同時に形成され開孔サイズが同一である
開孔部16が設けられ、前記開孔部16内にはタングス
テン膜17かが埋め込まれている。また、その表面が、
前記2層目のアルミ配線層15および前記2層目のアル
ミ配線層15直上のパッシベ−ション膜をなすシリコン
窒化膜6で覆われるようにしてなるスクライブ・ライン
構造を有する。
In FIG. 6, this semiconductor device has a BPSG film 3 forming a first interlayer insulating film, a first aluminum wiring layer 5a and a second aluminum wiring layer on one main surface of a semiconductor substrate 1. A silicon oxide film 11 forming an interlayer insulating film with 15a;
An opening portion 4 having the aluminum two-layer wiring layer and having the same opening size is formed in the BPSG film 3 simultaneously with a contact hole in the chip (not shown).
A metal layer composed of a barrier metal film 9 made of a titanium nitride film, a tungsten nitride film or the like and a tungsten film 10 is embedded in the opening portion 4. Also,
The surface thereof is the aluminum wiring layer 5 and the silicon oxide film 11 forming the interlayer insulating film on the first aluminum wiring layer 5.
An opening part which is covered with the same and is formed at the same time as the via hole in the chip (not shown) on the silicon oxide film 11 immediately above the first aluminum wiring layer 5 and has the same opening size. 16 is provided, and the tungsten film 17 is embedded in the opening 16. Also, the surface is
It has a scribe line structure so as to be covered with the second aluminum wiring layer 15 and the silicon nitride film 6 forming a passivation film directly above the second aluminum wiring layer 15.

【0072】なお、図6に示す半導体装置は前述の実施
例の製造方法を応用することにより実現できる。
The semiconductor device shown in FIG. 6 can be realized by applying the manufacturing method of the above-mentioned embodiment.

【0073】上記実施例の構造および製造方法によれ
ば、アルミ2層配線を有する半導体装置においても、上
記実施例の半導体装置と同一の効果を有するとともに、
上記図5に示す実施例の半導体装置に比較し加工性が良
いため、高歩留りの半導体装置が得られる。
According to the structure and the manufacturing method of the above-mentioned embodiment, the semiconductor device having the aluminum two-layer wiring has the same effect as that of the semiconductor device of the above-mentioned embodiment, and
Since the workability is better than that of the semiconductor device of the embodiment shown in FIG. 5, a semiconductor device with high yield can be obtained.

【0074】図7は、本発明の他の一実施例を示す半導
体装置の断面図である。なお、図中、符号は上記図3の
実施例の半導体装置と全く同一のものである。
FIG. 7 is a sectional view of a semiconductor device showing another embodiment of the present invention. In the figure, reference numerals are exactly the same as those of the semiconductor device of the embodiment shown in FIG.

【0075】図7において、この半導体装置は、上記図
3の実施例と同一の構成に加え、スクライブ領域の半導
体基板1内の一領域には拡散層17が設けられ、それが
バリヤメタル膜9とタングステン膜10およびアルミ配
線層5を介し、例えば電源電位もしくは接地電位等の一
定電位を有するチップ内の金属配線層に接続されてい
る。
In this semiconductor device, a diffusion layer 17 is provided in one region of the semiconductor substrate 1 in the scribe region in addition to the same structure as that of the embodiment shown in FIG. Via the tungsten film 10 and the aluminum wiring layer 5, it is connected to a metal wiring layer in the chip having a constant potential such as a power supply potential or a ground potential.

【0076】上記実施例の構造によれば、前述の半導体
装置と同一の効果に加え、スクライブ・ラインを一定電
位に保持することができるため、外部ノイズ等の外乱か
らチップ内素子を遮蔽することができ、そのチップ内素
子への影響やナトルウムイオン等の妨害不純物のチップ
内への侵入等を防止することができるため、高信頼性を
有する半導体装置が実現できる。
According to the structure of the above-described embodiment, in addition to the same effect as the above-mentioned semiconductor device, the scribe line can be held at a constant potential, so that the element in the chip is shielded from disturbance such as external noise. Since it is possible to prevent the influence on the elements in the chip and the intrusion of interfering impurities such as sodium ions into the chip, a semiconductor device having high reliability can be realized.

【0077】ところで、上述の実施例においては、スク
ライブ・ライン上のパッシベ−ション膜の開孔部におい
て、そのパッシベ−ション膜が、それ以下の層間絶縁膜
を完全に覆わない構造の場合について述べたが、それに
変えて、そのパッシベ−ション膜が、それ以下の層間絶
縁膜を完全に覆う構造としても良い。
By the way, in the above-described embodiment, the case where the passivation film does not completely cover the inter-layer insulating film below it in the opening of the passivation film on the scribe line is described. However, instead of this, the passivation film may completely cover the interlayer insulating film below it.

【0078】なお、上記実施例は、パッシベ−ション膜
としてシリコン窒化膜を用いた場合について述べたが、
それに代えて少なくともシリコン窒化膜を含む積層膜か
ら選ばれてなるパッシベ−ション膜を用いた場合につい
ても本発明は効果を発揮する。
In the above embodiment, the silicon nitride film is used as the passivation film.
Instead of this, the present invention is also effective when a passivation film made of a laminated film containing at least a silicon nitride film is used.

【0079】また、上記実施例は、層間絶縁膜膜が、B
PSG膜を用いた場合について述べたが、それに代えて
少なくとも高濃度PSG膜もしくは、BPSG膜を含む
層間絶縁膜を用いた場合についても本発明は効果であ
る。
In the above embodiment, the interlayer insulating film is B
Although the case of using the PSG film has been described, the present invention is also effective in the case of using an interlayer insulating film including at least a high-concentration PSG film or a BPSG film instead.

【0080】さらに、上記実施例は、アルミ2層配線層
を有する半導体装置の場合について述べたが、それに代
えてアルミ3層配線層以上もしくはアルミ配線層以外の
2層以上の金属配線層を有する半導体装置の場合につい
ても本発明は効果を発揮する。
Further, although the above-mentioned embodiment describes the case of the semiconductor device having the aluminum two-layer wiring layer, it is replaced with the aluminum three-layer wiring layer or more or two or more metal wiring layers other than the aluminum wiring layer. The present invention is also effective in the case of a semiconductor device.

【0081】以上、本発明を実施例に基いて説明した
が、本発明は上記実施例に限定されることなく、その要
旨を逸しない範囲で種々変更が可能であることは言うま
でもない。
Although the present invention has been described above based on the embodiments, it is needless to say that the present invention is not limited to the above embodiments and various modifications can be made without departing from the spirit of the invention.

【0082】[0082]

【発明の効果】以上述べたように、本発明の半導体装置
によれば、少なくともスクライブ・ライン上でチップ側
の層間絶縁膜は、金属配線層およびシリコン窒化膜によ
り外気に直接接する部分が全くないように被覆されてい
るため、耐湿性がある構造となっている。
As described above, according to the semiconductor device of the present invention, at least the chip-side interlayer insulating film on the scribe line has no portion that is in direct contact with the outside air due to the metal wiring layer and the silicon nitride film. As described above, the structure has moisture resistance.

【0083】さらに、スクライブ・ライン上の層間絶縁
膜の表面および側面が金属配線層で覆われているため、
金属配線層のエッチング時にも、スクライブ・ライン溝
上の前記層間絶縁膜の端に金属配線層のサイドウオ−ル
が形成されることがないため、金属配線層間の断線やシ
ョ−ト等の問題は回避できる。
Furthermore, since the surface and the side surface of the interlayer insulating film on the scribe line are covered with the metal wiring layer,
Even when the metal wiring layer is etched, the side wall of the metal wiring layer is not formed at the end of the interlayer insulating film on the scribe line groove, so problems such as disconnection or short between metal wiring layers are avoided. it can.

【0084】その結果、耐湿性を維持しながら、製造加
工程等の影響の受けずらい、高信頼性と高歩留りを有す
る半導体装置が実現できる。
As a result, it is possible to realize a semiconductor device having high reliability and high yield while being resistant to the influence of the manufacturing process and the like while maintaining the moisture resistance.

【図面の簡単な説明】[Brief description of drawings]

【図1】 本発明の半導体装置の一実施例を示す断面図
である。
FIG. 1 is a sectional view showing an embodiment of a semiconductor device of the present invention.

【図2】 本発明の半導体装置の他の一実施例を示す断
面図である。
FIG. 2 is a cross-sectional view showing another embodiment of the semiconductor device of the present invention.

【図3】 本発明の半導体装置の他の一実施例を示す断
面図である。
FIG. 3 is a cross-sectional view showing another embodiment of the semiconductor device of the present invention.

【図4】 本発明の半導体装置の他の一実施例を示す断
面図である。
FIG. 4 is a cross-sectional view showing another embodiment of the semiconductor device of the present invention.

【図5】 本発明の半導体装置の他の一実施例を示す断
面図である。
FIG. 5 is a cross-sectional view showing another embodiment of the semiconductor device of the present invention.

【図6】 本発明の半導体装置の他の一実施例を示す断
面図である。
FIG. 6 is a cross-sectional view showing another embodiment of the semiconductor device of the present invention.

【図7】 本発明の半導体装置の他の一実施例を示す断
面図である。
FIG. 7 is a cross-sectional view showing another embodiment of the semiconductor device of the present invention.

【図8】 従来の半導体装置の製造工程を示す断面図で
ある。
FIG. 8 is a cross-sectional view showing a manufacturing process of a conventional semiconductor device.

【図9】 本発明の半導体装置の他の一実施例を示す断
面図である。
FIG. 9 is a cross-sectional view showing another embodiment of the semiconductor device of the present invention.

【符号の説明】[Explanation of symbols]

1 シリコン基板 2 フィ−ルド酸化膜 3 BPSG膜 4 BPSG膜の開孔部 5、5a、15、15a アルミ配線層 6 シリコン窒化膜 7、9、13 バリヤメタル膜 8 タングステン膜からなるサイドウオール 10、14、17 タングステン膜 11 二酸化シリコン膜 12 BPSG膜と二酸化シリコン膜の開孔部 16 二酸化シリコン膜の開孔部 17 拡散層 20 アルミ配線層のサイドウオ−ル 21 シリコン基板のエグレ 30 チップ領域 31 スクライブ領域 32 アライメントマーク、バーニヤおよびモニター素
子を形成した一領域 33 シリコン窒化膜の開孔部
1 Silicon Substrate 2 Field Oxide Film 3 BPSG Film 4 Opening Portion of BPSG Film 5, 5a, 15, 15a Aluminum Wiring Layer 6 Silicon Nitride Film 7, 9, 13 Barrier Metal Film 8 Sidewalls 10 and 14 Made of Tungsten Film , 17 Tungsten film 11 Silicon dioxide film 12 Opening part of BPSG film and silicon dioxide film 16 Opening part of silicon dioxide film 17 Diffusion layer 20 Sidewall of aluminum wiring layer 21 Egret of silicon substrate 30 Chip area 31 Scribing area 32 One area where alignment mark, vernier and monitor element are formed 33 Opening part of silicon nitride film

Claims (10)

【特許請求の範囲】[Claims] 【請求項1】 半導体基板の一主面上に複数の層間絶縁
膜と金属配線層とを具備する半導体装置において、 前記層間絶縁膜には開孔部が設けられ、前記絶縁膜の開
孔部の少なくとも表面および側面が前記金属配線層およ
び前記金属配線層上のパッシベ−ション膜で覆われるよ
うにしてなるスクライブ・ライン構造を有することを特
徴とする半導体装置。
1. A semiconductor device comprising a plurality of interlayer insulating films and a metal wiring layer on one main surface of a semiconductor substrate, wherein the interlayer insulating film is provided with an opening, and the opening of the insulating film is provided. A semiconductor device having a scribe line structure in which at least a surface and a side surface of the are covered with the metal wiring layer and a passivation film on the metal wiring layer.
【請求項2】 半導体基板の一主面上に複数の層間絶縁
膜と金属配線層とを具備する半導体装置において、 前記層間絶縁膜には開孔部が設けられ、前記絶縁膜の開
孔部の側面が少なくとも金属層からなるサイドウオール
を有し、前記サイドウオールおよび前記絶縁膜の表面が
前記金属配線層および前記金属配線層上のパッシベ−シ
ョン膜で覆われるようにしてなるスクライブ・ライン構
造を有することを特徴とする半導体装置。
2. A semiconductor device comprising a plurality of interlayer insulating films and a metal wiring layer on one main surface of a semiconductor substrate, wherein the interlayer insulating film is provided with an opening, and the opening of the insulating film is formed. Has a side wall formed of at least a metal layer, and the side wall and the surface of the insulating film are covered with the metal wiring layer and a passivation film on the metal wiring layer. A semiconductor device comprising:
【請求項3】 半導体基板の一主面上に複数の層間絶縁
膜と少なくとも2層以上の金属配線層とを具備する半導
体装置において、 前記複数の層間絶縁膜の積層からなる絶縁膜には開孔部
が設けられ、前記絶縁膜の開孔部の少なくとも表面およ
び側面が前記金属配線層の最上層の金属配線層および前
記金属配線層直上のパッシベ−ション膜で覆われるよう
にしてなるスクライブ・ライン構造を有することを特徴
とする半導体装置。
3. A semiconductor device comprising a plurality of interlayer insulating films and at least two or more metal wiring layers on one main surface of a semiconductor substrate, wherein an insulating film formed by stacking the plurality of interlayer insulating films is opened. A scribe is provided in which a hole is provided, and at least the surface and the side surface of the opening of the insulating film are covered with the uppermost metal wiring layer of the metal wiring layer and the passivation film directly above the metal wiring layer. A semiconductor device having a line structure.
【請求項4】 半導体基板の一主面上に複数の層間絶縁
膜と少なくとも2層以上の金属配線層とを具備する半導
体装置において、 前記第1層間絶縁膜には開孔部が設けられ、前記第1層
間絶縁膜の開孔部の少なくとも表面および側面が前記第
1金属配線層および前記第1金属配線層直上の第2層間
絶縁膜で覆われ、 さらに、前記第1金属配線層直上の前記第2層間絶縁膜
には開孔部が設けられ、前記第2層間絶縁膜の開孔部の
少なくとも表面および側面が前記第2金属配線層および
前記第2金属配線層直上の第3層間絶縁膜で覆われる構
造が順次繰り返され、 最上層の金属配線層がパッシベ−ション膜で覆われるよ
うにしてなるスクライブ・ライン構造を有することを特
徴とする半導体装置。
4. A semiconductor device comprising a plurality of interlayer insulating films and at least two or more metal wiring layers on one main surface of a semiconductor substrate, wherein the first interlayer insulating film is provided with an opening, At least the surface and the side surface of the opening of the first interlayer insulating film are covered with the first metal wiring layer and the second interlayer insulating film directly above the first metal wiring layer, and further above the first metal wiring layer. An opening is provided in the second interlayer insulating film, and at least the surface and the side surface of the opening of the second interlayer insulating film are the second metal wiring layer and the third interlayer insulation immediately above the second metal wiring layer. A semiconductor device having a scribe line structure in which a structure covered with a film is sequentially repeated so that an uppermost metal wiring layer is covered with a passivation film.
【請求項5】 前記層間絶縁膜膜の開孔部の開孔サイズ
が、チップ内に同時に形成された開孔部の開孔サイズと
同一であることを特徴とする請求項1、請求項2、請求
項3および請求項4記載の半導体装置。
5. The opening size of the opening portion of the interlayer insulating film is the same as the opening size of the opening portions simultaneously formed in the chip. The semiconductor device according to claim 3 or claim 4.
【請求項6】 前記層間絶縁膜膜の開孔部内に金属層が
埋め込まれていることを特徴とする請求項5記載の半導
体装置。
6. The semiconductor device according to claim 5, wherein a metal layer is embedded in the opening of the interlayer insulating film.
【請求項7】 前記金属配線層が、一定電位を有するチ
ップ内の金属配線層に接続されてなることを特徴とする
請求項1、請求項2、請求項3、請求項4、請求項5お
よび請求項6記載の半導体装置。
7. The metal wiring layer is connected to the metal wiring layer in a chip having a constant potential, claim 1, claim 2, claim 3, claim 4, claim 5. And the semiconductor device according to claim 6.
【請求項8】 前記スクライブ・ライン領域内には、ア
ライメントマーク、バーニヤおよびモニター素子を形成
した一領域が配置され、前記金属配線層と前記一領域と
の間の少なくとも前記パッシベ−ション膜には開孔部が
設けられていることを特徴とする請求項1、請求項2、
請求項3、請求項4、請求項5、請求項6および請求項
7記載の半導体装置。
8. A region in which an alignment mark, a vernier and a monitor element are formed is arranged in the scribe line region, and at least the passivation film between the metal wiring layer and the region is formed. An opening part is provided, Claim 1, Claim 2,
The semiconductor device according to claim 3, claim 4, claim 5, claim 6, or claim 7.
【請求項9】 前記パッシベ−ション膜が、シリコン窒
化膜もしくは、少なくともシリコン窒化膜を含む積層膜
から選ばれてなることを特徴とする請求項1、請求項
2、請求項3、請求項4、請求項5、請求項6、請求項
7および請求項8記載の半導体装置。
9. The passivation film is selected from a silicon nitride film or a laminated film containing at least a silicon nitride film, claim 1, claim 2, claim 3, claim 4. The semiconductor device according to claim 5, claim 6, claim 7, or claim 8.
【請求項10】 前記層間絶縁膜膜が、少なくとも高濃
度リンガラス膜もしくは、ボロン・リンガラス膜を含む
ことを特徴とする請求項1、請求項2、請求項3、請求
項4、請求項5、請求項6、請求項7、請求項8および
請求項9記載の半導体装置。
10. The interlayer insulating film comprises at least a high concentration phosphorus glass film or a boron phosphorus glass film, claim 1, claim 2, claim 3, claim 4, claim 4. The semiconductor device according to claim 5, claim 6, claim 7, claim 8, and claim 9.
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