JP3666401B2

JP3666401B2 - Semiconductor device

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Publication number: JP3666401B2
Application number: JP2001069409A
Authority: JP
Inventors: 智之古畑
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2001-03-12
Filing date: 2001-03-12
Publication date: 2005-06-29
Anticipated expiration: 2020-06-29
Also published as: JP2001308099A

Description

【０００１】
【産業上の利用分野】
本発明は半導体装置に係り、より詳しくは半導体基板の一主面上に複数の層間絶縁膜と金属配線層とを具備する半導体装置のスクライブ・ラインの構造に関する。
【０００２】
【従来の技術】
近年、半導体集積回路装置においては、素子の高集積、高性能化に伴い、表面段差の低減のために、半導体基板上に層間絶縁膜として、高濃度リンガラス（ＰＳＧ）膜やボロン・リンガラス（ＢＰＳＧ）膜が採用されいる。
【０００３】
この種の半導体装置においては、スクライブ・ラインで前記高濃度ＰＳＧ膜もしくはＢＰＳＧ膜が露出する。既知のように高濃度ＰＳＧ膜もしくはＢＰＳＧ膜には吸湿性があり、水分を吸うとリン酸が生成され、これがアルミ配線を侵食し、断線の問題が発生していた。
【０００４】
この問題に対し、シリコン窒化膜の耐湿性を利用して、前記高濃度ＰＳＧ膜もしくはＢＰＳＧ膜の少なくとも表面および側面がシリコン窒化膜で覆われるようにしてなるスクライブ・ラインの構造を有する半導体装置が開示されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置においては、スクライブ・ラインの構造に起因した以下の問題点がある。
【０００６】
アルミ多層配線において、各層のアルミ配線層のエッチング時に、スクライブ・ライン溝内の下層層間絶縁膜の端にアルミ配線層のサイドウオ−ルとシリコン基板のエグレが形成される。ここで、このアルミ配線層のサイドウオ−ルはシリコン基板との接触部が少なく、また密着性が悪いため、この工程もしくは後工程において剥離されてしまい、チップ内に飛散し、アルミ配線層間の断線やショ−ト等を引き起こす。
【０００７】
図８は、この種の半導体装置の製造工程を示す断面図であり、上層配線層をなすアルミ配線層５ａのエッチング時に、スクライブ・ライン上の下層層間絶縁膜をなすＢＰＳＧ膜３の端にアルミ配線層からなるサイドウオ−ル２０とシリコン基板１のエグレ２１が形成された状態を示す。
【０００８】
なお、図中、２はフィ−ルド酸化膜である。
【０００９】
前述のように、このアルミ配線層からなるサイドウオ−ル２０は、この工程もしくは後工程、例えばエッチング後のシリコン残査処理エッチングやレジスト膜剥離工程中において同時に剥離されてしまい、チップ内に飛散し、アルミ配線層間の断線やショ−ト等を引き起こし、半導体装置の信頼性および歩留りの上で問題となっている。
【００１０】
また、スクライブ・ライン領域内にアライメントマーク、バーニヤやモニター素子を挿入する場合、それらの配置された領域の端部において、前述と同様の問題が、発生している。
【００１１】
さらに、２層以上のアルミ多配線層を有する半導体装置の各アルミ多配線層のエッチングの際にも、前述と同様の問題が、発生している。
【００１２】
そこで、本発明はこのような問題点を解決するものであり、その目的とするところは、耐湿性を維持しながら、製造加工程等の影響の受けずらい、高信頼性と高歩留りを有する半導体装置を提供するところにある。
【００１３】
【課題を解決するための手段】
本発明の半導体装置は、
基板と、
前記基板の上方に形成され、チップ領域とチップ端部とに挟まれたスクライブ領域内に開孔部を有する絶縁層であって、前記開孔部から前記チップ領域に向けて配置された第１の領域と、前記開孔部から前記チップ端部に向けて配置された第２の領域と、を有する絶縁層と、
少なくとも前記開孔部内に形成された金属層と、
前記絶縁層の前記第１の領域と、前記金属層との上方を少なくとも覆うように形成されたパッシベーション層と、を含むことを特徴とする。
【００１４】
また、本発明の半導体装置は、
基板と、
前記基板の上方に形成され、チップ領域とチップ端部とに挟まれたスクライブ領域内に開孔部を有する絶縁層であって、前記開孔部から前記チップ領域に向けて配置された第１の領域と、前記開孔部から前記チップ端部に向けて配置された第２の領域と、を有する絶縁層と、
前記開孔部内に埋め込まれた第１の金属層と、
前記絶縁層の前記第１の領域と、前記絶縁層の前記第２の領域と、前記第１の金属層との上部に形成された第２の金属層と、
前記絶縁層の前記第１の領域と、前記第２の金属層との上方を少なくとも覆うように形成されたパッシベーション層と、を含むことを特徴とする。
【００１５】
また、本発明の半導体装置は、
基板と、
前記基板の上方に形成され、チップ領域とチップ端部とに挟まれたスクライブ領域内に第１の開孔部を有する第１の絶縁層であって、前記第１の開孔部から前記チップ領域に向けて配置された第１の領域と、前記開孔部から前記チップ端部に向けて配置された第２の領域と、を有する第１の絶縁層と、
前記第１の開孔部内に埋め込まれた第１の金属層と、
前記第１の絶縁層の前記第１の領域と、前記第１の絶縁層の前記第２の領域と、前記第１の金属層との上部に形成された第２の金属層と、
前記第２の金属層の上方に形成され、前記チップ領域と前記チップ端部とに挟まれた前記スクライブ領域内に第２の開孔部を有する第２の絶縁層であって、前記第２の開孔部から前記チップ領域に向けて配置された第３の領域と、前記第２の開孔部から前記チップ端部に向けて配置された第４の領域と、を有する第２の絶縁層と、
前記第２の開孔部内に埋め込まれた第３の金属層と、
前記第２の絶縁層の前記第３の領域と、前記第２の絶縁層の前記第４の領域と、前記第３の金属層との上部に形成された第４の金属層と、
前記第２の絶縁層の前記第３の領域と、前記第４の金属層との上方を少なくとも覆うように形成されたパッシベーション層と、を含むことを特徴とする。
【００１６】
また、本発明の半導体装置は、
基板と、
前記基板の上方に形成され、チップ領域とチップ端部とに挟まれたスクライブ領域内に第１の開孔部を有する絶縁層であって、前記第１の開孔部から前記チップ領域に向けて配置された第１の領域と、前記第１の開孔部から前記チップ端部に向けて配置された第２の領域と、を有する絶縁層と、
少なくとも前記第１の開孔部内に形成された金属層と、
前記絶縁層の前記第１の領域と、前記絶縁層の前記第２の領域と、前記金属層との上方に形成されたパッシベーション層であって、前記絶縁層の前記第２の領域の上方に第２の開口部を有するパッシベーション層と、を含むことを特徴とする。
【００２３】
【実施例】
以下、本発明の代表的な実施例を図面を用いて具体的に説明する。
【００２４】
図１は、本発明の一実施例を示す半導体装置の断面図である。なお、図中、１〜３、５ａは、上記図８の従来の半導体装置と全く同一のものである。
【００２５】
図１において、この半導体装置は、フィ−ルド酸化膜２が形成された半導体基板１の一主面上に、層間絶縁膜をなすＢＰＳＧ膜３と、アルミ配線層５ａとを具備し、前記ＢＰＳＧ膜３からなる絶縁膜には開孔部４が設けられ、その表面および側面が、前記アルミ配線層５で覆われ、さらに前記アルミ配線層５の直上に配設されたシリコン窒化膜６からなるパッシベ−ション膜で覆われるようにしてなるスクライブ・ライン構造を有する。
【００２６】
なお、図中、５ａは前記アルミ配線層５と同一の層で形成されたチップ内の配線をなすアルミ配線層である。
【００２７】
ここで、ＢＰＳＧ膜３、アルミ配線層５、５ａ、およびシリコン窒化膜６の膜厚はそれぞれ４０００〜１００００Å程度、４０００〜１００００Å程度、および５０００〜１００００Å程度、ＢＰＳＧ膜３中のＢ₂Ｏ₃およびＰ₂Ｏ₅濃度は、それぞれ２〜１０モル％程度および２〜１０モル％程度に設定される。
【００２８】
次に、図１に示す半導体装置の製造方法の一実施例を図１を用いて説明する。
【００２９】
従来法により、半導体基板１の一主面上にフィ−ルド酸化膜２と層間絶縁膜をなすＢＰＳＧ膜３とを形成後、前記ＢＰＳＧ膜３からなる層間絶縁膜にコンタクトホ−ル（図１に図示せず。）を形成する。このコンタクトホ−ル形成と同時に、スクライブ・ライン形成領域の前記ＢＰＳＧ膜３にスリット状の開孔部４を形成する。
【００３０】
次に、アルミ配線層５ａ形成と同時に、スクライブ・ライン形成領域の前記ＢＰＳＧ膜３に設けられたスリット状の開孔部４の表面および側面にアルミ配線層５を形成後、前記アルミ配線層５を覆うようにシリコン窒化膜６からなるパッシベ−ション膜を形成する。
【００３１】
さらに、パッド部（図１に図示せず。）の開孔と同時にスクライブ・ライン形成領域上の前記ＢＰＳＧ膜３とシリコン窒化膜６をチップ端から２〜２０μｍ程度の位置で選択的に除去し、図１に示す半導体装置が得られる。
【００３２】
上記実施例の構造および製造方法によれば、チップ内からスクライブ・ライン上まで続くＢＰＳＧ膜３は、スクライブ・ライン上でアルミ配線層５により終端されており、さらにシリコン窒化膜６により外気に直接接する部分が全くないように被覆されているため、ＢＰＳＧ膜３の吸湿性がシリコン窒化膜６の耐湿性で阻止される構造となっている。
【００３３】
さらに、スクライブ・ライン上のＢＰＳＧ膜３は、コンタクトホ−ルの開孔の際にスリット状に開孔されるが、その開孔部４の表面および側面にアルミ配線層５を形成しているため、アルミ配線層５ａのエッチング時に、スクライブ・ライン上のＢＰＳＧ膜３の端にアルミ配線層のサイドウオ−ルが形成されることがない。よって、前述のようなアルミ配線層のサイドウオ−ルのチップ内への飛散に起因したアルミ配線層間の断線やショ−ト等の問題は回避できる。
【００３４】
その結果、耐湿性を維持しながら、製造加工程等の影響の受けずらい、高信頼性と高歩留りを有する半導体装置が実現できる。
【００３５】
図９は、本発明の他の一実施例を示す半導体装置の断面図である。なお、図中、１〜６、５ａは上記図１の実施例の半導体装置と全く同一のものである。
【００３６】
図９において、この半導体装置は、上記図１の実施例の半導体装置において、スクライブ・ライン領域内にアライメントマーク、バーニヤやモニター素子を挿入する場合の一実施例を示し、チップ領域３０とスクライブ領域３１から構成され、このスクライブ領域３１内にはアライメントマーク、バーニヤおよびモニター素子を形成した一領域３２が配置されている。
【００３７】
ここで、チップ領域３０とスクライブ領域３１との接続領域の構造は、上記図１の実施例の半導体装置と全く同一である。また、アルミ配線層５と前記一領域３２との間の少なくともパッシベ−ション膜をなすシリコン窒化膜にはスリット状の開孔部３３が設けられている。
【００３８】
上記実施例の構造によれば、アライメントマーク、バーニヤおよびモニター素子は、ＢＰＳＧ膜３もしくはシリコン窒化膜６で被覆されているため、上記図１の実施例の半導体装置の効果に加え、前述のようなアルミ配線層のサイドウオ−ルのチップ内への飛散に起因したアルミ配線層間の断線やショ−ト等の問題は回避できる。
【００３９】
また、前記アルミ配線層５と前記一領域３２との間の少なくともパッシベ−ション膜をなすシリコン窒化膜にはスリット状の開孔部３３が設けられているため、ダイシング時にスクライブ端部でクラックが発生しても、それがチップ内に波及することを防止できる。
【００４０】
なお、図９において、スリット状の開孔部３３はシリコン窒化膜にのみ設けたが、それに変えて、シリコン窒化膜６およびＢＰＳＧ膜３を完全に除去した構造とすることによって、その効果はより大きくなる。
【００４１】
図２は、本発明の他の一実施例を示す半導体装置の断面図である。なお、図中、１〜６、５ａは上記図１の実施例の半導体装置と全く同一のものである。
【００４２】
図２において、この半導体装置は、フィ−ルド酸化膜２が形成された半導体基板１の一主面上に、層間絶縁膜をなすＢＰＳＧ膜３とアルミ配線層５ａとを具備し、前記ＢＰＳＧ膜３からなる絶縁膜には開孔部４が設けられ、前記ＢＰＳＧ膜３の開孔部４の側面に窒化チタン膜もしくは窒化タングステン膜等から選ばれてなるバリヤメタル膜７とタングステン膜８からなるサイドウオールを有し、前記サイドウオールおよび前記ＢＰＳＧ膜３の表面および側面が、前記アルミ配線層５で覆われ、さらに前記アルミ配線層５の直上に配設されたシリコン窒化膜６からなるパッシベ−ション膜で覆われるようにしてなるスクライブ・ライン構造を有する。
【００４３】
なお、上記図２の実施例において、配線特性の改善のために、バリヤメタル膜７に変えて、チタン膜と窒化チタン膜の積層構造としても良い。
【００４４】
次に、図２に示す半導体装置の製造方法の一実施例を図２を用いて説明する。
【００４５】
従来法により、半導体基板１の一主面上にフィ−ルド酸化膜２と第１の層間絶縁膜をなすＢＰＳＧ膜３とを形成後、前記ＢＰＳＧ膜３にコンタクトホ−ル（図２に図示せず。）を形成する。このコンタクトホ−ル形成と同時に、スクライブ・ライン形成領域の前記ＢＰＳＧ膜３にスリット状の開孔部４を形成する。
【００４６】
次に、窒化チタンもしくは窒化タングステン等から選ばれてなるバリヤメタル膜７を２００〜１０００Å程度とタングステン膜８を４０００〜８０００Å程度とをそれぞれ堆積後、エッチバック法により、スクライブ・ライン溝形成領域の前記ＢＰＳＧ膜３に設けられたスリット状の開孔部４の側面にバリヤメタル膜７とタングステン膜８からなるサイドウオールを形成する。続いて、アルミ配線層５ａ形成と同時に、前記サイドウオールおよび前記ＢＰＳＧ膜３の表面および側面にアルミ配線層５を形成後、前記アルミ配線層５を覆うようにシリコン窒化膜６を形成する。
【００４７】
さらに、パッド部（図１に図示せず。）の開孔と同時にスクライブ・ライン溝形成領域上の前記ＢＰＳＧ膜３とシリコン窒化膜６をチップ端から２〜２０μｍ程度の位置で選択的に除去し、図２に示す半導体装置が得られる。
【００４８】
上記実施例の構造および製造方法によれば、上記図１の実施例の半導体装置と同一の効果を有するとともに、スクライブ・ライン溝の段差が低減されているため、パッシベ−ション膜のフォトエッチングの際に、段差部にレジスト膜が溜り、レジスト膜膜厚が平坦部に比較して厚くなり、スクライブ・ライン溝にパッシベ−ション膜残りが発生することはない。
【００４９】
図３は、本発明の他の一実施例を示す半導体装置の断面図である。なお、図中、１〜６、５ａは上記図１の実施例の半導体装置と全く同一のものである。
【００５０】
図３において、この半導体装置は、フィ−ルド酸化膜２が形成された半導体基板１の一主面上に、層間絶縁膜をなすＢＰＳＧ膜３と、アルミ配線層５ａとを具備し、前記ＢＰＳＧ膜３からなる絶縁膜には、チップ内の開孔部（図３に図示せず。）と開孔サイズが同一で、同時に形成された開孔部４が設けられ、前記開孔部４内には窒化チタン膜もしくは窒化タングステン膜等から選ばれてなるバリヤメタル膜９とタングステン膜１０からなる金属層が埋め込まれている。ここで、チップ内の開孔部は、すべて開孔サイズが同一であり、開孔サイズが１μｍ程度以下であることが好ましい。さらに、その表面が、アルミ配線層５で覆われ、さらに前記アルミ配線層５の直上に配設されたシリコン窒化膜６からなるパッシベ−ション膜で覆われるようにしてなるスクライブ・ライン構造を有する。
【００５１】
ここで、上記図２の実施例において、配線特性の改善のために、バリヤメタル膜７に変えて、チタン膜等と窒化チタン膜もしくは窒化タングステン膜の積層構造としても良い。
【００５２】
なお、図３に示す半導体装置は図２の実施例と同様の製造方法によって実現できる。
【００５３】
上記実施例の構造および製造方法によれば、上記図１および図２の実施例の半導体装置と同一の効果を有するとともに、図２の実施例に比較し、スクライブ・ライン溝の占有面積を低減することができるため、半導体装置の縮小化が実現可能となる。
【００５４】
また、チップ内の開孔部は、すべて開孔サイズが同一であり、前記ＢＰＳＧ膜３からなる絶縁膜には、チップ内と同一サイズで、同時に形成された開孔部４が設けられているため、加工性が良いため、高歩留まりの半導体装置が得られる。
【００５５】
図４は、本発明をアルミ２層配線を有する半導体装置に適用した場合の一実施例を示す半導体装置の断面図である。なお、図中、１〜６、９、１０、５ａは上記図３の実施例の半導体装置と全く同一のものである。
【００５６】
図４において、この半導体装置は、フィ−ルド酸化膜２が形成された半導体基板１の一主面上に第１の層間絶縁膜をなすＢＰＳＧ膜３と、１層目のアルミ配線層５ａと、１層目のアルミ配線層５ａと２層目のアルミ配線層１５ａとの層間絶縁膜をなすシリコン酸化膜１１と、２層目のアルミ配線層１５ａを具備し、前記ＢＰＳＧ膜３からなる絶縁膜にはチップ内に同時に形成された開孔サイズが同一である開孔部４が設けられ、前記開孔部４内には窒化チタンもしくは窒化タングステン等から選ばれてなるバリヤメタル膜９とタングステン膜１０からなる金属層が埋め込まれている。また、その表面が、アルミ配線層５で覆われ、さらに前記アルミ配線層５の直上に配設された層間絶縁膜をなすシリコン酸化膜１１と、パッシベ−ション膜をなすシリコン窒化膜６とからなる積層膜で覆われるようにしてなるスクライブ・ライン構造を有する。
【００５７】
なお、図４に示す半導体装置は図２および図３の実施例と同様の製造方法と従来の製造方法との組合せによって実現できる。
【００５８】
上記実施例の構造および製造方法によれば、アルミ２層配線を有する半導体装置においても、上記図１、図２および図３の実施例の半導体装置と同一の効果を有する。
【００５９】
図５は、本発明の他の一実施例を示す半導体装置の断面図である。なお、図中、１〜３、６、１１、５ａ、１５ａは上記図４の実施例の半導体装置と全く同一のものである。
【００６０】
図５において、この半導体装置は、半導体基板１の一主面上に第１の層間絶縁膜をなすＢＰＳＧ膜３と、１層目のアルミ配線層５ａと２層目のアルミ配線層１５ａとの層間絶縁膜をなすシリコン酸化膜１１と、前記アルミ２層配線層とを具備し、前記ＢＰＳＧ膜３とシリコン酸化膜１１の積層からなる絶縁膜にはチップ内のビアホ−ル（図５に図示せず。）とに同時に形成された開孔サイズが同一である開孔部１２が設けられ、前記開孔部１２内には窒化チタン膜もしくは窒化タングステン膜等から選ばれてなるバリヤメタル膜１３とタングステン膜１４からなる金属層が埋め込まれている。ここで、チップ内の開孔部は、すべて開孔サイズが同一であり、開孔サイズが１μｍ程度以下であることが好ましい。また、その表面が、チップ内の配線をなす２層目のアルミ配線層１５ａと同一の層で同時に形成されたアルミ配線層１５で覆われ、さらに前記アルミ配線層１５の直上に配設されたパッシベ−ション膜をなすシリコン窒化膜６で覆われるようにしてなるスクライブ・ライン構造を有する。
【００６１】
次に、図５に示す半導体装置の製造方法の一実施例を図５を用いて説明する。
【００６２】
従来法により、半導体基板１の一主面上にフィ−ルド酸化膜２と第１の層間絶縁膜をなすＢＰＳＧ膜３とを形成後、前記ＢＰＳＧ膜３にコンタクトホ−ル（図１に図示せず。）を形成する。この際前記ＢＰＳＧ膜３にスクライブ・ライン溝の開孔はしない。
【００６３】
次に、１層目のアルミ配線層５ａとアルミ配線層間絶縁膜をなすシリコン酸化膜１１を形成後、前記シリコン酸化膜１１にビアホ−ル（図５に図示せず。）を形成する。このビアホ−ルの開孔の際、前記ＢＰＳＧ膜３と前記シリコン酸化膜１１の積層からなる絶縁膜にチップ内のビアホ−ルと開孔サイズが同一であるスリット状の開孔部１２を形成する。
【００６４】
さらに、窒化チタンもしくは窒化タングステン等から選ばれてなるバリヤメタル膜１３を２００〜１０００Å程度とタングステン膜１４を４０００〜８０００Å程度とをそれぞれ堆積後、エッチバック法により、スクライブ・ライン形成領域の前記絶縁膜に設けられたスリット状の開孔部１２のにバリヤメタル膜７とタングステン膜８を埋め込む。続いて、アルミ配線層１５ａ形成と同時に、前記バリヤメタル膜７とタングステン膜８および前記ＢＰＳＧ膜３の表面および側面にアルミ配線層１５を形成後、前記アルミ配線層５を覆うようにシリコン窒化膜６を形成する。
【００６５】
さらに、パッド部（図５に図示せず。）の開孔と同時にスクライブ・ライン溝形成領域上の前記ＢＰＳＧ膜３と前記シリコン酸化膜１１の積層からなる絶縁膜とシリコン窒化膜６をチップ端から２〜２０μｍ程度の位置で選択的に除去し、図５に示す半導体装置が得られる。
【００６６】
上記実施例の構造および製造方法によれば、スクライブ・ライン上でチップ側のＢＰＳＧ膜３は、２層目のアルミ配線層１５およびシリコン窒化膜６により外気に直接接する部分が全くないように被覆されているため、ＢＰＳＧ膜３の吸湿性がシリコン窒化膜７の耐湿性で阻止される構造となっている。
【００６７】
さらに、スクライブ・ライン上のＢＰＳＧ膜３は、コンタクトホ−ルの開孔の際に開孔しないため、１層目のアルミ配線層４ａのエッチング時に、スクライブ・ライン溝上のＢＰＳＧ膜３の端に１層目のアルミ配線層のサイドウオ−ルが形成されることがない。
【００６８】
また、スクライブ・ライン上の前記ＢＰＳＧ膜３と前記シリコン酸化膜１１の積層からなる絶縁膜は、ビアホ−ルの開孔の際にスリット状に開孔されるが、その開孔部１２の表面および側面にアルミ配線層１５を形成しているため、アルミ配線層１５ａのエッチング時に、スクライブ・ライン上の前記絶縁膜の端にアルミ配線層のサイドウオ−ルが形成されることがない。よって、前述のようなアルミ配線層のサイドウオ−ルのチップ内への飛散に起因したアルミ配線層間の断線やショ−ト等の問題は回避できる。
【００６９】
その結果、耐湿性を維持しながら、製造加工程等の影響の受けずらい、高信頼性と高歩留りを有する半導体装置が実現できる。
【００７０】
図６は、本発明の他の一実施例を示す半導体装置の断面図である。なお、図中、１〜６、９〜１１、１５、５ａ、１５ａは上記図１の実施例の半導体装置と全く同一のものである。
【００７１】
図６において、この半導体装置は、半導体基板１の一主面上に第１の層間絶縁膜をなすＢＰＳＧ膜３と、１層目のアルミ配線層５ａと２層目のアルミ配線層１５ａとの層間絶縁膜をなすシリコン酸化膜１１と、前記アルミ２層配線層とを具備し、前記ＢＰＳＧ膜３にはチップ内のコンタクトホ−ルと（図示せず。）同時に形成され開孔サイズが同一である開孔部４が設けられ、前記開孔部４内には窒化チタン膜もしくは窒化タングステン膜等から選ばれてなるバリヤメタル膜９とタングステン膜１０からなる金属層が埋め込まれている。また、その表面が、アルミ配線層５および前記１層目のアルミ配線層５上の前記層間絶縁膜をなすシリコン酸化膜１１で覆われ、さらに、前記１層目のアルミ配線層５直上の前記シリコン酸化膜１１にはチップ内のビアホ−ルと（図示せず。）同時に形成され開孔サイズが同一である開孔部１６が設けられ、前記開孔部１６内にはタングステン膜１７かが埋め込まれている。また、その表面が、前記２層目のアルミ配線層１５および前記２層目のアルミ配線層１５直上のパッシベ−ション膜をなすシリコン窒化膜６で覆われるようにしてなるスクライブ・ライン構造を有する。
【００７２】
なお、図６に示す半導体装置は前述の実施例の製造方法を応用することにより実現できる。
【００７３】
上記実施例の構造および製造方法によれば、アルミ２層配線を有する半導体装置においても、上記実施例の半導体装置と同一の効果を有するとともに、上記図５に示す実施例の半導体装置に比較し加工性が良いため、高歩留りの半導体装置が得られる。
【００７４】
図７は、本発明の他の一実施例を示す半導体装置の断面図である。なお、図中、符号は上記図３の実施例の半導体装置と全く同一のものである。
【００７５】
図７において、この半導体装置は、上記図３の実施例と同一の構成に加え、スクライブ領域の半導体基板１内の一領域には拡散層１７が設けられ、それがバリヤメタル膜９とタングステン膜１０およびアルミ配線層５を介し、例えば電源電位もしくは接地電位等の一定電位を有するチップ内の金属配線層に接続されている。
【００７６】
上記実施例の構造によれば、前述の半導体装置と同一の効果に加え、スクライブ・ラインを一定電位に保持することができるため、外部ノイズ等の外乱からチップ内素子を遮蔽することができ、そのチップ内素子への影響やナトルウムイオン等の妨害不純物のチップ内への侵入等を防止することができるため、高信頼性を有する半導体装置が実現できる。
【００７７】
ところで、上述の実施例においては、スクライブ・ライン上のパッシベ−ション膜の開孔部において、そのパッシベ−ション膜が、それ以下の層間絶縁膜を完全に覆わない構造の場合について述べたが、それに変えて、そのパッシベ−ション膜が、それ以下の層間絶縁膜を完全に覆う構造としても良い。
【００７８】
なお、上記実施例は、パッシベ−ション膜としてシリコン窒化膜を用いた場合について述べたが、それに代えて少なくともシリコン窒化膜を含む積層膜から選ばれてなるパッシベ−ション膜を用いた場合についても本発明は効果を発揮する。
【００７９】
また、上記実施例は、層間絶縁膜膜が、ＢＰＳＧ膜を用いた場合について述べたが、それに代えて少なくとも高濃度ＰＳＧ膜もしくは、ＢＰＳＧ膜を含む層間絶縁膜を用いた場合についても本発明は効果である。
【００８０】
さらに、上記実施例は、アルミ２層配線層を有する半導体装置の場合について述べたが、それに代えてアルミ３層配線層以上もしくはアルミ配線層以外の２層以上の金属配線層を有する半導体装置の場合についても本発明は効果を発揮する。
【００８１】
以上、本発明を実施例に基いて説明したが、本発明は上記実施例に限定されることなく、その要旨を逸しない範囲で種々変更が可能であることは言うまでもない。
【００８２】
【発明の効果】
以上述べたように、本発明の半導体装置によれば、少なくともスクライブ・ライン上でチップ側の層間絶縁膜は、金属配線層およびシリコン窒化膜により外気に直接接する部分が全くないように被覆されているため、耐湿性がある構造となっている。
【００８３】
さらに、スクライブ・ライン上の層間絶縁膜の表面および側面が金属配線層で覆われているため、金属配線層のエッチング時にも、スクライブ・ライン溝上の前記層間絶縁膜の端に金属配線層のサイドウオ−ルが形成されることがないため、金属配線層間の断線やショ−ト等の問題は回避できる。
【００８４】
その結果、耐湿性を維持しながら、製造加工程等の影響の受けずらい、高信頼性と高歩留りを有する半導体装置が実現できる。
【図面の簡単な説明】
【図１】本発明の半導体装置の一実施例を示す断面図である。
【図２】本発明の半導体装置の他の一実施例を示す断面図である。
【図３】本発明の半導体装置の他の一実施例を示す断面図である。
【図４】本発明の半導体装置の他の一実施例を示す断面図である。
【図５】本発明の半導体装置の他の一実施例を示す断面図である。
【図６】本発明の半導体装置の他の一実施例を示す断面図である。
【図７】本発明の半導体装置の他の一実施例を示す断面図である。
【図８】従来の半導体装置の製造工程を示す断面図である。
【図９】本発明の半導体装置の他の一実施例を示す断面図である。
【符号の説明】
１シリコン基板
２フィ−ルド酸化膜
３ＢＰＳＧ膜
４ＢＰＳＧ膜の開孔部
５、５ａ、１５、１５ａアルミ配線層
６シリコン窒化膜
７、９、１３バリヤメタル膜
８タングステン膜からなるサイドウオール
１０、１４、１７タングステン膜
１１二酸化シリコン膜
１２ＢＰＳＧ膜と二酸化シリコン膜の開孔部
１６二酸化シリコン膜の開孔部
１７拡散層
２０アルミ配線層のサイドウオ−ル
２１シリコン基板のエグレ
３０チップ領域
３１スクライブ領域
３２アライメントマーク、バーニヤおよびモニター素子を形成した一領域
３３シリコン窒化膜の開孔部[0001]
[Industrial application fields]
The present invention relates to a semiconductor device, and more particularly to a scribe line structure of a semiconductor device including a plurality of interlayer insulating films and a metal wiring layer on one main surface of a semiconductor substrate.
[0002]
[Prior art]
In recent years, in semiconductor integrated circuit devices, high-density phosphorous glass (PSG) film or boron-phosphorous glass is used as an interlayer insulating film on a semiconductor substrate in order to reduce the level difference due to high integration and high performance of elements. A (BPSG) film is employed.
[0003]
In this type of semiconductor device, the high-concentration PSG film or BPSG film is exposed at the scribe line. As is known, the high-concentration PSG film or the BPSG film has a hygroscopic property, and when moisture is absorbed, phosphoric acid is generated, which erodes the aluminum wiring and causes a problem of disconnection.
[0004]
To solve this problem, there is provided a semiconductor device having a scribe line structure in which at least the surface and side surfaces of the high-concentration PSG film or BPSG film are covered with a silicon nitride film by utilizing the moisture resistance of the silicon nitride film. It is disclosed.
[0005]
[Problems to be solved by the invention]
However, the conventional semiconductor device has the following problems due to the structure of the scribe line.
[0006]
In the aluminum multilayer wiring, when etching the aluminum wiring layer of each layer, side walls of the aluminum wiring layer and an edge of the silicon substrate are formed at the end of the lower interlayer insulating film in the scribe line groove. Here, the side wall of the aluminum wiring layer has few contact portions with the silicon substrate and has poor adhesion. Therefore, the side wall of the aluminum wiring layer is peeled off in this step or in a subsequent step, scattered in the chip, and disconnection between the aluminum wiring layers. Cause shorts and shorts.
[0007]
FIG. 8 is a cross-sectional view showing the manufacturing process of this type of semiconductor device. When the aluminum wiring layer 5a forming the upper wiring layer is etched, the aluminum is formed on the end of the BPSG film 3 forming the lower interlayer insulating film on the scribe line. A state in which a side wall 20 made of a wiring layer and an edge 21 of the silicon substrate 1 are formed is shown.
[0008]
In the figure, reference numeral 2 denotes a field oxide film.
[0009]
As described above, the side wall 20 made of this aluminum wiring layer is peeled off simultaneously in this step or in a subsequent step, for example, a silicon residue treatment etching after etching or a resist film peeling step, and is scattered in the chip. As a result, disconnection or short-circuit between aluminum wiring layers is caused, which is a problem in terms of reliability and yield of the semiconductor device.
[0010]
Further, when an alignment mark, vernier, or monitor element is inserted into the scribe line area, the same problem as described above occurs at the end of the arranged area.
[0011]
Furthermore, the same problem as described above also occurs when etching each aluminum multi-wiring layer of a semiconductor device having two or more aluminum multi-wiring layers.
[0012]
Therefore, the present invention solves such problems, and the object of the present invention is to maintain high moisture resistance and to be hardly affected by the manufacturing process, etc., and to have high reliability and high yield. A semiconductor device is provided.
[0013]
[Means for Solving the Problems]
The semiconductor device of the present invention is
A substrate,
An insulating layer formed above the substrate and having an opening in a scribe region sandwiched between a chip region and a chip end, and is disposed from the opening toward the chip region. An insulating layer, and a second region disposed from the opening portion toward the chip end,
At least a metal layer formed in the opening,
It includes a passivation layer formed to cover at least the first region of the insulating layer and the metal layer.
[0014]
The semiconductor device of the present invention is
A substrate,
An insulating layer formed above the substrate and having an opening in a scribe region sandwiched between a chip region and a chip end, and is disposed from the opening toward the chip region. An insulating layer, and a second region disposed from the opening portion toward the chip end,
A first metal layer embedded in the aperture;
A second metal layer formed on top of the first region of the insulating layer, the second region of the insulating layer, and the first metal layer;
And a passivation layer formed so as to cover at least an upper portion of the first region of the insulating layer and the second metal layer.
[0015]
The semiconductor device of the present invention is
A substrate,
A first insulating layer formed above the substrate and having a first opening in a scribe region sandwiched between a chip region and a chip end, the chip from the first opening to the chip A first insulating layer having a first region disposed toward the region, and a second region disposed from the opening portion toward the chip end,
A first metal layer embedded in the first aperture,
A second metal layer formed on top of the first region of the first insulating layer, the second region of the first insulating layer, and the first metal layer;
A second insulating layer formed above the second metal layer and having a second opening in the scribe region sandwiched between the chip region and the end portion of the chip; A second insulation having a third region arranged from the opening to the chip region and a fourth region arranged from the second opening to the chip end. Layers,
A third metal layer embedded in the second opening,
A fourth metal layer formed on top of the third region of the second insulating layer, the fourth region of the second insulating layer, and the third metal layer;
And a passivation layer formed so as to cover at least the upper part of the third region of the second insulating layer and the fourth metal layer.
[0016]
The semiconductor device of the present invention is
A substrate,
An insulating layer formed above the substrate and having a first opening in a scribe region sandwiched between a chip region and a chip end portion, from the first opening toward the chip region An insulating layer having a first region arranged in the direction from the first hole portion toward the chip end,
At least a metal layer formed in the first opening,
A passivation layer formed above the first region of the insulating layer, the second region of the insulating layer, and the metal layer, and above the second region of the insulating layer. And a passivation layer having a second opening.
[0023]
【Example】
Hereinafter, typical embodiments of the present invention will be described in detail with reference to the drawings.
[0024]
FIG. 1 is a cross-sectional view of a semiconductor device showing an embodiment of the present invention. In the figure, reference numerals 1 to 3 and 5a are the same as those of the conventional semiconductor device of FIG.
[0025]
In FIG. 1, this semiconductor device comprises a BPSG film 3 forming an interlayer insulating film and an aluminum wiring layer 5a on one main surface of a semiconductor substrate 1 on which a field oxide film 2 is formed. An opening 4 is provided in the insulating film made of the film 3, and the surface and side surfaces thereof are covered with the aluminum wiring layer 5, and further, the insulating film made of the film 3 is made of a silicon nitride film 6 disposed immediately above the aluminum wiring layer 5. It has a scribe line structure that is covered with a passivation film.
[0026]
In the figure, reference numeral 5a denotes an aluminum wiring layer which forms a wiring in the chip formed of the same layer as the aluminum wiring layer 5.
[0027]
Here, the film thicknesses of the BPSG film 3, the aluminum wiring layers 5, 5a, and the silicon nitride film 6 are about 4000 to 10,000 mm, about 4000 to 10,000 mm, and about 5000 to 10,000 mm, respectively. ₂ O _Three And P ₂ O _Five The concentration is set to about 2 to 10 mol% and about 2 to 10 mol%, respectively.
[0028]
Next, an embodiment of a method for manufacturing the semiconductor device shown in FIG. 1 will be described with reference to FIG.
[0029]
After a field oxide film 2 and a BPSG film 3 forming an interlayer insulating film are formed on one main surface of the semiconductor substrate 1 by a conventional method, a contact hole (FIG. 1) is formed on the interlayer insulating film made of the BPSG film 3. (Not shown). Simultaneously with the formation of the contact hole, a slit-like opening 4 is formed in the BPSG film 3 in the scribe line formation region.
[0030]
Next, simultaneously with the formation of the aluminum wiring layer 5a, the aluminum wiring layer 5 is formed on the surface and side surfaces of the slit-like opening 4 provided in the BPSG film 3 in the scribe line forming region, and then the aluminum wiring layer 5 is formed. A passivation film made of the silicon nitride film 6 is formed so as to cover the surface.
[0031]
Further, simultaneously with the opening of the pad portion (not shown in FIG. 1), the BPSG film 3 and the silicon nitride film 6 on the scribe line formation region are selectively removed at a position of about 2 to 20 μm from the chip end. The semiconductor device shown in FIG. 1 is obtained.
[0032]
According to the structure and manufacturing method of the above embodiment, the BPSG film 3 extending from the inside of the chip to the scribe line is terminated by the aluminum wiring layer 5 on the scribe line, and further directly to the outside air by the silicon nitride film 6. Since the coating is performed so that there is no contact portion, the hygroscopicity of the BPSG film 3 is blocked by the moisture resistance of the silicon nitride film 6.
[0033]
Further, the BPSG film 3 on the scribe line is opened in a slit shape when the contact hole is opened, and an aluminum wiring layer 5 is formed on the surface and side surface of the opening 4. Therefore, the side wall of the aluminum wiring layer is not formed at the end of the BPSG film 3 on the scribe line when the aluminum wiring layer 5a is etched. Therefore, problems such as disconnection or short-circuit between the aluminum wiring layers due to the scattering of the aluminum wiring layer side wall into the chip as described above can be avoided.
[0034]
As a result, it is possible to realize a semiconductor device having high reliability and high yield that is not easily affected by a manufacturing process or the like while maintaining moisture resistance.
[0035]
FIG. 9 is a cross-sectional view of a semiconductor device showing another embodiment of the present invention. In the figure, reference numerals 1 to 6 and 5a are the same as those of the semiconductor device of the embodiment shown in FIG.
[0036]
9, this semiconductor device shows an embodiment in which an alignment mark, a vernier or a monitor element is inserted in the scribe line region in the semiconductor device of the embodiment of FIG. 1, and the chip region 30 and the scribe region are shown. The scribe region 31 is provided with a region 32 in which alignment marks, vernier and monitor elements are formed.
[0037]
Here, the structure of the connection region between the chip region 30 and the scribe region 31 is exactly the same as that of the semiconductor device of the embodiment of FIG. A slit-shaped opening 33 is provided in at least the silicon nitride film forming the passivation film between the aluminum wiring layer 5 and the one region 32.
[0038]
According to the structure of the above embodiment, since the alignment mark, the vernier, and the monitor element are covered with the BPSG film 3 or the silicon nitride film 6, in addition to the effects of the semiconductor device of the embodiment of FIG. Problems such as disconnection and short-circuit between the aluminum wiring layers due to scattering of the side walls of the aluminum wiring layer into the chip can be avoided.
[0039]
Further, since at least a silicon nitride film forming a passivation film between the aluminum wiring layer 5 and the one region 32 is provided with a slit-shaped opening 33, cracks are generated at the scribe end during dicing. Even if it occurs, it can be prevented from spreading into the chip.
[0040]
In FIG. 9, the slit-shaped opening 33 is provided only in the silicon nitride film, but the effect is further improved by adopting a structure in which the silicon nitride film 6 and the BPSG film 3 are completely removed instead. growing.
[0041]
FIG. 2 is a cross-sectional view of a semiconductor device showing another embodiment of the present invention. In the figure, reference numerals 1 to 6 and 5a are the same as those of the semiconductor device of the embodiment shown in FIG.
[0042]
2, this semiconductor device includes a BPSG film 3 and an aluminum wiring layer 5a forming an interlayer insulating film on one main surface of a semiconductor substrate 1 on which a field oxide film 2 is formed. The insulating film made of 3 is provided with an opening 4, and the side of the opening 4 of the BPSG film 3 is made of a side wall made of a barrier metal film 7 and a tungsten film 8 selected from a titanium nitride film or a tungsten nitride film. A passivation comprising a wall, and the side wall and the surface and side surfaces of the BPSG film 3 are covered with the aluminum wiring layer 5, and further comprises a silicon nitride film 6 disposed immediately above the aluminum wiring layer 5. A scribe line structure is formed so as to be covered with a film.
[0043]
In the embodiment shown in FIG. 2, a laminated structure of a titanium film and a titanium nitride film may be used instead of the barrier metal film 7 in order to improve the wiring characteristics.
[0044]
Next, an embodiment of a method for manufacturing the semiconductor device shown in FIG. 2 will be described with reference to FIG.
[0045]
After a field oxide film 2 and a BPSG film 3 forming a first interlayer insulating film are formed on one main surface of the semiconductor substrate 1 by a conventional method, a contact hole (see FIG. 2) is formed on the BPSG film 3. Not shown). Simultaneously with the formation of the contact hole, a slit-like opening 4 is formed in the BPSG film 3 in the scribe line formation region.
[0046]
Next, after depositing about 200 to 1000 mm of barrier metal film 7 selected from titanium nitride or tungsten nitride and about 4000 to 8000 mm of tungsten film 8, respectively, the scribe line groove forming region is formed by an etch back method. A side wall made of a barrier metal film 7 and a tungsten film 8 is formed on the side surface of the slit-shaped opening 4 provided in the BPSG film 3. Subsequently, simultaneously with the formation of the aluminum wiring layer 5a, the aluminum wiring layer 5 is formed on the surface and side surfaces of the sidewall and the BPSG film 3, and then the silicon nitride film 6 is formed so as to cover the aluminum wiring layer 5.
[0047]
Further, the BPSG film 3 and the silicon nitride film 6 on the scribe line groove forming region are selectively removed at a position of about 2 to 20 μm from the chip end simultaneously with the opening of the pad portion (not shown in FIG. 1). Thus, the semiconductor device shown in FIG. 2 is obtained.
[0048]
According to the structure and the manufacturing method of the above embodiment, the same effect as the semiconductor device of the embodiment of FIG. 1 is obtained, and the step of the scribe line groove is reduced. At this time, the resist film accumulates in the step portion, the resist film thickness becomes thicker than that of the flat portion, and the passivation film residue does not occur in the scribe line groove.
[0049]
FIG. 3 is a cross-sectional view of a semiconductor device showing another embodiment of the present invention. In the figure, reference numerals 1 to 6 and 5a are the same as those of the semiconductor device of the embodiment shown in FIG.
[0050]
In FIG. 3, this semiconductor device comprises a BPSG film 3 forming an interlayer insulating film and an aluminum wiring layer 5a on one main surface of a semiconductor substrate 1 on which a field oxide film 2 is formed. The insulating film made of the film 3 is provided with an opening portion 4 having the same opening size as the opening portion in the chip (not shown in FIG. 3) and formed at the same time. A metal layer made of a barrier metal film 9 and a tungsten film 10 selected from a titanium nitride film, a tungsten nitride film, or the like is embedded in the film. Here, it is preferable that all the opening portions in the chip have the same opening size, and the opening size is about 1 μm or less. Furthermore, it has a scribe line structure in which the surface is covered with an aluminum wiring layer 5 and further covered with a passivation film made of a silicon nitride film 6 disposed immediately above the aluminum wiring layer 5. .
[0051]
Here, in the embodiment shown in FIG. 2, a laminated structure of a titanium film or the like and a titanium nitride film or a tungsten nitride film may be used instead of the barrier metal film 7 in order to improve the wiring characteristics.
[0052]
The semiconductor device shown in FIG. 3 can be realized by a manufacturing method similar to that of the embodiment of FIG.
[0053]
According to the structure and the manufacturing method of the above embodiment, the same effect as the semiconductor device of the embodiment of FIGS. 1 and 2 is obtained, and the occupied area of the scribe line groove is reduced as compared with the embodiment of FIG. Therefore, it is possible to reduce the size of the semiconductor device.
[0054]
In addition, all the apertures in the chip have the same aperture size, and the insulating film made of the BPSG film 3 is provided with the aperture 4 that is the same size as that in the chip and is formed at the same time. Therefore, since the processability is good, a high yield semiconductor device can be obtained.
[0055]
FIG. 4 is a cross-sectional view of a semiconductor device showing an embodiment when the present invention is applied to a semiconductor device having an aluminum two-layer wiring. In the figure, reference numerals 1 to 6, 9, 10, and 5a are the same as those of the semiconductor device of the embodiment shown in FIG.
[0056]
4, this semiconductor device includes a BPSG film 3 that forms a first interlayer insulating film on one main surface of a semiconductor substrate 1 on which a field oxide film 2 is formed, a first aluminum wiring layer 5a, and the like. A silicon oxide film 11 that forms an interlayer insulating film between the first aluminum wiring layer 5a and the second aluminum wiring layer 15a, and a second aluminum wiring layer 15a are provided. The film is provided with an opening 4 having the same opening size formed in the chip at the same time, and a barrier metal film 9 and a tungsten film selected from titanium nitride, tungsten nitride or the like are formed in the opening 4. A metal layer of 10 is embedded. Further, the surface is covered with an aluminum wiring layer 5, and further comprises a silicon oxide film 11 forming an interlayer insulating film disposed immediately above the aluminum wiring layer 5, and a silicon nitride film 6 forming a passivation film. A scribe line structure is formed so as to be covered with the laminated film.
[0057]
The semiconductor device shown in FIG. 4 can be realized by a combination of a manufacturing method similar to the embodiment of FIGS. 2 and 3 and a conventional manufacturing method.
[0058]
According to the structure and the manufacturing method of the above embodiment, the semiconductor device having the aluminum two-layer wiring has the same effect as the semiconductor device of the embodiment of FIG. 1, FIG. 2, and FIG.
[0059]
FIG. 5 is a cross-sectional view of a semiconductor device showing another embodiment of the present invention. In the figure, reference numerals 1 to 3, 6, 11, 5a and 15a are the same as those of the semiconductor device of the embodiment shown in FIG.
[0060]
In FIG. 5, this semiconductor device includes a BPSG film 3 forming a first interlayer insulating film on one main surface of a semiconductor substrate 1, a first aluminum wiring layer 5a, and a second aluminum wiring layer 15a. A silicon oxide film 11 forming an interlayer insulating film and the aluminum two-layer wiring layer are provided, and an insulating film formed by stacking the BPSG film 3 and the silicon oxide film 11 has a via hole in the chip (see FIG. 5). And a barrier metal film 13 selected from a titanium nitride film, a tungsten nitride film, or the like is provided in the opening 12 at the same time. A metal layer made of a tungsten film 14 is embedded. Here, it is preferable that all the opening portions in the chip have the same opening size, and the opening size is about 1 μm or less. Further, the surface was covered with an aluminum wiring layer 15 formed simultaneously with the same layer as the second aluminum wiring layer 15a forming the wiring in the chip, and further disposed directly on the aluminum wiring layer 15. It has a scribe line structure that is covered with a silicon nitride film 6 that forms a passivation film.
[0061]
Next, an embodiment of a method for manufacturing the semiconductor device shown in FIG. 5 will be described with reference to FIG.
[0062]
After a field oxide film 2 and a BPSG film 3 forming a first interlayer insulating film are formed on one main surface of the semiconductor substrate 1 by a conventional method, a contact hole (see FIG. 1) is formed on the BPSG film 3. Not shown). At this time, no scribe line grooves are formed in the BPSG film 3.
[0063]
Next, the first aluminum wiring layer 5a and the silicon oxide film 11 forming the aluminum wiring interlayer insulating film are formed, and then a via hole (not shown in FIG. 5) is formed in the silicon oxide film 11. When opening the via hole, a slit-like opening portion 12 having the same opening size as the via hole in the chip is formed in the insulating film formed by stacking the BPSG film 3 and the silicon oxide film 11. To do.
[0064]
Further, after depositing about 200 to 1000 mm of barrier metal film 13 selected from titanium nitride, tungsten nitride or the like and about 4000 to 8000 mm of tungsten film 14, the insulating film in the scribe line formation region is etched back by etching. The barrier metal film 7 and the tungsten film 8 are embedded in the slit-shaped opening 12 provided in the substrate. Subsequently, simultaneously with the formation of the aluminum wiring layer 15 a, an aluminum wiring layer 15 is formed on the surface and side surfaces of the barrier metal film 7, the tungsten film 8 and the BPSG film 3, and then the silicon nitride film 6 is formed so as to cover the aluminum wiring layer 5. Form.
[0065]
Further, at the same time as the opening of the pad portion (not shown in FIG. 5), the insulating film and the silicon nitride film 6 formed by laminating the BPSG film 3 and the silicon oxide film 11 on the scribe line groove forming region are formed on the chip end. 5 is selectively removed at a position of about 2 to 20 μm, and the semiconductor device shown in FIG. 5 is obtained.
[0066]
According to the structure and manufacturing method of the above-described embodiment, the BPSG film 3 on the chip side on the scribe line is covered with the second aluminum wiring layer 15 and the silicon nitride film 6 so that there is no portion in direct contact with the outside air. Therefore, the hygroscopicity of the BPSG film 3 is blocked by the moisture resistance of the silicon nitride film 7.
[0067]
Further, since the BPSG film 3 on the scribe line is not opened when the contact hole is opened, at the end of the BPSG film 3 on the scribe line groove when the first aluminum wiring layer 4a is etched. A side wall of the first aluminum wiring layer is not formed.
[0068]
In addition, the insulating film formed by laminating the BPSG film 3 and the silicon oxide film 11 on the scribe line is opened in a slit shape when the via hole is opened. Since the aluminum wiring layer 15 is formed on the side surfaces, the side wall of the aluminum wiring layer is not formed at the end of the insulating film on the scribe line when the aluminum wiring layer 15a is etched. Therefore, problems such as disconnection or short-circuit between the aluminum wiring layers due to the scattering of the aluminum wiring layer side wall into the chip as described above can be avoided.
[0069]
As a result, it is possible to realize a semiconductor device having high reliability and high yield that is not easily affected by a manufacturing process or the like while maintaining moisture resistance.
[0070]
FIG. 6 is a cross-sectional view of a semiconductor device showing another embodiment of the present invention. In the figure, reference numerals 1 to 6, 9 to 11, 15, 5a and 15a are the same as those of the semiconductor device of the embodiment shown in FIG.
[0071]
In FIG. 6, this semiconductor device includes a BPSG film 3 forming a first interlayer insulating film on one main surface of a semiconductor substrate 1, a first aluminum wiring layer 5a, and a second aluminum wiring layer 15a. A silicon oxide film 11 forming an interlayer insulating film and the aluminum two-layer wiring layer are provided. The BPSG film 3 is formed simultaneously with a contact hole (not shown) in the chip and has the same opening size. An opening 4 is provided, and a metal layer composed of a barrier metal film 9 and a tungsten film 10 selected from a titanium nitride film or a tungsten nitride film is embedded in the opening 4. Further, the surface thereof is covered with the aluminum wiring layer 5 and the silicon oxide film 11 forming the interlayer insulating film on the first aluminum wiring layer 5, and further, the surface immediately above the first aluminum wiring layer 5. The silicon oxide film 11 is provided with an opening portion 16 which is formed simultaneously with a via hole (not shown) in the chip and has the same opening size, and the tungsten film 17 is formed in the opening portion 16. Embedded. Further, it has a scribe line structure in which the surface is covered with the second-layer aluminum wiring layer 15 and the silicon nitride film 6 that forms a passivation film immediately above the second-layer aluminum wiring layer 15. .
[0072]
The semiconductor device shown in FIG. 6 can be realized by applying the manufacturing method of the above-described embodiment.
[0073]
According to the structure and the manufacturing method of the above-described embodiment, the semiconductor device having the aluminum two-layer wiring has the same effect as the semiconductor device of the above-described embodiment and is compared with the semiconductor device of the embodiment shown in FIG. Since the workability is good, a high-yield semiconductor device can be obtained.
[0074]
FIG. 7 is a cross-sectional view of a semiconductor device showing another embodiment of the present invention. In the figure, the reference numerals are the same as those of the semiconductor device of the embodiment of FIG.
[0075]
7, this semiconductor device is provided with a diffusion layer 17 in one region of the scribe region in the semiconductor substrate 1 in addition to the same configuration as that of the embodiment of FIG. 3, which is formed of a barrier metal film 9 and a tungsten film 10. Further, it is connected via an aluminum wiring layer 5 to a metal wiring layer in the chip having a constant potential such as a power supply potential or a ground potential.
[0076]
According to the structure of the above embodiment, in addition to the same effect as the semiconductor device described above, the scribe line can be held at a constant potential, so that the elements in the chip can be shielded from disturbances such as external noise, Since the influence on the element in the chip and the entry of interference impurities such as sodium ions into the chip can be prevented, a highly reliable semiconductor device can be realized.
[0077]
By the way, in the above-described embodiment, the case where the passivation film has a structure in which the passivation film does not completely cover the lower interlayer insulating film in the opening portion of the passivation film on the scribe line has been described. Instead, the passivation film may completely cover the interlayer insulating film below it.
[0078]
In the above embodiment, the case where the silicon nitride film is used as the passivation film has been described, but the case where a passivation film selected from a laminated film including at least the silicon nitride film is used instead. The present invention is effective.
[0079]
In the above-described embodiment, the case where the BPSG film is used as the interlayer insulating film has been described. However, the present invention also applies to the case where an interlayer insulating film including at least a high-concentration PSG film or a BPSG film is used instead. It is an effect.
[0080]
Furthermore, although the said Example described the case of the semiconductor device which has an aluminum 2 layer wiring layer, it replaced with the semiconductor device which has an aluminum 3 layer wiring layer or more, or two or more metal wiring layers other than an aluminum wiring layer instead. The present invention is also effective in cases.
[0081]
As mentioned above, although this invention was demonstrated based on the Example, it cannot be overemphasized that a various change is possible for this invention in the range which does not deviate from the summary, without being limited to the said Example.
[0082]
【The invention's effect】
As described above, according to the semiconductor device of the present invention, at least on the scribe line, the interlayer insulating film on the chip side is covered with the metal wiring layer and the silicon nitride film so that there is no portion in direct contact with the outside air. Therefore, the structure has moisture resistance.
[0083]
Further, since the surface and side surfaces of the interlayer insulating film on the scribe line are covered with the metal wiring layer, the side wall of the metal wiring layer is also formed at the edge of the interlayer insulating film on the scribe line groove when the metal wiring layer is etched. Since no shield is formed, problems such as disconnection and shorting between metal wiring layers can be avoided.
[0084]
As a result, it is possible to realize a semiconductor device having high reliability and high yield that is not easily affected by a manufacturing process or the like while maintaining moisture resistance.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing an embodiment of a semiconductor device of the present invention.
FIG. 2 is a cross-sectional view showing another embodiment of the semiconductor device of the present invention.
FIG. 3 is a cross-sectional view showing another embodiment of the semiconductor device of the present invention.
FIG. 4 is a cross-sectional view showing another embodiment of the semiconductor device of the present invention.
FIG. 5 is a cross-sectional view showing another embodiment of the semiconductor device of the present invention.
FIG. 6 is a cross-sectional view showing another embodiment of the semiconductor device of the present invention.
FIG. 7 is a cross-sectional view showing another embodiment of the semiconductor device of the present invention.
FIG. 8 is a cross-sectional view showing a manufacturing process of a conventional semiconductor device.
FIG. 9 is a cross-sectional view showing another embodiment of the semiconductor device of the present invention.
[Explanation of symbols]
1 Silicon substrate
2 Field oxide film
3 BPSG membrane
4 Openings of BPSG film
5, 5a, 15, 15a Aluminum wiring layer
6 Silicon nitride film
7, 9, 13 Barrier metal film
8 Sidewall made of tungsten film
10, 14, 17 Tungsten film
11 Silicon dioxide film
12 Opening part of BPSG film and silicon dioxide film
16 Openings in silicon dioxide film
17 Diffusion layer
20 Aluminum wiring layer side wall
21 Egret of silicon substrate
30 chip area
31 Scribe area
32 A region where alignment marks, vernier and monitor elements are formed
33 Openings in silicon nitride film

Claims

A substrate,
An insulating layer formed above the substrate and having an opening in a scribe region sandwiched between a chip region and a chip end, and is disposed from the opening toward the chip region. An insulating layer, and a second region disposed from the opening portion toward the chip end,
At least a metal layer formed in the opening,
A semiconductor device comprising: the first region of the insulating layer; and a passivation layer formed to cover at least the upper part of the metal layer.

A substrate,
An insulating layer formed above the substrate and having an opening in a scribe region sandwiched between a chip region and a chip end, and is disposed from the opening toward the chip region. An insulating layer, and a second region disposed from the opening portion toward the chip end,
A first metal layer embedded in the aperture;
A second metal layer formed on top of the first region of the insulating layer, the second region of the insulating layer, and the first metal layer;
A semiconductor device comprising: a passivation layer formed to cover at least an upper portion of the first region of the insulating layer and the second metal layer.

A substrate,
A first insulating layer formed above the substrate and having a first opening in a scribe region sandwiched between a chip region and a chip end, the chip from the first opening to the chip A first insulating layer having a first region disposed toward the region, and a second region disposed from the opening portion toward the chip end,
A first metal layer embedded in the first aperture,
A second metal layer formed on top of the first region of the first insulating layer, the second region of the first insulating layer, and the first metal layer;
A second insulating layer formed above the second metal layer and having a second opening in the scribe region sandwiched between the chip region and the end portion of the chip; A second insulation having a third region arranged from the opening to the chip region and a fourth region arranged from the second opening to the chip end. Layers,
A third metal layer embedded in the second opening,
A fourth metal layer formed on top of the third region of the second insulating layer, the fourth region of the second insulating layer, and the third metal layer;
A semiconductor device, comprising: a passivation layer formed to cover at least the third region of the second insulating layer and the fourth metal layer.

A substrate,
An insulating layer formed above the substrate and having a first opening in a scribe region sandwiched between a chip region and a chip end portion, from the first opening toward the chip region An insulating layer having a first region arranged in the direction from the first hole portion toward the chip end,
At least a metal layer formed in the first opening,
A passivation layer formed above the first region of the insulating layer, the second region of the insulating layer, and the metal layer, and above the second region of the insulating layer. And a passivation layer having a second opening.