JPH06175992A

JPH06175992A - 制御装置

Info

Publication number: JPH06175992A
Application number: JP4350843A
Authority: JP
Inventors: Takashi Ono; 隆小野; Junnosuke Kataoka; 淳之介片岡
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1992-12-04
Filing date: 1992-12-04
Publication date: 1994-06-24

Abstract

(57)【要約】【目的】メインＣＰＵ等の第１の制御部からのコマン
ド信号に従って動作するサブＣＰＵ等の第２の制御部を
有するシステムにおいて、第２の制御部におけるＲＡＭ
の内容が破壊された場合等でも、ウォッチドッグパルス
の適正な送出停止を確保でき、有効なリセット処理を実
行することができる制御装置を提供することを目的とす
る。【構成】第２の制御部に含まれるＲＡＭの中にチェッ
ク用ＲＡＭを設け、立ち上げ時にそのチェック用ＲＡＭ
に特定の値を書き込んでおき、第２の制御部が動作中
に、チェック用ＲＡＭの内容と書き込んだ値とを比較し
て、違っていたら、ウォッチドッグパルスを出力しない
ようにして、リセット信号によってコマンド待ち状態に
復帰するようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、第１の制御部と、この
第１の制御部からのコマンド信号によって動作する単数
もしくは複数の第２の制御部を有する制御装置におい
て、第２の制御部が誤動作した場合の処理に関するもの
である。

【０００２】

【従来の技術】従来より、メインＣＰＵ等の第１の制御
部からのコマンド信号によって動作するサブＣＰＵ等の
第２の制御部を有するシステムにおいては、第２の制御
部の動作を監視するのに、ウォッチドッグパルスを用
い、所定時間より短い間隔で、第２の制御部からウォッ
チドッグパルスを出力するようにして、パルスの間隔が
所定時間を越えたときに、暴走と判断して第２の制御部
に対してリセット信号を出力する方法が知られている。

【０００３】

【発明が解決しようとする課題】しかしながら、上記従
来例では、例えばプログラムカウンタが壊れた等の要因
によって、プログラムが全く違った何も書かれていない
アドレスにアクセスしてしまったり、電源投入時に第２
の制御部が立ち上がらなかった時などの検出には有効で
あるが、静電ノイズやサージ等で第２の制御部に含まれ
るＲＡＭの内容が破壊され、第２の制御部のプロセッサ
が、そのＲＡＭの内容を参照しながら動作するために過
った動作をしているにもかかわらず、ウォッチドッグパ
ルスを出力しているような場合には、誤動作しているこ
とを検知できないという不都合があった。しかも、この
場合は、第２の制御部の初期設定の値が狂っている可能
性もある。

【０００４】本発明は、第２の制御部におけるＲＡＭの
内容が破壊された場合等でも、ウォッチドッグパルスの
適正な送出停止を確保でき、有効なリセット処理を実行
することができる制御装置を提供することを目的とす
る。

【０００５】

【課題を解決するための手段】本発明によれば、第２の
制御部に含まれるＲＡＭの中にチェック用ＲＡＭを設
け、立ち上げ時にそのチェック用ＲＡＭに特定の値を書
き込んでおき、第２の制御部が動作中に、チェック用Ｒ
ＡＭの内容と書き込んだ値とを比較して、違っていた
ら、ウォッチドッグパルスを出力しないようにして、リ
セット信号によってコマンド待ち状態に復帰するように
する。

【０００６】

【実施例】図１は、本発明の第１実施例を示すブロック
図である。

【０００７】第１の制御部１は、システム全体の制御を
司る制御部であり、第２の制御部２は、第１の制御部１
からのコマンド信号３によってそのコマンド信号３に従
った処理を行う制御部である。そして、この第２の制御
部２からは、この第２の制御部２が動作していることを
示すウォッチドッグパルス４が出力されるようになって
いる。

【０００８】また、監視部５は、ウォッチドッグパルス
を監視し、このパルスの間隔が所定時間を越えたとき
に、異常通知信号６を出力するものであり、リセット信
号７は、第２の制御部２を初期状態にする信号である。

【０００９】以上の構成において、第２の制御部２は、
電源が投入される、もしくはリセット信号が解除される
と、動作を行うための各パラメータ等の初期設定（イニ
シャライズ）を行う。

【００１０】次に、ＲＡＭの内容が壊れていないかどう
かを調べるためのチェック用のＲＡＭに特定の値（例え
ばａａＨ）をセットする。そして所定の時間より短い
間隔でウォッチドッグパルスを出力しながら、第１の制
御部１からのコマンド信号を待ち、それと同時にチェッ
ク用ＲＡＭの内容とセットした値（例えばａａＨ）と
を比較する。ここで比較した結果が違っていた場合は、
ウォッチドッグパルスの出力を停止する。

【００１１】また、第１の制御部１からコマンド信号が
来ると、所定の時間より短い間隔でウォッチドッグパル
スを出力しながらコマンドに従った処理を行い、それと
同時にチェック用ＲＡＭの内容とセットした値とを比較
する。そして、比較した結果が違っていると、上記と同
様にウォッチドッグパルスの出力を停止する。

【００１２】監視部５は、所定時間内にウォッチドッグ
パルスが来なかった場合には、第１の制御部１に対して
異常通知信号を出力する。

【００１３】第１の制御部１は、異常通知信号が入力さ
れると、第２の制御部２に対してリセット信号を出力
し、第２の制御部２を初期状態に戻す。

【００１４】図２は、この場合の第２の制御部２の動作
を示すフローチャートである。

【００１５】まず、Ｓ１０１では、処理を始めるために
制御部２を初期化し、次いでＳ１０２では、チェック用
ＲＡＭに特定の値をセットする。

【００１６】次に、Ｓ１０３では、ウォッチドッグパル
スを出力し、Ｓ１０４では、チェック用ＲＡＭの内容と
セットした値とを比較する。そして、ＲＡＭの内容が変
化していなければ、Ｓ１０５に進み、第１の制御部１か
らコマンド信号が来たかどうか調べる。

【００１７】ここでコマンドが来ていなければ、Ｓ１０
３、Ｓ１０４の動作を繰り返す。なお、この時、Ｓ１０
３〜Ｓ１０５のループはウォッチドッグパルスの出力条
件を満足する時間内に処理されるようにする。

【００１８】また、第１の制御部１からコマンドが来て
いたら、Ｓ１０６に進みコマンドに従った処理を行いな
がら、Ｓ１０３、Ｓ１０４と同様に、Ｓ１０７、Ｓ１０
８でウォッチドッグパルスを出力し、チェック用ＲＡＭ
の内容を調べる。

【００１９】Ｓ１０９は、処理が終了したかどうかを調
べるステップであり、処理が終了するまで、Ｓ１０６〜
Ｓ１０９のステップを繰り返す。なお、Ｓ１０６〜Ｓ１
０９でも、所定時間内にウォッチドッグパルスが出力さ
れるようにループする。そして、処理が終了したらＳ１
０３に戻る。

【００２０】また、Ｓ１０４およびＳ１０８でチェック
用ＲＡＭの内容が変化していまっていたら、動作を中止
して、何もせずにＳ１１０をループする。その後、リセ
ット信号が入力され、リセットが解除されると、再びＳ
１０１から動作が始まる。

【００２１】このようにすることで、静電ノイズ、サー
ジ等で、第２の制御部２に含まれるＲＡＭの内容が破壊
されても、第２の制御部２の異常を通知し、第２の制御
部２を初期状態に戻すことができる。

【００２２】次に、図３は、本発明の第２実施例を示す
ブロック図である。なお、上記第１実施例と共通の構成
については同一符号を付して説明する。

【００２３】第１の制御部１は、システム全体の制御を
司る制御部であり、第２の制御部２は、第１の制御部１
からのコマンド信号３によってそのコマンド信号３に従
った処理を行う制御部である。

【００２４】そして、本実施例においては、第１の制御
部１からは、この第１の制御部１が動作していることを
示すウォッチドッグパルス８が出力され、ＡＮＤ回路９
の一方の入力に供給されている。また、第２の制御部２
からのウォッチドッグパルス４は、第１の監視部５に出
力され、この監視部５の異常通知信号６は、ＡＮＤ回路
９の他方の入力に供給されている。なお、第２の制御部
２におけるウォッチドッグパルス４の出力条件や停止条
件は、上記第１実施例と共通であり、一方、第１の制御
部１におけるウォッチドッグパルス８の出力条件や停止
条件は、第２の制御部２におけるそれと同様であるもの
とする。

【００２５】そして、ＡＮＤ回路９の出力は、第２の監
視部１０に入力されている。この監視部１０５は、ＡＮ
Ｄ回路９の出力に基づいて、各制御部１、２の少なくと
もいずれか一方のウォッチドッグパルスが停止した場合
に、各制御部１、２にリセット信号７を供給するように
なっている。

【００２６】すなわち、第１の監視部５は、第２の制御
部２からのウォッチドッグパルス４が出力されている状
態では、「Ｈ」レベルの異常通知信号６をＡＮＤ回路９
に送るようになっており、この状態で第１の制御部１か
らのウォッチドッグパルス８は、ＡＮＤ回路９より第２
の監視部１０に入力される。

【００２７】また、第２の制御部２からのウォッチドッ
グパルス４が停止した状態では、第１の監視部５の異常
通知信号６は「Ｌ」レベルとなり、これによってＡＮＤ
回路９は、第１の制御部１から入力されたウォッチドッ
グパルスの出力を停止することになる。

【００２８】また、第１の制御部１において、ウォッチ
ドッグパルスの出力が停止すると、ＡＮＤ回路９からの
ウォッチドッグパルス出力も停止する。

【００２９】この結果、少なくともいずれか一方の制御
部１、２において、ウォッチドッグパルスの出力が停止
すると、第２の監視部１０からのリセット信号７が両方
の制御部１、２に送られ、それぞれを初期状態に戻すこ
とになる。なお、上記第１の監視部５の所定時間は、第
２の監視部の所定時間より短い時間とする。

【００３０】このようにすることで、静電ノイズ、サー
ジ等で第２の制御部２に含まれるＲＡＭの内容が破壊さ
れても、第１の制御部１および第２の制御部２を初期状
態に戻すことができる。また、第１の制御部１に異常が
生じても、第１の制御部１および第２の制御部を初期状
態に戻すことができる。

【００３１】なお、上記第２実施例のように、リセット
信号７で各制御部１、２だけをリセットするのではな
く、システム全体をリセットするようにしても良い。

【００３２】また、上記第２実施例では、第２の制御部
２が１つの場合について説明したが、第２の制御部２が
複数ある場合でも、第１の監視部５を第２の制御部２の
数だけ用意して、どれか１つのウォッチドッグパルスが
停止したら、ＡＮＤ回路９によって第１の制御部１から
のウォッチドッグパルスを止めて、リセット信号を発生
させるようにしても良い。

【００３３】次に、図４は、本発明の第３実施例を示す
ブロック図である。この第３実施例は、ファクシミリ装
置のモータ制御の例であり、モータ１４の制御を行うＣ
ＰＵ１１と、プログラムを格納したＲＯＭ１２と、レジ
スタとしてデータを記憶するＲＡＭ１３と、モータ回転
命令発生部１５とを有する。なお、このモータ回転命令
発生部１５は、ＣＰＵ１１に対してモータ回転命令を出
力する入出力装置であったり、あるいはＣＰＵ１１がサ
ブＣＰＵである場合のメインＣＰＵであるものとする。

【００３４】図５、図６は、この第３実施例のＣＰＵ１
１における動作を示すフローチャートである。

【００３５】まず、図５においては、Ｓ２０１でモータ
回転命令を受けると、Ｓ２０２でモータビジーをセット
し、Ｓ２０３でステップ数、パルスレート、電流値等の
パラメータを各レジスタにストアする。また、このとき
使用していないビットがあれば、任意に０または１に固
定する。

【００３６】次に、Ｓ２０４でモータ１４の１ステップ
目の励磁を行い、Ｓ２０５において、Ｓ２０３でセット
したパルスレートによるタイマーインタラプトをイネー
ブルとし、Ｓ２０６でリターンする。

【００３７】次に、図６において、Ｓ２１０でモータス
テップタイマーインタラプトを受けると、Ｓ２１１にお
いて、Ｓ２０３でセットした各パラメータレジスタを読
み出す。このとき、０または１に固定されたテストビッ
トをテストして（Ｓ２１２）、書き込んだ値でなけれ
ば、静電気等によりレジスタの内容が書き換ってしまっ
たものであると考えられるので、Ｓ２１８のエラー処理
を行う。

【００３８】また、書き込んだ値であれば、Ｓ２１３に
おいて、Ｓ２１１でロードしたパラメータに従って、ス
テップ動作を行う。

【００３９】そして、Ｓ２１４でステップ終了でなけれ
ば、Ｓ２１５でリターンする。また、ステップ終了であ
れば、Ｓ２１６において、Ｓ２０２でセットしたビジー
をクリアし、Ｓ２１７でリターンする。

【００４０】以上のように、本実施例では、任意のレジ
スタのビットのうち、使用していないビットに０または
１を書き込んでおき、そのレジスタをロードした場合
に、上記０または１を書き込んだテストビットの値をチ
ェックし、この結果、テストビットの値が変わっていた
ら、エラーと判断してエラー処理を行うことから、ＣＰ
Ｕの暴走を防止することができる。

【００４１】次に、図７、図８は、本発明の第４実施例
における動作を示すフローチャートである。なお、シス
テムの構成は、上記第３実施例（図４）と共通であるも
のとする。

【００４２】まず、図７において、Ｓ３０１でＣＰＵ１
１が立ち上がると、イニシャライズを行う。そして、Ｓ
３０２で各レジスタをクリアし、Ｓ３０３で必要なパラ
メータを各レジスタにセットする。また、各入出力装置
（ｉ／ｏ）にも初期値をセットする。

【００４３】次に、Ｓ３０４でＲＡＭのアドレスエリア
がなかで使用していないアドレスをテスト用のレジスタ
として設定し、任意の値（ここでは、０１０１０１０１
_B とする）をセットする。そして、Ｓ３０５でイニシャ
ライズの処理を終了し、メインルーチンへ進む。

【００４４】次に、図８に示すメインルーチン（Ｓ３１
０）では、Ｓ３１１において、上記Ｓ３０４でセットし
たテスト用レジスタをロードし、Ｓ３１２で内容をＲＯ
Ｍ１２にあるプログラムの値と比較し、０１０１０１０
１_B から変化していないかどうかチェックする。レジス
タの内容が違っていた場合には、Ｓ３１５でエラー処理
を行う。

【００４５】また、レジスタの内容が違っていない場合
には、Ｓ３１３でプログラムを続行し、Ｓ３１４でＳ３
１０にリターンし、メインプログラムを繰り返す。

【００４６】なお、上記Ｓ３１５のエラー処理は、ＣＰ
Ｕ１１の再イニシャライズや入出力装置へのリセット信
号の出力である。また、ＣＰＵ１１がスレーブＣＰＵで
あれば、メインＣＰＵに対してエラーステータスを出力
することも含まれる。

【００４７】以上のように、本実施例では、ＲＡＭ上に
テスト用のレジスタを設け、ＣＰＵのイニシャライズ時
に任意の値を書き込むとともに、プログラムの中に、こ
のレジスタの内容をチェックするルーチンを設け、この
チェックによってレジスタの内容が書き換っている場合
にはエラー処理を行うことから、ＣＰＵの暴走を防止す
ることができる。

【００４８】次に、図９、図１０は、本発明の第５実施
例における動作を示すフローチャートである。なお、シ
ステムの構成は、上記第３実施例（図４）と共通である
ものとする。

【００４９】まず、図９においては、Ｓ４０１でモータ
回転命令を受けると、Ｓ４０２でモータビジーをセット
し、Ｓ４０３でステップ数、パルスレート、電流値等の
パラメータを各レジスタにセットする。

【００５０】次に、Ｓ４０４でモータ１４の１ステップ
目の励磁を行い、Ｓ４０５において、Ｓ４０３でセット
したパルスレートによるタイマーインタラプトをイネー
ブルとし、Ｓ４０６でリターンする。

【００５１】次に、図１０において、Ｓ４１０でモータ
ステップタイマーインタラプトを受けると、Ｓ４１１に
おいて、Ｓ４０３でセットした各パラメータレジスタを
読み出す。

【００５２】このとき、例えばこのシステムにおいて、
モータステップ数は、２ステップ、４ステップ、８ステ
ップの３通りの場合があり、モータ電流値が、４００ｍ
Ａ、５００ｍＡ、６００ｍＡの３種類があり、パルスレ
ートは、４００ｐｐｓ、８００ｐｐｓ、１６００ｐｐｓ
の３種類があるとすると、Ｓ４１１でロードした各パラ
メータレジスタの値が、これ以外の値である場合には、
それはあり得ない値であり、静電気等により、レジスタ
の内容が書き換ってしまったものであると考えられるの
で、これらの場合は、エラー処理を行う（Ｓ４１２、Ｓ
４１８）。

【００５３】また、このシステムにおいて、パルスレー
ト４００ｐｐｓのとき、電流値は４００ｍＡであり、同
様に８００ｐｐｓのとき５００ｍＡ、１６００ｐｐｓの
とき６００ｍＡであるという相関関係があるとすると、
ロードしたレジスタの値が、この組み合わせ以外である
場合には、同様にエラー処理を行う（Ｓ４１２、Ｓ４１
８）。

【００５４】なお、これらの判断は、プログラムまたは
テーブルとしてＲＯＭに格納されている値と比較するこ
とにより行う。

【００５５】ここで、エラー処理とは、上記第４実施例
と同様に、例えばＣＰＵ１１のイニシャライズや入出力
装置へのリセット信号の出力である。また、ＣＰＵ１１
がスレーブＣＰＵであれば、メインＣＰＵに対してエラ
ーステータスを出力することも含まれる。

【００５６】また、以上の判断で、正常である場合に
は、Ｓ４１３でセットしたパラメータに従って、ステッ
プ動作を行う。そして、Ｓ４１４でステップ終了でなけ
れば、Ｓ４１５でリターンする。また、ステップ終了で
あれば、Ｓ４１６において、Ｓ４０２でセットしたビジ
ーをクリアし、Ｓ４１７でリターンする。

【００５７】以上のように、本実施例では、レジスタの
内容をロードした際、正常な範囲内かどうかを判断する
プログラムを設けることにより、静電気やプログラムの
暴走等でレジスタの内容が書き換ったことを検知し、エ
ラー処理を行うことから、ＣＰＵの暴走を防止すること
ができる。

【００５８】次に、図１１、図１２は、本発明の第６実
施例における動作を示すフローチャートである。なお、
システムの構成は、上記第３実施例（図４）と共通であ
るものとする。

【００５９】まず、図１１においては、Ｓ５０１でモー
タ回転命令を受けると、Ｓ５０２でモータビジーをセッ
トし、Ｓ５０３でステップ数、パルスレート、電流値等
のパラメータを各レジスタにセットする。このとき、同
じ内容のレジスタを別のアドレスに２つずつ設ける。

【００６０】次に、Ｓ５０４でモータ１４の１ステップ
目の励磁を行い、Ｓ５０５において、Ｓ５０３でセット
したパルスレートによるタイマーインタラプトをイネー
ブルとし、Ｓ５０６でリターンする。

【００６１】次に、図１２において、Ｓ５１０でモータ
ステップタイマーインタラプトを受けると、Ｓ５１１に
おいて、Ｓ５０３でセットした各パラメータレジスタを
読み出す。

【００６２】このとき、各レジスタの内容は、それぞれ
同じものが２つずつのレジスタに存在するので、Ｓ５１
２でそれぞれ比較し、対応する２つのレジスタの内容が
同じであった場合のみ、Ｓ５１３において、Ｓ５０３で
セットしたパラメータに従って、ステップ動作を行う。
また、２つのレジスタの内容が違っていたら、静電気等
でＲＡＭの内容が書き換ったと考えられるので、Ｓ５１
８においてエラー処理を行う。このエラー処理は、上記
第４実施例と同様に、例えばＣＰＵ１１のイニシャライ
ズや入出力装置へのリセット信号の出力である。また、
ＣＰＵ１１がスレーブＣＰＵであれば、メインＣＰＵに
対してエラーステータスを出力することも含まれる。

【００６３】また、正常動作時は、Ｓ５１３の後、Ｓ５
１４でステップ終了でなければ、Ｓ５１５でリターンす
る。また、ステップ終了であれば、Ｓ５１６において、
Ｓ５０２でセットしたビジーをクリアし、Ｓ５１７でリ
ターンする。

【００６４】以上のように、本実施例では、同じ内容の
レジスタを複数設け、これを参照する際にコンペアチェ
ックすることにより、静電気やプログラムの暴走等でレ
ジスタの内容が書き換ったことを検知し、エラー処理を
行うことから、ＣＰＵの暴走を防止することができる。

【００６５】

【発明の効果】以上説明したように、本発明の請求項１
〜請求項３によれば、第１の制御部からのコマンド信号
に従って動作する第２の制御部内にプログラムのチェッ
ク用ＲＡＭを設け、このＲＡＭに特定の値を書き込むと
ともに、これをプログラム動作中に元の値と比較して、
違っている場合には、ウォッチドッグパルスの出力を停
止するようにしたので、静電ノイズやサージ等で第２の
制御部内のＲＡＭが破壊されたような場合でも、確実に
異常を検出でき、エラー処理を行うことができる効果が
ある。

【００６６】また、本発明の請求項４〜請求項９によれ
ば、ＣＰＵのレジスタ（ＲＡＭ）内の状態を、各請求項
に示す方法でチェックすることにより、静電ノイズ等に
よるデータの破壊等を確実に検出してエラー処理を行う
ことができる効果がある。

【図面の簡単な説明】

【図１】本発明の第１実施例を示すブロック図である。

【図２】上記第１実施例の動作を示すフローチャートで
ある。

【図３】本発明の第２実施例を示すブロック図である。

【図４】本発明の第３実施例を示すブロック図である。

【図５】上記第３実施例の動作を示すフローチャートで
ある。

【図６】上記第３実施例の動作を示すフローチャートで
ある。

【図７】本発明の第４実施例の動作を示すフローチャー
トである。

【図８】上記第４実施例の動作を示すフローチャートで
ある。

【図９】本発明の第５実施例の動作を示すフローチャー
トである。

【図１０】上記第５実施例の動作を示すフローチャート
である。

【図１１】本発明の第６実施例の動作を示すフローチャ
ートである。

【図１２】上記第６実施例の動作を示すフローチャート
である。

【符号の説明】

１…第１の制御部、２…第２の制御部、５、１０…監視部、９…ＡＮＤ回路、１１…ＣＰＵ、１２…ＲＯＭ、１３…ＲＡＭ、１４…モータ、１５…モータ回線命令発生部。

Claims

【特許請求の範囲】

【請求項１】第１の制御部からのコマンド信号に従っ
て動作する第２の制御部を有し、この第２の制御部から
所定時間より短い間隔でウォッチドッグパルスを出力
し、ウォッチドッグパルスの間隔が所定時間を越えたと
きに、この第２の制御部に対してリセット信号を入力す
るように構成した制御装置において、上記第２の制御部にチェック用ＲＡＭを設けるととも
に、システムの立ち上げ時に、そのチェック用ＲＡＭに
特定の値を書き込んでおき、上記第２の制御部が動作中
にチェック用ＲＡＭの内容と書き込んだ値とを比較し
て、違っていたらウォッチドッグパルスの出力を停止す
ることを特徴とする制御装置。
【請求項２】請求項１において、上記第２の制御部からのウォッチドッグパルスが停止し
たとき、第２の制御部だけをリセットすることを特徴と
する制御装置。
【請求項３】請求項１において、上記第２の制御部からのウォッチドッグパルスが停止し
たとき、第１の制御部および第２の制御部またはシステ
ム全体をリセットすることを特徴とする制御装置。
【請求項４】ＣＰＵを用いた制御装置において、プログラム実行中に必要なレジスタのうち、任意のレジ
スタに使用していないビットがあれば、そのビットに０
または１を書き込んでおき、そのレジスタをロードした
とき、上記０または１を書き込んだビットの値が変わっ
ていないかどうかを判断し、変わっている場合には、エ
ラーとみなしてエラー処理を行う暴走防止機能を有する
制御装置。
【請求項５】ＣＰＵを用いた制御装置において、レジスタに任意の値を書き込んでおき、プログラム実行
中に、このレジスタの内容に変化がないことを確認する
ルーチンをもち、もしレジスタの内容が変化していた
ら、エラー処理を行う暴走防止機能を有する制御装置。
【請求項６】ＣＰＵを用いた制御装置において、プログラム実行中にレジスタからロードしたとき、レジ
スタの内容が予め決められた正常な範囲内であるかどう
かをチェックし、範囲外であった場合はエラーとみなし
てエラー処理を行う暴走防止機能を有する制御装置。
【請求項７】請求項６において、上記レジスタの内容をチェックする方法は、プログラム
で演算を行い判定する方法、またはＲＯＭ上にもつテー
ブルと比較して判定する方法であり、上記エラー処理
は、ＣＰＵ、レジスタをイニシャライズし、再スタート
する、または入出力機器に対してリセット信号を出力す
る、またはＣＰＵが出力しているウォッチドッグパルス
を停止する、またはＣＰＵがスレーブＣＰＵであった場
合、メインＣＰＵに対してエラーステータスあるいはス
レーブＣＰＵビジーを出力するものであることを特徴と
する制御装置。
【請求項８】ＣＰＵを用いた制御装置において、プログラム実行中にアクセスするレジスタを有し、リー
ド、ライトを行う場合、同じ用途で同じ内容のレジスタ
を複数のアドレスに重複して設け、データを書き込む際
には、同じ内容を複数のレジスタから読み出し、比較し
て同じであった場合のみ有効とし、違っていた場合に
は、エラーと判断し、エラー処理を行う暴走防止機能を
有する制御装置。
【請求項９】請求項８において、上記エラー処理は、ＣＰＵ、レジスタをイニシャライズ
し、再スタートする、または入出力機器に対してリセッ
ト信号を出力する、またはＣＰＵが出力しているウォッ
チドッグパルスを停止する、またはＣＰＵがスレーブＣ
ＰＵであった場合、メインＣＰＵに対してエラーステー
タスあるいはスレーブＣＰＵビジーを出力するものであ
ることを特徴とする制御装置。