JPH06169347A - ディジタルクロスポイント装置 - Google Patents
ディジタルクロスポイント装置Info
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- JPH06169347A JPH06169347A JP32094592A JP32094592A JPH06169347A JP H06169347 A JPH06169347 A JP H06169347A JP 32094592 A JP32094592 A JP 32094592A JP 32094592 A JP32094592 A JP 32094592A JP H06169347 A JPH06169347 A JP H06169347A
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Abstract
(57)【要約】 （修正有）
【目的】 入出力ポート数が増えても、回路規模を大き
くすることなく、制御方法を簡素化する。 【構成】 入力した複数のディジタルデータを保持する
第１のデータ保持手段２〜５と、このデータ保持手段が
保持する複数のディジタルデータを選択して順次出力す
るマルチプレクサ７と、このマルチプレクサが出力する
データを順次加算して、総加算結果を記憶するデータ加
算記憶手段９、１０と、記憶した総加算結果から、各入
力ポートから入力されたデータを個々に減算するデータ
減算手段１１、１２と、データ減算手段が出力する各入
力ポート毎の減算結果を、複数の出力ポートを選択して
出力するデマルチプレクサ１４と、これが出力するデー
タを保持する第２のデータ保持手段１５〜１８とを備え
る。
くすることなく、制御方法を簡素化する。 【構成】 入力した複数のディジタルデータを保持する
第１のデータ保持手段２〜５と、このデータ保持手段が
保持する複数のディジタルデータを選択して順次出力す
るマルチプレクサ７と、このマルチプレクサが出力する
データを順次加算して、総加算結果を記憶するデータ加
算記憶手段９、１０と、記憶した総加算結果から、各入
力ポートから入力されたデータを個々に減算するデータ
減算手段１１、１２と、データ減算手段が出力する各入
力ポート毎の減算結果を、複数の出力ポートを選択して
出力するデマルチプレクサ１４と、これが出力するデー
タを保持する第２のデータ保持手段１５〜１８とを備え
る。
Description
【０００１】
【産業上の利用分野】本発明は、複数の入力ポートから
入力されたディジタルデータを加算して、複数の出力ポ
ートより出力するディジタルクロスポイント装置に関す
る。
入力されたディジタルデータを加算して、複数の出力ポ
ートより出力するディジタルクロスポイント装置に関す
る。
【０００２】
【従来の技術】一般に、クロスポイント装置は、複数の
入力ポートと出力ポートを持ち、該入力ポートと出力ポ
ートの接続を自由に切り替えたり、複数の入力ポートか
らの入力信号を加算して任意の出力ポートに出力する機
能を有する。そして、かかるクロスポイント装置を電話
会議等に使用すると、複数の人の間で同時通話すること
が可能となる。例えば、４人の人が会議のメンバーとな
り、電話を使って会議を行おうとする場合には、４者間
で互いに同時通話できることが必要となるが、かかるク
ロスポイント装置を使用すれば、ある１人の人は他の３
人の人と同時に通話することができるようになる。
入力ポートと出力ポートを持ち、該入力ポートと出力ポ
ートの接続を自由に切り替えたり、複数の入力ポートか
らの入力信号を加算して任意の出力ポートに出力する機
能を有する。そして、かかるクロスポイント装置を電話
会議等に使用すると、複数の人の間で同時通話すること
が可能となる。例えば、４人の人が会議のメンバーとな
り、電話を使って会議を行おうとする場合には、４者間
で互いに同時通話できることが必要となるが、かかるク
ロスポイント装置を使用すれば、ある１人の人は他の３
人の人と同時に通話することができるようになる。
【０００３】また、クロスポイント装置の構成は、一般
に、複数の入力ポートを通じて入力したアナログ信号或
いはディジタル信号を加算器等によって合成した後、複
数の出力ポートを通じて出力するようになっている。図
３は、従来のディジタルクロスポイント装置の構成例を
示すブロック図である。ここでは、入力４系統Ｒ１〜Ｒ
４及び出力４系統Ｔ１〜Ｔ４のディジタル信号入出力構
成をとるディジタルクロスポイント装置の構成例を示し
ている。図面から明らかなように、このディジタルクロ
スポイント装置は、２つのデータを加算できる１２個の
加算器３１〜４２と、各加算器３１〜４２をコントロー
ルするためのコントロールブロック３０とで構成されて
いる。そして、出力側に設けられた４つの加算器３３、
３６、３９、４２から出力される各出力データＴ１〜Ｔ
４は、次式〔数１〕のようになっている。
に、複数の入力ポートを通じて入力したアナログ信号或
いはディジタル信号を加算器等によって合成した後、複
数の出力ポートを通じて出力するようになっている。図
３は、従来のディジタルクロスポイント装置の構成例を
示すブロック図である。ここでは、入力４系統Ｒ１〜Ｒ
４及び出力４系統Ｔ１〜Ｔ４のディジタル信号入出力構
成をとるディジタルクロスポイント装置の構成例を示し
ている。図面から明らかなように、このディジタルクロ
スポイント装置は、２つのデータを加算できる１２個の
加算器３１〜４２と、各加算器３１〜４２をコントロー
ルするためのコントロールブロック３０とで構成されて
いる。そして、出力側に設けられた４つの加算器３３、
３６、３９、４２から出力される各出力データＴ１〜Ｔ
４は、次式〔数１〕のようになっている。
【０００４】
【数１】
【０００５】また、上記〔数１〕を成立させるために、
コントロールブロック３０では、次のような制御を行な
っている。即ち、加算器３３では入力データＲ１に代わ
り、加算器３５では入力データＲ２に代わり、加算器３
７では入力データＲ３に代り、加算器４０では入力デー
タＲ４に代わり、夫々０データを加算するか、或いは各
加算器３３、３５、３７、４０を動作させずに、入力デ
ータを通過させるように制御される。
コントロールブロック３０では、次のような制御を行な
っている。即ち、加算器３３では入力データＲ１に代わ
り、加算器３５では入力データＲ２に代わり、加算器３
７では入力データＲ３に代り、加算器４０では入力デー
タＲ４に代わり、夫々０データを加算するか、或いは各
加算器３３、３５、３７、４０を動作させずに、入力デ
ータを通過させるように制御される。
【０００６】上記〔数１〕は、電話会議を想定した場
合、４者間で同時通話を行う場合の出力データの内容を
示している。そして、図中、入力系統と出力系統は、Ｒ
１とＴ１、Ｒ２とＴ２、Ｒ３とＴ３、Ｒ４とＴ４が夫々
対応している。即ち、例えば出力データＴ１は、Ｒ１を
除く他の３つの入力データＲ２、Ｒ３、Ｒ４が合成され
たものとなっている。同様に、出力データＴ２、Ｔ３、
Ｔ４は、各出力ポートに対応する入力ポートからの入力
データを除いた残りの入力データを合成したものとなっ
ている。この結果、電話会議では、会議メンバーの各自
が他の人の音声を同時に聞くことができ、同時通話が可
能となる。
合、４者間で同時通話を行う場合の出力データの内容を
示している。そして、図中、入力系統と出力系統は、Ｒ
１とＴ１、Ｒ２とＴ２、Ｒ３とＴ３、Ｒ４とＴ４が夫々
対応している。即ち、例えば出力データＴ１は、Ｒ１を
除く他の３つの入力データＲ２、Ｒ３、Ｒ４が合成され
たものとなっている。同様に、出力データＴ２、Ｔ３、
Ｔ４は、各出力ポートに対応する入力ポートからの入力
データを除いた残りの入力データを合成したものとなっ
ている。この結果、電話会議では、会議メンバーの各自
が他の人の音声を同時に聞くことができ、同時通話が可
能となる。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
た従来のディジタルクロスポイント装置の構成によれ
ば、入力系統がｍ並びに出力系統がｎである場合、必要
な加算器の数としては（ｍ−１）×ｎ個となり、入出力
ポート数が増えるに伴い加算器の数を増やさなければな
らなくなる。その結果、装置の回路規模が大きくなって
しまう。
た従来のディジタルクロスポイント装置の構成によれ
ば、入力系統がｍ並びに出力系統がｎである場合、必要
な加算器の数としては（ｍ−１）×ｎ個となり、入出力
ポート数が増えるに伴い加算器の数を増やさなければな
らなくなる。その結果、装置の回路規模が大きくなって
しまう。
【０００８】また、加算器の数を増やさないものとした
場合には、全体の処理時間が長くなってしまい、装置の
制御がかなり煩雑になってしまう。本発明は、かかる欠
点を解決するためになされたものであり、入出力ポート
数が増えても、回路規模を大きくすることなく、制御方
法を簡素化できるディジタルクロスポイント装置を提供
することを目的としている。
場合には、全体の処理時間が長くなってしまい、装置の
制御がかなり煩雑になってしまう。本発明は、かかる欠
点を解決するためになされたものであり、入出力ポート
数が増えても、回路規模を大きくすることなく、制御方
法を簡素化できるディジタルクロスポイント装置を提供
することを目的としている。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、複数の入力ポート及び出力ポートを有
し、各入力ポートより入力したディジタルデータを加算
して各出力ポートから出力するディジタルクロスポイン
ト装置において、入力した複数のディジタルデータを保
持する第１のデータ保持手段と、前記第１のデータ保持
手段が保持する複数のディジタルデータを選択して順次
出力するマルチプレクサと、前記マルチプレクサが出力
するデータを順次加算して、総加算結果を記憶するデー
タ加算記憶手段と、記憶した前記総加算結果から、各入
力ポートから入力されたデータを個々に減算するデータ
減算手段と、前記データ減算手段が出力する各入力ポー
ト毎の減算結果を、前記複数の各出力ポートを選択して
出力するデマルチプレクサと、前記デマルチプレクサが
出力するデータを保持する第２のデータ保持手段とを備
えたことを特徴としている。
に、本発明は、複数の入力ポート及び出力ポートを有
し、各入力ポートより入力したディジタルデータを加算
して各出力ポートから出力するディジタルクロスポイン
ト装置において、入力した複数のディジタルデータを保
持する第１のデータ保持手段と、前記第１のデータ保持
手段が保持する複数のディジタルデータを選択して順次
出力するマルチプレクサと、前記マルチプレクサが出力
するデータを順次加算して、総加算結果を記憶するデー
タ加算記憶手段と、記憶した前記総加算結果から、各入
力ポートから入力されたデータを個々に減算するデータ
減算手段と、前記データ減算手段が出力する各入力ポー
ト毎の減算結果を、前記複数の各出力ポートを選択して
出力するデマルチプレクサと、前記デマルチプレクサが
出力するデータを保持する第２のデータ保持手段とを備
えたことを特徴としている。
【００１０】
【作用】上記構成によれば、複数の入力ポートから入力
されたディジタルデータが、第１のデータ保持手段によ
り一旦保持される。次に、保持されたディジタルデータ
の中から１のデータがマルチプレクサにより選択され順
に出力される。更に、マルチプレクサから順に出力され
たデータは、データ加算記憶手段により順に加算され、
その総加算結果が記憶される。続いて、データ減算手段
より、記憶された入力データの総加算結果から、各入力
ポートから入力されたデータが個々に減算される。ひき
続き、データ減算手段から出力された入力ポート毎の減
算結果が、デマルチプレクサにより、出力ポートを選択
して出力される。この場合、デマルチプレクサが出力し
たデータは、第２のデータ保持手段により一旦保持され
た後、各出力ポートから出力される。
されたディジタルデータが、第１のデータ保持手段によ
り一旦保持される。次に、保持されたディジタルデータ
の中から１のデータがマルチプレクサにより選択され順
に出力される。更に、マルチプレクサから順に出力され
たデータは、データ加算記憶手段により順に加算され、
その総加算結果が記憶される。続いて、データ減算手段
より、記憶された入力データの総加算結果から、各入力
ポートから入力されたデータが個々に減算される。ひき
続き、データ減算手段から出力された入力ポート毎の減
算結果が、デマルチプレクサにより、出力ポートを選択
して出力される。この場合、デマルチプレクサが出力し
たデータは、第２のデータ保持手段により一旦保持され
た後、各出力ポートから出力される。
【００１１】以上の結果、複数の入力ポートから入力さ
れた各ディジタルデータの全てが加算され、その総加算
結果から、各入力ポート毎の入力データが個々に減算さ
れるという共通の演算処理が行われて出力データが決定
されるため、ディジタルクロスポイント装置の装置構成
については、入出力ポートの数に全く影響されることが
なくなる。
れた各ディジタルデータの全てが加算され、その総加算
結果から、各入力ポート毎の入力データが個々に減算さ
れるという共通の演算処理が行われて出力データが決定
されるため、ディジタルクロスポイント装置の装置構成
については、入出力ポートの数に全く影響されることが
なくなる。
【００１２】
【実施例】以下、本発明の一実施例を図１及び図２に従
って具体的に説明する。図１は、本発明にかかるディジ
タルクロスポイント装置の構成例を示すブロック図であ
り、ここでは入力４系統及び出力４系統の装置を例とし
て示している。また、図２は、図１に示す各構成部の動
作タイミングを示すタイムチャートを示している。
って具体的に説明する。図１は、本発明にかかるディジ
タルクロスポイント装置の構成例を示すブロック図であ
り、ここでは入力４系統及び出力４系統の装置を例とし
て示している。また、図２は、図１に示す各構成部の動
作タイミングを示すタイムチャートを示している。
【００１３】図１において、コントロールブロック１
は、外部から指示される入出力ポートの接続情報に従
い、 Multiplexer７及び Demultiplexer１３の動作タイ
ミングを制御している。その動作タイミングについて
は、図２に示すＭＣＬＫ１〜ＭＣＬＫ４並びにＤＣＬＫ
１〜ＤＣＬＫ４のタイムチャートで示している。また、
入力ポートを通じて周辺機器から入力される４つのディ
ジタルデータＤＡＴＡ（Ｒ１〜Ｒ４）は、夫々、入力側
に設けた14 bit FF ２〜５で受け取られ、次のデータが
入力されるまで一旦保持される。即ち、図２に示すＣＬ
Ｋ２が示す１番目のパルスの立ち上がりでデータの確定
が行われる。次いで、 Multiplexer７は、14 bit FF ２
〜５が保持したデータから１のデータを選択して順次出
力する。ここで、入力の無かったポートに対しては、そ
の該当する14 bit FF の動作タイミングにおいて、０デ
ータ生成回路６により０データが出力されるようになっ
ている。
は、外部から指示される入出力ポートの接続情報に従
い、 Multiplexer７及び Demultiplexer１３の動作タイ
ミングを制御している。その動作タイミングについて
は、図２に示すＭＣＬＫ１〜ＭＣＬＫ４並びにＤＣＬＫ
１〜ＤＣＬＫ４のタイムチャートで示している。また、
入力ポートを通じて周辺機器から入力される４つのディ
ジタルデータＤＡＴＡ（Ｒ１〜Ｒ４）は、夫々、入力側
に設けた14 bit FF ２〜５で受け取られ、次のデータが
入力されるまで一旦保持される。即ち、図２に示すＣＬ
Ｋ２が示す１番目のパルスの立ち上がりでデータの確定
が行われる。次いで、 Multiplexer７は、14 bit FF ２
〜５が保持したデータから１のデータを選択して順次出
力する。ここで、入力の無かったポートに対しては、そ
の該当する14 bit FF の動作タイミングにおいて、０デ
ータ生成回路６により０データが出力されるようになっ
ている。
【００１４】なお、上記14 bit FF ２〜５は、入力デー
タの種類によってそのビット数を決定すればよく、１４
ビットに限定されるものではない。また、０データ生成
回路６は、例えば、14 bit FF ２〜５から Multiplexer
７へのデータ入力ラインを全てＧＮＤに接続する構成と
し、該当する14 bit FF の動作タイミングに従って動作
させるようにしておけばよい。
タの種類によってそのビット数を決定すればよく、１４
ビットに限定されるものではない。また、０データ生成
回路６は、例えば、14 bit FF ２〜５から Multiplexer
７へのデータ入力ラインを全てＧＮＤに接続する構成と
し、該当する14 bit FF の動作タイミングに従って動作
させるようにしておけばよい。
【００１５】続いて、次式〔数２〕に示す演算が行われ
る。
る。
【００１６】
【数２】
【００１７】初めに、17 bit FF １０がリセットされる
（即ち、出力０とされる）。次に、図２に示すＭＣＬＫ
１の１番目のパルスに同期して Multiplexer７から14 b
it FF ２が保持したデータＲ１が出力される。このデー
タは更に、入力データ処理回路８でＭＳＢ反転されると
共に、１４ビットから１７ビットにビット変換された
後、17 bit加算器９に出力される。入力データ処理回路
８におけるかかる処理は、 Multiplexer７からの出力デ
ータが、ダイナミックレンジの中央を中心に変化するデ
ータであること、並びに次順の17 bit加算器９における
加算結果がオーバフローすることを想定して行われる処
理である。そして、17 bit加算器９の加算処理の結果、
図２に示すＣＬＫ１０の最初のパルスで、17 bit FF １
０からの出力が「Ｒ１＋０（リセットによる出力）」と
なる。
（即ち、出力０とされる）。次に、図２に示すＭＣＬＫ
１の１番目のパルスに同期して Multiplexer７から14 b
it FF ２が保持したデータＲ１が出力される。このデー
タは更に、入力データ処理回路８でＭＳＢ反転されると
共に、１４ビットから１７ビットにビット変換された
後、17 bit加算器９に出力される。入力データ処理回路
８におけるかかる処理は、 Multiplexer７からの出力デ
ータが、ダイナミックレンジの中央を中心に変化するデ
ータであること、並びに次順の17 bit加算器９における
加算結果がオーバフローすることを想定して行われる処
理である。そして、17 bit加算器９の加算処理の結果、
図２に示すＣＬＫ１０の最初のパルスで、17 bit FF １
０からの出力が「Ｒ１＋０（リセットによる出力）」と
なる。
【００１８】続いて、ＭＣＬＫ２の１番目のパルスに同
期して Multiplexer７から14 bit FF ３が保持したデー
タＲ２が出力される。同じくこのデータについても、入
力データ処理回路８でＭＳＢ反転及び14 bit→17 bitの
変換が行われた後、17 bit加算器９で加算された結果、
ＣＬＫ１０の２番目のパルスで、17 bit FF １０の出力
が「Ｒ１＋Ｒ２＋０」となる。同様にして、ＣＬＫ１０
の４番目のパルスでは、17 bit FF １０からの出力が
「Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋０」となる。
期して Multiplexer７から14 bit FF ３が保持したデー
タＲ２が出力される。同じくこのデータについても、入
力データ処理回路８でＭＳＢ反転及び14 bit→17 bitの
変換が行われた後、17 bit加算器９で加算された結果、
ＣＬＫ１０の２番目のパルスで、17 bit FF １０の出力
が「Ｒ１＋Ｒ２＋０」となる。同様にして、ＣＬＫ１０
の４番目のパルスでは、17 bit FF １０からの出力が
「Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋０」となる。
【００１９】次に、ＭＣＬＫ１の２番目のパルスに同期
して Multiplexer７から14 bit FF２が保持したデータ
Ｒ１が出力される。同じくこのデータは、入力データ処
理回路８でＭＳＢ反転及び14 bit→17 bitの変換が行わ
れた後、今度は、補数表現処理回路１１にて「−Ｒ１」
とされ、更に17 bit加算器１２に出力される。この結
果、17 bit加算器１２の出力は、「Ｒ２＋Ｒ３＋Ｒ４
（即ち、Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋０−Ｒ１＝Ｒ２＋Ｒ
３＋Ｒ４）」となる。同様にして、ＭＣＬＫ２〜４の２
番目の各パルスに同期して17 bit加算器１２からの出力
は、夫々、「Ｒ１＋Ｒ３＋Ｒ４」、「Ｒ１＋Ｒ２＋Ｒ
４」、「Ｒ１＋Ｒ２＋Ｒ３」となる。
して Multiplexer７から14 bit FF２が保持したデータ
Ｒ１が出力される。同じくこのデータは、入力データ処
理回路８でＭＳＢ反転及び14 bit→17 bitの変換が行わ
れた後、今度は、補数表現処理回路１１にて「−Ｒ１」
とされ、更に17 bit加算器１２に出力される。この結
果、17 bit加算器１２の出力は、「Ｒ２＋Ｒ３＋Ｒ４
（即ち、Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋０−Ｒ１＝Ｒ２＋Ｒ
３＋Ｒ４）」となる。同様にして、ＭＣＬＫ２〜４の２
番目の各パルスに同期して17 bit加算器１２からの出力
は、夫々、「Ｒ１＋Ｒ３＋Ｒ４」、「Ｒ１＋Ｒ２＋Ｒ
４」、「Ｒ１＋Ｒ２＋Ｒ３」となる。
【００２０】続いて、出力データ処理回路１３で、17 b
it加算器１２からの出力データが１／２とされる。この
処理は、リミッタに制限されるデータを１５ビットで表
現できる最大値データとするための処理である（但し、
値としては１／２となる）。そしてリミッタにより、１
４ビットで表現できる最大値または最小値を越えたデー
タが夫々最大値と最小値に置き換えられる。その後、先
に行った入力データ処理回路８の逆の処理として、再度
ＭＳＢ反転が行われ、17 bit→14 bitの変換が行われ
る。
it加算器１２からの出力データが１／２とされる。この
処理は、リミッタに制限されるデータを１５ビットで表
現できる最大値データとするための処理である（但し、
値としては１／２となる）。そしてリミッタにより、１
４ビットで表現できる最大値または最小値を越えたデー
タが夫々最大値と最小値に置き換えられる。その後、先
に行った入力データ処理回路８の逆の処理として、再度
ＭＳＢ反転が行われ、17 bit→14 bitの変換が行われ
る。
【００２１】ひき続き、 Demultiplexer１４は、図２に
示すＤＣＬＫ１〜ＤＣＬＫ４の各１番目のパルスに同期
して、出力データ処理回路１３からの出力データを出力
側に設けた14 bit FF １５〜１８に分配出力する。この
場合、14 bit FF １５〜１８は、ＣＬＫ１５の１番目の
パルスに従って動作して受け入れたデータを保持し、保
持したデータをＣＬＫ２に同期させて、出力データＴ１
〜Ｔ４として各出力ポートから出力する。
示すＤＣＬＫ１〜ＤＣＬＫ４の各１番目のパルスに同期
して、出力データ処理回路１３からの出力データを出力
側に設けた14 bit FF １５〜１８に分配出力する。この
場合、14 bit FF １５〜１８は、ＣＬＫ１５の１番目の
パルスに従って動作して受け入れたデータを保持し、保
持したデータをＣＬＫ２に同期させて、出力データＴ１
〜Ｔ４として各出力ポートから出力する。
【００２２】以上の説明からも明らかなように、本ディ
ジタルクロスポイント装置においては、出力データ（Ｔ
１〜Ｔ４）の求め方として、初めに全ての入力データ
（Ｒ１〜Ｒ４）の和Ｔ０を求めておき、該Ｔ０から出力
ポートに対応する入力ポートからの入力データを減算す
ることによって出力データを求めるものとしている。こ
の演算アルゴリズムは、入出力ポート数が更に増加した
場合でも、或いは減少した場合でも全く変わることはな
い。
ジタルクロスポイント装置においては、出力データ（Ｔ
１〜Ｔ４）の求め方として、初めに全ての入力データ
（Ｒ１〜Ｒ４）の和Ｔ０を求めておき、該Ｔ０から出力
ポートに対応する入力ポートからの入力データを減算す
ることによって出力データを求めるものとしている。こ
の演算アルゴリズムは、入出力ポート数が更に増加した
場合でも、或いは減少した場合でも全く変わることはな
い。
【００２３】
【発明の効果】以上の本発明によれば、複数の入力ポー
トからの入力信号を加算して任意の出力ポートに出力さ
せる場合に、従来のように入力データの同一加算を重複
して行うことがなくなるので、処理時間の短縮を図るこ
とができるようになる。また、本ディジタルクロスポイ
ント装置を電話会議等に使用する場合には、２者間通話
と３者間以上の同時通話の夫々の場合において、全く同
様な演算処理を行えば良いので、装置の制御方法を極め
て簡素化することができ、しかも加算器を増やす必要が
ないので、回路規模を小さくすることができるようにな
る。また、このような効果は、入出力ポート数が多くな
る程顕著となる。
トからの入力信号を加算して任意の出力ポートに出力さ
せる場合に、従来のように入力データの同一加算を重複
して行うことがなくなるので、処理時間の短縮を図るこ
とができるようになる。また、本ディジタルクロスポイ
ント装置を電話会議等に使用する場合には、２者間通話
と３者間以上の同時通話の夫々の場合において、全く同
様な演算処理を行えば良いので、装置の制御方法を極め
て簡素化することができ、しかも加算器を増やす必要が
ないので、回路規模を小さくすることができるようにな
る。また、このような効果は、入出力ポート数が多くな
る程顕著となる。
【図１】本発明にかかるディジタルクロスポイント装置
の構成例を示すブロック図である。
の構成例を示すブロック図である。
【図２】図１に示す各構成部の動作タイミングを示すタ
イムチャートである。
イムチャートである。
【図３】従来のディジタルクロスポイント装置の構成例
を示すブロック図である。
を示すブロック図である。
１ コントロールブロック ２〜５ 入力側14 bit FF ６ ０データ生成回路 ７ MULTIPLEXER ８ 入力データ処理回路 ９ 17 bit加算器 １０ 17 bit FF １１ 補数表現処理回路 １２ 17 bit加算器 １３ 出力データ処理回路 １４ DEMULTIPLEXER １５〜１８ 出力側14 bit FF
Claims (1)
- 【請求項１】 複数の入力ポート及び出力ポートを有
し、各入力ポートより入力したディジタルデータを加算
して各出力ポートから出力するディジタルクロスポイン
ト装置において、 入力した複数のディジタルデータを保持する第１のデー
タ保持手段と、 前記第１のデータ保持手段が保持する複数のディジタル
データを選択して順次出力するマルチプレクサと、 前記マルチプレクサが出力するデータを順次加算して、
総加算結果を記憶するデータ加算記憶手段と、 記憶した前記総加算結果から、各入力ポートから入力さ
れたデータを個々に減算するデータ減算手段と、 前記データ減算手段が出力する各入力ポート毎の減算結
果を、前記複数の各出力ポートを選択して出力するデマ
ルチプレクサと、 前記デマルチプレクサが出力するデータを保持する第２
のデータ保持手段とを備えたことを特徴とするディジタ
ルクロスポイント装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32094592A JPH06169347A (ja) | 1992-11-30 | 1992-11-30 | ディジタルクロスポイント装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32094592A JPH06169347A (ja) | 1992-11-30 | 1992-11-30 | ディジタルクロスポイント装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06169347A true JPH06169347A (ja) | 1994-06-14 |
Family
ID=18127045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32094592A Pending JPH06169347A (ja) | 1992-11-30 | 1992-11-30 | ディジタルクロスポイント装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06169347A (ja) |
-
1992
- 1992-11-30 JP JP32094592A patent/JPH06169347A/ja active Pending
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