JPH06168962A - Field effect type semiconductor device and its manufacture - Google Patents
Field effect type semiconductor device and its manufactureInfo
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- JPH06168962A JPH06168962A JP17391093A JP17391093A JPH06168962A JP H06168962 A JPH06168962 A JP H06168962A JP 17391093 A JP17391093 A JP 17391093A JP 17391093 A JP17391093 A JP 17391093A JP H06168962 A JPH06168962 A JP H06168962A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、電界効果型半導体装
置とその製造方法に関し、特に、Ｔ型ゲート電極を有す
る電界効果型半導体装置とその製造方法に関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a field effect semiconductor device and a manufacturing method thereof, and more particularly to a field effect semiconductor device having a T-type gate electrode and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】図５，６は、特開昭６３−１７４３７４
号公報、或いは、I.Hanyu らがエレクトロニクス レタ
ーズ２４巻1988年1327頁(Electronics Letters 24 (198
8)1327) に発表した従来のＨＥＭＴ(High Electron Mob
ility Transistor) の製造工程を示す工程別断面図であ
り、図５はゲート電極の形成位置を規定し、且つ、ゲー
ト電極形成用の絶縁膜を形成する迄の工程を示し、ま
た、図６は図５に示した工程後に行われるゲート電極と
ソース及びドレイン電極の形成工程を示している。これ
らの図において、２１はＧａＡｓバッファ層、２２はｉ
−ＧａＡｓ層、２３はｎ−ＡｌＧａＡｓ層、２４はｎ+
−ＧａＡｓ層、２４ａはリセス、２５は第１の絶縁膜、
２５ａは第１の絶縁膜２５に形成された開口部、２７は
レジスト、２８は第２の絶縁膜、２８ａは第２の絶縁膜
２８に形成された開口部、２８ｂはｎ−ＡｌＧａＡｓ層
２３の露出部、２９は高融点金属膜、３０は低抵抗金属
膜、３１はレジスト、３２はオーミック電極用金属膜、
３２ａはソース電極、３２ｂはドレイン電極、３３はＴ
型ゲート電極、３３ａはＴ型ゲート電極３３のひさし部
である。2. Description of the Related Art FIGS.
Or I. Hanyu et al., Electronics Letters 24 (1988), pages 1327 (Electronics Letters 24 (198
8) The conventional HEMT (High Electron Mob) announced in 1327)
6A to 6C are cross-sectional views showing the manufacturing process of the ility transistor), wherein FIG. 5 shows a process for defining the formation position of the gate electrode and forming an insulating film for forming the gate electrode, and FIG. 6 shows a step of forming a gate electrode and source / drain electrodes performed after the step shown in FIG. In these figures, 21 is a GaAs buffer layer and 22 is an i
-GaAs layer, 23 is n-AlGaAs layer, 24 is n +
-GaAs layer, 24a is a recess, 25 is a first insulating film,
25a is an opening formed in the first insulating film 25, 27 is a resist, 28 is a second insulating film, 28a is an opening formed in the second insulating film 28, and 28b is an n-AlGaAs layer 23. Exposed part, 29 is a high melting point metal film, 30 is a low resistance metal film, 31 is a resist, 32 is a metal film for ohmic electrodes,
32a is a source electrode, 32b is a drain electrode, 33 is T
The type gate electrode 33 a is an eaves portion of the T-type gate electrode 33.
【０００３】以下、上記ＨＥＭＴの製造工程をこれらの
図に基づいて説明する。先ず、図示しない半絶縁性のＧ
ａＡｓ基板上に、ＧａＡｓバッファ層２１，ｉ−ＧａＡ
ｓ層２２、ｎ−ＡｌＧａＡｓ層２３，ｎ+ ＡｌＧａＡｓ
層２３，ｎ+ −ＧａＡｓ２４をエピタキシャル成長し
て、エピタキシャル基板を得、次いで、該エピタキシャ
ル基板上にＳｉＯ2 膜を３０００オングストローム程度
堆積して第１の絶縁膜２５を形成した後、図５(a) に示
すように、該第１の絶縁膜２５上に開口幅が０．５μｍ
の開口パターンを有するレジストパターン２７を形成す
る。The manufacturing process of the HEMT will be described below with reference to these drawings. First, a semi-insulating G (not shown)
On the aAs substrate, the GaAs buffer layer 21, i-GaA
s layer 22, n-AlGaAs layer 23, n + AlGaAs
The layer 23 and n + -GaAs 24 are epitaxially grown to obtain an epitaxial substrate, and then a SiO 2 film is deposited on the epitaxial substrate for about 3000 angstroms to form a first insulating film 25. Then, as shown in FIG. As shown, the opening width is 0.5 μm on the first insulating film 25.
Forming a resist pattern 27 having an opening pattern.
【０００４】次に、図５(b) に示すように、レジストパ
ターン２７をマスクとして、該第１の絶縁膜２５に対し
てＣＨＦ3 ＋Ｏ2 ，ＣＨＦ4 ＋Ｏ2 等をエッチングガス
として用いたドライエッチングを施して、開口部２５ａ
を形成する。次に、レジストパターン２７および開口部
２５ａが形成された第１の絶縁膜２５をマスクにして、
ｎ+ −ＧａＡｓ２４に対して、例えばＣＣｌ2 Ｆ2 を用
いた反応性イオンエッチング、または、酒石酸と過酸化
水素水をエッチャントとするウエットエッチングを施
し、図５(c) に示すように、その深さが、例えば１００
０オングストローム程度となるようにリセス２４ａを形
成する。尚、図５(c) は、ウェットエッチングを用いた
場合に、絶縁膜２５の下部のｎ+ −ＧａＡｓ２４で生ず
るサイドエッチングは無視して描かれている。また、上
記工程では、ｎ+ −ＧａＡｓ層２４のみをエッチングし
ているが、ｎ−ＡｌＧａＡｓ層２３までエッチングを進
行させない場合もある。Next, as shown in FIG. 5B, the first insulating film 25 is dry-etched using CHF3 + O2, CHF4 + O2, etc. as an etching gas, using the resist pattern 27 as a mask. , Opening 25a
To form. Next, using the first insulating film 25 having the resist pattern 27 and the opening 25a as a mask,
The n + -GaAs 24 is subjected to, for example, reactive ion etching using CCl 2 F 2 or wet etching using tartaric acid and hydrogen peroxide as an etchant, and as shown in FIG. , For example 100
The recess 24a is formed to have a thickness of about 0 angstrom. Note that FIG. 5C is drawn by ignoring the side etching that occurs in the n + -GaAs 24 under the insulating film 25 when wet etching is used. Further, in the above process, only the n + -GaAs layer 24 is etched, but the etching may not be advanced to the n-AlGaAs layer 23 in some cases.
【０００５】次に、図５(d) に示すように、レジスト２
７をＯ2 アッシャ或いは有機溶液で除去した後、図５
(e) に示すように、プラズマＣＶＤ法等を用い、基板の
全面に対してＳｉＯ2 膜を堆積し、上記開口部２５ａを
埋め込むように、上記第１の絶縁膜２５上に、例えば、
その膜厚が３０００オングストローム程度の第２の絶縁
膜２８を形成する。Next, as shown in FIG.
After removing 7 with O2 asher or organic solution,
As shown in (e), a SiO2 film is deposited on the entire surface of the substrate by using a plasma CVD method or the like, and, for example, on the first insulating film 25 so as to fill the opening 25a, for example,
A second insulating film 28 having a thickness of about 3000 Å is formed.
【０００６】次に、図５(f) に示すように、スパッタエ
ッチング或いは反応性イオンエッチング等を用いて基板
面に対して垂直方向に第２の絶縁膜２８をエッチング
し、ｎ−ＡｌＧａＡｓ層２３の露出部２８ｂの幅、即
ち、ｎ−ＡｌＧａＡｓ層２３に対する開口幅が約０．２
５μｍとなるその断面形状がＶ字状の開口部２８ａを形
成する。Next, as shown in FIG. 5 (f), the second insulating film 28 is etched in the direction perpendicular to the substrate surface by using sputter etching or reactive ion etching, and the n-AlGaAs layer 23 is formed. Of the exposed portion 28b, that is, the opening width to the n-AlGaAs layer 23 is about 0.2.
An opening 28a having a V-shaped cross-section of 5 μm is formed.
【０００７】次に、図６(a) に示すように、この開口部
２８ａを埋め込むように、スパッタ蒸着を用いて、例え
ば膜厚が１５００オングストロームのＷＳｉからなる高
融点金属膜２９を形成し、アニールを行った後、スパッ
タ蒸着により、例えばＴｉ（５００オングストローム）
／Ｐｔ（１０００オングストローム）／Ａｕ（３０００
オングストローム）からなる低抵抗金属膜３０を形成す
る。Next, as shown in FIG. 6 (a), a refractory metal film 29 made of, for example, WSi having a film thickness of 1500 angstrom is formed by sputter deposition so as to fill the opening 28a. After annealing, by sputtering deposition, for example, Ti (500 angstrom)
/ Pt (1000 angstrom) / Au (3000
A low resistance metal film 30 made of angstrom) is formed.
【０００８】次に、図６(b) に示すように、レジストパ
ターン３１を低抵抗金属膜３０上に形成した後、このレ
ジストパターン３１をマスクにして、イオンミリングに
より上記Ｔｉ／Ｐｔ／Ａｕからなる低抵抗金属膜３０を
所定幅にパターニングし、反応性イオンエッチングによ
りＷＳｉからなる高融点金属膜２９とＳｉＯ2 からなる
絶縁膜２５を所定幅にパターニングする。この工程で
は、高融点金属膜２９と絶縁膜２５がサイドエッチング
されて、低抵抗金属薄膜３０よりもその幅が小さくな
る。図６(c) はこの反応性イオンエッチングのエッチン
グ量を更に増加させた場合を示しており、ＷＳｉからな
る高融点金属膜２９の幅が更に小さくなり、ＳｉＯ2 か
らなる絶縁膜２５は全てエッチング除去されている。Next, as shown in FIG. 6 (b), after forming a resist pattern 31 on the low resistance metal film 30, the resist pattern 31 is used as a mask to ion-mill the Ti / Pt / Au layer. The low resistance metal film 30 made of WSi is patterned to a predetermined width, and the refractory metal film 29 made of WSi and the insulating film 25 made of SiO2 are patterned to a predetermined width by reactive ion etching. In this step, the refractory metal film 29 and the insulating film 25 are side-etched to have a width smaller than that of the low resistance metal thin film 30. FIG. 6C shows the case where the etching amount of this reactive ion etching is further increased. The width of the refractory metal film 29 made of WSi is further reduced, and the insulating film 25 made of SiO2 is entirely removed by etching. Has been done.
【０００９】次に、図６(d) に示すように、レジストパ
ターン３１を除去し、次いで、例えば、Ａｕ−Ｇｅ／Ｎ
ｉ／Ａｕからなるオーミック電極形成用の金属膜３２を
蒸着し、リフトオフを行うと、図６(e) に示すように、
Ｔ型ゲート電極３３及びソース，ドレイン電極３２ａ，
３２ｂが形成され、この後、例えば、温度４００℃で、
２分間程度の熱処理を行うとＨＥＭＴが完成する。Next, as shown in FIG. 6 (d), the resist pattern 31 is removed, and then, for example, Au--Ge / N.
When a metal film 32 of i / Au for forming an ohmic electrode is deposited and lift-off is performed, as shown in FIG. 6 (e),
T-type gate electrode 33 and source / drain electrodes 32a,
32b is formed, and thereafter, for example, at a temperature of 400 ° C.,
The HEMT is completed by performing heat treatment for about 2 minutes.
【００１０】尚、上記図６(c) に示す工程で、ＳｉＯ2
からなる絶縁膜２５を、全てエッチング除去するのは、
Ｔ型ゲート電極３３のひさし部３３ａの下部における絶
縁膜をできるだけ減らし、ゲート・ソース間容量（Ｃg
s）を小さくするためである。また、電極下部の周囲の
絶縁膜２８は能動層表面、即ち、ｎ−ＡｌＧａＡｓ層２
３表面を外部から保護するために除去されずに残されて
いる。In the step shown in FIG. 6 (c), SiO2
To completely remove the insulating film 25 made of
The insulating film below the eaves 33a of the T-shaped gate electrode 33 is reduced as much as possible, and
This is to reduce s). The insulating film 28 around the lower part of the electrode is the surface of the active layer, that is, the n-AlGaAs layer 2
3 It is left unremoved to protect the surface from the outside.
【００１１】ところで、ＨＥＭＴは、電子が走行する結
晶領域（図５，６ではｉ−ＧａＡｓ２２中の２次元電子
ガスが形成される領域）と、電子を供給する結晶領域
（図５，６ではｎ−ＡｌＧａＡｓ層２３）とをヘテロ接
合によって空間的に分離して形成することにより、電子
がドナー不純物によって散乱されるのを減少させて、電
子移動度を向上させた（高速性を実現した）デバイスで
あり、該ＨＥＭＴでは、高周波特性である遮断周波数ｆ
t や最大発振周波数ｆmax の向上及び単方向電力利得
（Uni Lateral Gain）Ｕの向上、並びに、雑音指数Ｆ0
を低減するために、ゲート長（Ｌg ）の短縮及びソース
抵抗（Ｒs ）の低減化はもちろんのこと、ゲート・ソー
ス間容量（Ｃgs）やゲート抵抗( Ｒg ）をより低減化す
る必要がある。By the way, the HEMT has a crystal region where electrons travel (a region where two-dimensional electron gas is formed in the i-GaAs 22 in FIGS. 5 and 6) and a crystal region where electrons are supplied (n in FIGS. 5 and 6). -AlGaAs layer 23) is formed spatially separated by a heterojunction to reduce electrons scattered by donor impurities and improve electron mobility (high speed is realized). In the HEMT, the cutoff frequency f, which is a high frequency characteristic, is
Improvement of t and maximum oscillation frequency fmax, improvement of unidirectional power gain (Uni Lateral Gain) U, and noise figure F0
In order to reduce the above, it is necessary to reduce the gate length (Lg) and the source resistance (Rs) as well as the gate-source capacitance (Cgs) and the gate resistance (Rg).
【００１２】[0012]
【発明が解決しようとする課題】上記図５，６に示した
従来のＨＥＭＴの製造工程では、ゲート電極及びソース
及びドレイン電極が自己整合的に形成されるめ、ゲート
長（Ｌg ）の短縮及びソース抵抗（Ｒs ）の低減化を図
ることができ、しかも、ゲート電極がＴ型形状に形成さ
れることから、ゲート抵抗（Ｒg ）もある程度まで低減
化することができる。In the conventional HEMT manufacturing process shown in FIGS. 5 and 6, since the gate electrode and the source and drain electrodes are formed in a self-aligned manner, the gate length (Lg) is shortened and The source resistance (Rs) can be reduced, and moreover, the gate resistance (Rg) can be reduced to some extent because the gate electrode is formed in the T-shape.
【００１３】しかるに、上記Ｔ型ゲート電極３３の下部
を形成する際、図５(e) ，(f) に示すように、開口部２
５ａが形成された第１の絶縁膜２５上に、該開口部２５
ａを埋め込むように、第２の絶縁膜２８を堆積し、この
後、該第２の絶縁膜２８を基板面に対して垂直方向にエ
ッチングして、上記開口部２５ａ内に、第２の絶縁膜２
８の側壁膜で囲まれた、その開口幅（０．２５μｍ）が
ゲート長となる開口部２８ａを形成し、ここに電極金属
を被着させて電極の下部を形成している。しかしなが
ら、この第２の絶縁膜２８をエッチング際、第１の絶縁
膜２５も同時にエッチングされることから（オーバーエ
ッチングされることから）、該第１の絶縁膜２５の膜厚
が減少し、その結果、ゲート電極３３のひさし部３３ａ
とソース及びドレイン電極１３ａ，１３ｂとの間隔（ゲ
ート電極３３のひさし部３３ａとソース及びドレイン電
極１３ａ，１３ｂの形成面である低抵抗のｎ+ −ＧａＡ
ｓ層２４表面との間隔）が狭くなり、ゲート・ソース間
容量（Ｃgs）が増大してしまうという問題点があった。However, when forming the lower portion of the T-type gate electrode 33, as shown in FIGS. 5 (e) and 5 (f), the opening 2 is formed.
The opening 25 is formed on the first insulating film 25 on which 5a is formed.
A second insulating film 28 is deposited so as to fill in the a, and then the second insulating film 28 is etched in a direction perpendicular to the substrate surface to form a second insulating film in the opening 25a. Membrane 2
An opening 28a surrounded by the side wall film 8 and having an opening width (0.25 μm) which is the gate length is formed, and an electrode metal is deposited on the opening 28a to form the lower portion of the electrode. However, when the second insulating film 28 is etched, the first insulating film 25 is also etched (over-etched) at the same time, so that the film thickness of the first insulating film 25 decreases, and As a result, the eaves portion 33a of the gate electrode 33 is formed.
Between the source and drain electrodes 13a and 13b (n + -GaA of low resistance which is the surface on which the eaves 33a of the gate electrode 33 and the source and drain electrodes 13a and 13b are formed
There is a problem in that the distance between the surface of the s layer 24) becomes narrow and the gate-source capacitance (Cgs) increases.
【００１４】このような問題点は、上記第１の絶縁膜２
５を厚く形成することにより解決でできるものとも考え
られるが、第１の絶縁膜２５を厚くすると、該第１の絶
縁膜２５に開口部２５ａを形成する際のエッチング精度
が低下し、また、該第１の絶縁膜２５上に第２の絶縁膜
２８を堆積形成する際の該開口部２５ａ内への絶縁膜２
８の埋め込みも不完全になるため、ゲート長（Ｌg ）と
なる開口幅が０．２５μｍ程度の微細な開口部（２８
ａ）を制御性良く形成することができなくなってしま
う。Such a problem is caused by the above-mentioned first insulating film 2
Although it may be possible to solve the problem by forming 5 to be thick, if the first insulating film 25 is made thick, the etching accuracy at the time of forming the opening 25a in the first insulating film 25 is lowered, and The insulating film 2 in the opening 25a when depositing and forming the second insulating film 28 on the first insulating film 25
Since the filling of 8 is also incomplete, a fine opening (28) having an opening width of about 0.25 μm, which is the gate length (Lg), is formed.
It becomes impossible to form a) with good controllability.
【００１５】一方、上記図５に示す工程では、上述した
ように、第２の絶縁膜２８を半導体エピタキシャル基板
（ｎ−ＡｌＧａＡｓ層２３）対して垂直方向にエッチン
グすることで、その段面形状がＶ字状の第２の開口部２
８ａを形成しており、この際、第２の絶縁膜２８の膜厚
を変えることで、その段面形状がＶ字状の第２の開口部
２８ａのｎ−ＡｌＧａＡｓ層２３に対する開口幅（即
ち、ｎ−ＡｌＧａＡｓ層２３の露出部２８ｂの幅）が変
化する。即ち、第２の絶縁膜２８の膜厚が大きくなるに
つれて、第２の開口部２８ａのｎ−ＡｌＧａＡｓ層２３
に対する開口幅は小さくなり、上記工程では、該第２の
絶縁膜２８を３０００オングストローム程度形成するこ
とで、第２の開口部２８ａのｎ−ＡｌＧａＡｓ層２３に
対する開口幅が０．２５μｍ程度となるようにしてい
る。しかしながら、ゲート長（Ｌg ）をより短縮するた
めに、上記第２の絶縁膜２８の膜厚を大きくしていく
と、その段面形状がＶ字状の第２の開口部２８ａのＶ字
の角度が小さくなり、その結果、ゲート電極を構成する
電極金属を蒸着していくと、図７に示すように、その蒸
着過程で金属膜内に形成されるＶ字状溝２９の角度が次
第に狭くなって、Ｖ字状溝２９の表面に対して電極金属
が均一に蒸着せず、その結果、得られるゲート電極形成
用の金属膜（低抵抗金属膜３０）内には空洞３０ａが形
成され、ゲート抵抗( Ｒg ）が高くなってしまうという
問題点があった。On the other hand, in the step shown in FIG. 5 described above, as described above, the second insulating film 28 is etched in the vertical direction with respect to the semiconductor epitaxial substrate (n-AlGaAs layer 23), so that the stepped shape is formed. V-shaped second opening 2
8a is formed, and at this time, by changing the film thickness of the second insulating film 28, the opening width of the second opening 28a having a V-shaped step surface (ie, the opening width with respect to the n-AlGaAs layer 23) (that is, , The width of the exposed portion 28b of the n-AlGaAs layer 23) changes. That is, as the thickness of the second insulating film 28 increases, the n-AlGaAs layer 23 in the second opening 28a is formed.
The opening width for the n-AlGaAs layer 23 of the second opening 28a becomes about 0.25 μm by forming the second insulating film 28 at about 3000 angstroms in the above step. I have to. However, if the film thickness of the second insulating film 28 is increased in order to further reduce the gate length (Lg), the stepped shape of the second opening 28a is V-shaped. The angle becomes smaller. As a result, when the electrode metal forming the gate electrode is vapor-deposited, as shown in FIG. 7, the angle of the V-shaped groove 29 formed in the metal film during the vapor deposition process becomes gradually narrow. As a result, the electrode metal is not uniformly deposited on the surface of the V-shaped groove 29, and as a result, a cavity 30a is formed in the obtained metal film (low resistance metal film 30) for forming the gate electrode. There is a problem that the gate resistance (Rg) becomes high.
【００１６】特開昭６３−２０４７７２号公報には、Ｔ
型ゲート電極の上部電極用の金属膜を、下部電極用の金
属膜を給電電極とするメッキ法で形成することでその膜
厚を厚く形成する方法が提案されており、この方法を用
いることで、上記問題点が解決できるようにも考えられ
る。しかるに、メッキ法、即ち、通常の電解メッキ法で
は、Ｖ字状溝のような微細でその表面形状が平坦でない
金属膜表面（成長界面）に対してメッキ成長中にイオン
の濃度を一定に満たすことが困難であり、空洞を生ずる
ことなく金属膜を成長させることはできない。Japanese Patent Application Laid-Open No. 63-204772 discloses T
A method of forming a thick metal film for the upper electrode of the mold gate electrode by forming a metal film for the lower electrode as a power supply electrode by a plating method has been proposed. It is considered that the above problems can be solved. However, in the plating method, that is, in the usual electrolytic plating method, the ion concentration is kept constant during the plating growth on the metal film surface (growth interface) which is fine and whose surface shape is not flat like V-shaped grooves. It is difficult to grow a metal film without producing a cavity.
【００１７】この発明は上記のような問題点を解消する
ためになされたもので、ゲート電極とソース及びドレイ
ン電極を自己整合的に形成してゲート長（Ｌg ）の短縮
とソース抵抗の低減を図る際、ゲート・ソース間容量
（Ｃgs）がより低減化されるようにＴ型ゲート電極を形
成することができる電界効果型半導体装置の製造方法を
得ることを目的とする。The present invention has been made to solve the above problems, and the gate electrode and the source and drain electrodes are formed in a self-aligned manner to reduce the gate length (Lg) and the source resistance. It is an object of the present invention to obtain a method for manufacturing a field effect semiconductor device in which a T-type gate electrode can be formed so that the gate-source capacitance (Cgs) can be further reduced.
【００１８】更に、この発明の他の目的は、上記ゲート
・ソース間容量（Ｃgs）の低減化とともに、ゲート長
（Ｌg ）の短縮化に際して、ゲート抵抗( Ｒg ）をより
低減化できる電界効果型半導体装置の製造方法を得るこ
とを目的とする。Still another object of the present invention is to reduce the gate-source capacitance (Cgs) and also the gate resistance (Rg) in shortening the gate length (Lg). An object is to obtain a method for manufacturing a semiconductor device.
【００１９】更に、この発明の他の目的は、ゲート長が
０．２５μｍ以下に短縮され、且つ、その上部電極内に
空洞がないゲート抵抗( Ｒg ）をより低減化されたＴ型
ゲート電極を備えた電界効果型半導体装置を得ることを
目的とする。Still another object of the present invention is to provide a T-type gate electrode having a gate length reduced to 0.25 μm or less and having no cavity in its upper electrode, which has a further reduced gate resistance (Rg). It is an object of the present invention to obtain a field effect semiconductor device provided.
【００２０】[0020]
【課題を解決するための手段】この発明に係る電界効果
型半導体装置の製造方法は、第１の絶縁膜上に高融点金
属膜を形成し、ゲート電極の形成領域を規定するための
第１の開口部をこれら２つの膜を貫通するように形成
し、この後、第２の絶縁膜を上記高融点金属膜上に形成
し、該第２の絶縁膜を半導体基板に対する垂直方向から
エッチングを施し、上記第１の開口部内に該第２の絶縁
膜を側壁とする第２の開口部を形成して、Ｔ型ゲート電
極を能動層に対して被着形成するためのマスクを得るよ
うにしたものである。According to the method of manufacturing a field effect semiconductor device of the present invention, a first refractory metal film is formed on a first insulating film to define a formation region of a gate electrode. An opening is formed so as to penetrate these two films, and then a second insulating film is formed on the refractory metal film, and the second insulating film is etched from the direction perpendicular to the semiconductor substrate. And forming a second opening having the second insulating film as a sidewall in the first opening to obtain a mask for depositing the T-type gate electrode on the active layer. It was done.
【００２１】更に、この発明に係る電界効果型半導体装
置の製造方法は、上記Ｔ型ゲート電極の形成後、上記第
１，第２の絶縁膜を除去し、この後、上記基板の全面に
対して絶縁膜を堆積するようにしたものである。Further, in the method of manufacturing a field effect semiconductor device according to the present invention, after forming the T-type gate electrode, the first and second insulating films are removed, and then the entire surface of the substrate is covered. Then, an insulating film is deposited.
【００２２】更に、この発明に係る電界効果型半導体装
置は、半導体エピタキシャル基板上に、ゲート電極形成
領域（ゲート長）を規定するためのその断面形状がＶ字
状の開口部を備えた絶縁膜を形成した後、該Ｖ字状の開
口部を埋め込むように該絶縁膜上にＴ型ゲート電極の下
部電極を構成する第１の電極金属膜を蒸着あるいは堆積
によって形成し、上記第１の電極金属膜上に該金属膜を
給電電極としたパルスメッキ法或いは無電解メッキ法に
よってＴ型ゲート電極の上部電極となる第２の電極金属
膜を形成するようにしたものである。Further, the field effect semiconductor device according to the present invention is an insulating film having an opening having a V-shaped cross section for defining a gate electrode forming region (gate length) on a semiconductor epitaxial substrate. And then forming a first electrode metal film forming a lower electrode of the T-shaped gate electrode on the insulating film so as to fill the V-shaped opening by vapor deposition or deposition, and the first electrode is formed. A second electrode metal film serving as an upper electrode of the T-shaped gate electrode is formed on the metal film by a pulse plating method or an electroless plating method using the metal film as a power supply electrode.
【００２３】[0023]
【作用】この発明においては、第１の絶縁膜と第２の絶
縁膜との間に高融点金属薄膜を設け、該第２の絶縁膜に
エッチングを施して、第１の絶縁膜の第１の開口部内に
第２の絶縁膜をその側壁膜とする第２の開口部を形成す
るようにしたから、第２の絶縁膜のエッチング時に、高
融点金属薄膜によって第１の絶縁膜はエッチングされ
ず、該第１の絶縁膜の膜厚を保つことができ、Ｔ型ゲー
ト電極のひさし部とソース（ドレイン）電極間の間隔を
拡げることができる。In the present invention, a refractory metal thin film is provided between the first insulating film and the second insulating film, and the second insulating film is etched to form the first insulating film Since the second opening having the second insulating film as the side wall film is formed in the opening of the first insulating film, the first insulating film is etched by the refractory metal thin film when the second insulating film is etched. Instead, the thickness of the first insulating film can be maintained, and the distance between the eaves portion of the T-type gate electrode and the source (drain) electrode can be increased.
【００２４】更に、この発明においては、Ｔ型ゲート電
極と能動層間に介在する上記第１，第２の絶縁膜を完全
に除去した後、基板の全面に対してその膜厚が５００オ
ングストローム以下の薄い絶縁膜を堆積するようにした
から、Ｔ型ゲート電極のひさし部下の絶縁膜量を少なく
でき、かつ、能動層表面を外部から保護することができ
る。Further, in the present invention, after the first and second insulating films interposed between the T-type gate electrode and the active layer are completely removed, the film thickness is 500 angstroms or less over the entire surface of the substrate. Since the thin insulating film is deposited, the amount of the insulating film under the eaves of the T-type gate electrode can be reduced and the surface of the active layer can be protected from the outside.
【００２５】更に、この発明においては、Ｔ型ゲート電
極の下部電極となる第１の金属膜上に、該第１の金属膜
を給電電極としてＴ型ゲート電極の上部電極となる第２
の金属膜をパルスメッキ法或いは無電解メッキ法によっ
て形成するようにしたから、第１の金属膜の表面が平坦
でない微細な形状（Ｖ字状）であっても、常に、濃度を
一定にメッキ溶剤を金属膜の成長界面に存在させて第２
の金属膜を形成することができ、該第２の金属膜に空洞
が生じることがない。Further, according to the present invention, a second metal film serving as an upper electrode of the T-shaped gate electrode is formed on the first metal film serving as a lower electrode of the T-shaped gate electrode by using the first metal film as a power feeding electrode.
Since the metal film of No. 1 is formed by the pulse plating method or the electroless plating method, even if the surface of the first metal film has a fine shape (V-shaped) that is not flat, the plating is always performed at a constant concentration. Second, the solvent is allowed to exist at the growth interface of the metal film.
The second metal film can be formed without forming a cavity in the second metal film.
【００２６】[0026]
【実施例】以下、この発明の実施例を図について説明す
る。 実施例１．図１は、この発明の第１の実施例によるＨＥ
ＭＴの構造を示す断面図であり、図２，３はこのＨＥＭ
Ｔの製造工程を示す工程別断面図であり、図２はその製
造工程におけるゲート電極の形成位置を規定し、且つ、
ゲート電極形成するため絶縁膜を形成する迄の工程を示
し、図３は図２に示した工程後に行われるゲート電極と
ソース及びドレイン電極を形成する工程を示している。Embodiments of the present invention will be described below with reference to the drawings. Example 1. FIG. 1 shows an HE according to a first embodiment of the present invention.
It is sectional drawing which shows the structure of MT, and FIGS.
FIG. 3 is a cross-sectional view showing the manufacturing process of T by process, FIG. 2 defining the formation position of the gate electrode in the manufacturing process
The process up to forming an insulating film for forming the gate electrode is shown, and FIG. 3 shows the process for forming the gate electrode and the source / drain electrodes performed after the process shown in FIG.
【００２７】これらの図において、１はＧａＡｓバッフ
ァ層，２はｉ−ＧａＡｓ層，３はｎ−ＡｌＧａＡｓ層，
４はｎ+ −ＧａＡｓ層，４ａはリセス、５は第１の絶縁
膜，５ａは第１の絶縁膜５に形成された開口部、６は高
融点金属薄膜，７はレジストパターン、８は第２の絶縁
膜，８ａは第２の絶縁膜８に形成された開口部、８ｂは
ｎ−ＡｌＧａＡｓ層の露出部（ゲート長）、９は高融点
金属膜，９ａはＶ字状溝、１０は低抵抗金属膜，１１は
レジストパターン、１２は第３の絶縁膜，１３はオーミ
ック電極用金属膜，１３ａはソース電極、１３ｂはドレ
イン電極、１４は給電層金属、１５，１５ａはＴ型ゲー
ト電極、１５ｂはＴ型ゲート電極１５のひさし部であ
る。In these figures, 1 is a GaAs buffer layer, 2 is an i-GaAs layer, 3 is an n-AlGaAs layer,
4 is an n + -GaAs layer, 4a is a recess, 5 is a first insulating film, 5a is an opening formed in the first insulating film 5, 6 is a refractory metal thin film, 7 is a resist pattern, and 8 is a first insulating film. 2 insulating film, 8a is an opening formed in the second insulating film 8, 8b is an exposed portion (gate length) of the n-AlGaAs layer, 9 is a refractory metal film, 9a is a V-shaped groove, 10 is Low resistance metal film, 11 is a resist pattern, 12 is a third insulating film, 13 is a metal film for ohmic electrodes, 13a is a source electrode, 13b is a drain electrode, 14 is a metal for a power supply layer, and 15 and 15a are T-type gate electrodes. , 15b are eaves portions of the T-type gate electrode 15.
【００２８】以下、製造工程を説明する。先ず、図２
(a) に示すように、図示しない半絶縁性ＧａＡｓ基板上
にＧａＡｓバッファ層１，ｉ−ＧａＡｓ層２，ｎ−Ａｌ
ＧａＡｓ層３，ｎ+ −ＧａＡｓ層４をこの順にエピタキ
シャル成長してエピタキシャル基板を得、次いで、該エ
ピタキシャル基板上に、例えば、ＳｉＯ2 をプラズマＣ
ＶＤにより３０００オングストローム程度堆積して第１
の絶縁膜５を形成し、更に、該第１の絶縁膜５上にＷＳ
ｉをスパッタ蒸着により５００オングストローム程度蒸
着して高融点金属薄膜６を形成し、該高融点金属薄膜６
上に開口幅が０．５μｍの開口パターンを有するレジス
トパターン７を形成する。The manufacturing process will be described below. First, FIG.
As shown in (a), a GaAs buffer layer 1, an i-GaAs layer 2, and an n-Al layer are formed on a semi-insulating GaAs substrate (not shown).
The GaAs layer 3 and the n + -GaAs layer 4 are epitaxially grown in this order to obtain an epitaxial substrate, and then, for example, SiO 2 is plasma C-coated on the epitaxial substrate.
First deposited by VD for about 3000 angstroms
An insulating film 5 is formed on the first insulating film 5, and WS is formed on the first insulating film 5.
The refractory metal thin film 6 is formed by depositing i by sputter deposition to a thickness of about 500 Å.
A resist pattern 7 having an opening pattern with an opening width of 0.5 μm is formed thereon.
【００２９】次に、図２(b) に示すように、レジストパ
ターン７をマスクとしてＣＨＦ3 ，ＳＦ6 ，ＣＦ4 等の
エッチングガスを用いたドライエッチングにより、ＷＳ
ｉからなる高融点金属薄膜６とＳｉＯ2 からなる絶縁膜
５を貫通する開口部５ａを形成し、更に、レジストパタ
ーン７および開口部５ａが形成されたＳｉＯ2 からなる
絶縁膜５をマスクにして、ｎ+ −ＧａＡｓ層４に対し
て、例えば、ＣＣｌ2 Ｆ2 ，Ｃｌ2 ，ＳｉＣｌ4 等を用
いた反応性イオンエッチング、或いは、酒石酸と過酸化
水素水との混合液をエッチャントとするウェットエッチ
ングを施して、図２(c) に示すように、例えば、その深
さが１０００オングストローム程度となるようにリセス
４ａを形成する。尚、図２(c) は、ウエットエッチング
を行った際に、ＳｉＯ2 からなる絶縁膜５の下部のｎ+
−ＧａＡｓ４層で生ずるサイドエッチングは無視して描
かれている。Next, as shown in FIG. 2 (b), by using the resist pattern 7 as a mask, dry etching is carried out using an etching gas such as CHF3, SF6, CF4, etc.
An opening 5a is formed through the refractory metal thin film 6 made of i and the insulating film 5 made of SiO2, and the resist pattern 7 and the insulating film 5 made of SiO2 having the opening 5a are used as a mask to The + -GaAs layer 4 is subjected to, for example, reactive ion etching using CCl2 F2, Cl2, SiCl4 or the like, or wet etching using a mixed solution of tartaric acid and hydrogen peroxide as an etchant. As shown in (c), for example, the recess 4a is formed so that the depth thereof is about 1000 angstrom. Incidentally, FIG. 2 (c) shows that when wet etching is carried out, n + under the insulating film 5 made of SiO2.
The side etching that occurs in the GaAs4 layer is neglected.
【００３０】次に、図２(d) に示すように、レジストパ
ターン７をＯ2 アッシャ或いは有機溶液を除去した後、
図２(e) に示すように、プラズマＣＶＤ法等を用いて、
基板の全面に対してＳｉＯ2 を３０００〜５０００オン
グストローム程度堆積して第２の絶縁膜８を形成する。Next, as shown in FIG. 2 (d), after removing the O2 asher or the organic solution from the resist pattern 7,
As shown in FIG. 2 (e), using the plasma CVD method or the like,
A second insulating film 8 is formed by depositing SiO2 on the entire surface of the substrate to a thickness of 3000 to 5000 angstroms.
【００３１】次に、図２(f) に示すように、スパッタエ
ッチング又は反応性イオンエッチングを用いて基板面に
対して垂直方向に第２の絶縁膜８をエッチングして、該
第２の絶縁膜８をその側壁膜とする第２の開口部８ａを
形成する。この第２の絶縁膜８のエッチング工程では、
該２の絶縁膜８をオーバーエッチングしても、ＷＳｉか
らなる高融点金属薄膜６はほとんどエッチングされない
ため、第１の絶縁膜５の膜厚は減少しない。即ち、例え
ば、ＣＨＦ3 とＯ2 の混合ガスでエッチングした時のエ
ッチングレートが、ＳｉＯ2 では５００オングストロー
ム／ｍｉｎ程度であるのに対して、ＷＳｉでは１００オ
ングストローム／ｍｉｎ程度であり、ＳｉＯ2 からなる
第２の絶縁膜８の膜厚を５０００オングストロームとす
ると、該第２の絶縁膜８のエッチングに要する時間は１
０ｍｉｎであり、ＷＳｉからなる高融点金属薄膜６（５
００オングストローム）のエッチングに要する時間は５
ｍｉｎなので、第２の絶縁膜８を５０％オーバーエッチ
ングしても第１の絶縁膜５はエッチングされない。Next, as shown in FIG. 2 (f), the second insulating film 8 is etched in the direction perpendicular to the substrate surface by using sputter etching or reactive ion etching, and the second insulating film 8 is etched. A second opening 8a whose side wall film is the film 8 is formed. In the step of etching the second insulating film 8,
Even if the second insulating film 8 is over-etched, the refractory metal thin film 6 made of WSi is hardly etched, so that the thickness of the first insulating film 5 is not reduced. That is, for example, the etching rate when etching with a mixed gas of CHF3 and O2 is about 500 angstroms / min for SiO2, whereas it is about 100 angstroms / min for WSi, and the second insulating layer made of SiO2 is used. If the film thickness of the film 8 is 5000 Å, the time required for etching the second insulating film 8 is 1
The refractory metal thin film 6 (5
The time required for etching (00 angstrom) is 5
Since it is min, the first insulating film 5 is not etched even if the second insulating film 8 is over-etched by 50%.
【００３２】また、上記図２(e) に示す工程で、第２の
絶縁膜８の膜厚を変化させることにより、図２(f) に示
した、第２の絶縁膜８をその側壁膜とする第２の開口部
８ａの開口幅８ｂ（即ち、最終的にはゲート長に対応す
るもの）が変わる。例えば、第２の絶縁膜８の膜厚を３
０００オングストロームから５０００オングストローム
にすると、開口部８ａの開口幅８ｂは０．２５μｍ程度
から０．１５μｍ程度に縮小される。In the step shown in FIG. 2E, the film thickness of the second insulating film 8 is changed so that the second insulating film 8 shown in FIG. The opening width 8b of the second opening 8a (i.e., the one finally corresponding to the gate length) is changed. For example, if the thickness of the second insulating film 8 is 3
When the thickness is changed from 000 Å to 5000 Å, the opening width 8b of the opening 8a is reduced from about 0.25 μm to about 0.15 μm.
【００３３】次に、図３(a) に示すように、開口部８ａ
を埋め込むように、基板の全面に対して、例えばＷＳｉ
をスパッタ蒸着して膜内に空洞が形成されない程度（１
５００オングストローム）の膜厚の高融点金属膜９を形
成し、４００℃〜５００℃でアニールすることで開口部
へのスパッタダメージを除去し、メッキによる金属膜形
成に際して給電電極となるＡｕ等からなる給電層金属１
４を５００オングストローム程度スパッタ蒸着し、次い
で、パルスメッキ法または無電解メッキ法により、例え
ば、Ａｕからなる４０００オングストローム程度の低抵
抗金属薄膜１０を形成する。Next, as shown in FIG. 3 (a), the opening 8a
Embedded in the entire surface of the substrate, for example, WSi
To the extent that cavities are not formed in the film by sputter deposition (1
A refractory metal film 9 having a film thickness of 500 angstroms) is formed and annealed at 400 ° C. to 500 ° C. to remove sputter damage to the opening, and is made of Au or the like to be a power supply electrode when forming a metal film by plating Power supply layer metal 1
4 is sputter-deposited for about 500 angstroms, and then a low resistance metal thin film 10 of about 4000 angstroms made of Au, for example, is formed by pulse plating or electroless plating.
【００３４】ここで、パルスメッキ法または無電解メッ
キ法を用いて低抵抗金属薄膜１０を形成すると、上記開
口部８ａの開口幅８ｂを、０．２μｍ以下（０．１５μ
ｍ）に縮小した場合、スパッタ蒸着で形成された高融点
金属膜９表面のＶ字状溝９ａのＶ字の角度が小さくなっ
ても、Ａｕイオンは、その成長界面（即ち、Ｖ字状溝９
ａ上の給電層金属１４）の上面に常に均一に供給される
ため、成長する金属膜内に図７に示すように空洞３０ａ
を生ずることなく低抵抗金属膜１０を成長させることが
できる。When the low resistance metal thin film 10 is formed by the pulse plating method or the electroless plating method, the opening width 8b of the opening 8a is 0.2 μm or less (0.15 μm).
m), even if the V-shaped angle of the V-shaped groove 9a formed on the surface of the refractory metal film 9 formed by sputter deposition becomes small, the Au ion still has its growth interface (that is, the V-shaped groove). 9
Since it is always uniformly supplied to the upper surface of the metal 14) of the power feeding layer on a, the cavity 30a is formed in the growing metal film as shown in FIG.
The low resistance metal film 10 can be grown without causing
【００３５】次に、図３(b) に示すように、所定幅のレ
ジストパターン１１を低抵抗金属膜１０の上面に形成し
た後、該レジストパターン１１をマスクにして、イオン
ミリングによりＡｕからなる低抵抗金属膜１０と給電層
金属１４を、反応性イオンエッチングによりＷＳｉから
なる高融点金属膜９と高融点金属薄膜６および第１の絶
縁膜５をエッチングする。この際、高融点金属膜９，高
融点金属薄膜６および絶縁膜５は、サイドエッチングさ
れる。Next, as shown in FIG. 3B, after a resist pattern 11 having a predetermined width is formed on the upper surface of the low resistance metal film 10, the resist pattern 11 is used as a mask and ion-milling is used to form Au. The low resistance metal film 10 and the power supply layer metal 14 are etched by reactive ion etching to form the high melting point metal film 9 made of WSi, the high melting point metal thin film 6 and the first insulating film 5. At this time, the refractory metal film 9, the refractory metal thin film 6 and the insulating film 5 are side-etched.
【００３６】次に、図３(c) に示すように、レジストパ
ターン１１を除去し、更に、第１の絶縁膜５と第２の絶
縁膜８をＢＨＦとＮＨ4 Ｆが１：６（ＢＨＦ：ＮＨ4
Ｆ）の混合比で混合されたフッ酸に２〜３分程度浸漬し
て、図３(d) に示すように、これらを全て除去するとＴ
型ゲート電極１５（構造）が形成される。Next, as shown in FIG. 3C, the resist pattern 11 is removed, and the first insulating film 5 and the second insulating film 8 are made to have BHF and NH4 F of 1: 6 (BHF: NH4
By immersing in hydrofluoric acid mixed at the mixing ratio of F) for about 2 to 3 minutes and removing all of them as shown in FIG.
The mold gate electrode 15 (structure) is formed.
【００３７】次に、図３(e) に示すように、基板の全面
に対して、例えばＳｉＯ2 をプラズマＣＶＤで５００オ
ングストローム以下の薄膜となるように堆積して第３の
絶縁膜１２を形成し、次いで、ソース，ドレイン電極を
形成するための図示しないレジストパターンを形成後、
該レジストパターンをマスクにしてソース及びドレイン
電極が形成されるべき領域の第３の絶縁膜１２を反応性
エッチングで除去し、この後、オーミック電極用金属膜
１３を蒸着形成してリフトオフすると、図３(f) に示す
ように、その上面にオーミック金属膜１３を備えたＴ型
ゲート電極１５ａとソース電極１３ａとドレイン電極１
３ｂが形成される。そして、この後、例えば４００℃で
２分間程度の熱処理を行うと図１に示したＨＥＭＴが完
成する。Next, as shown in FIG. 3 (e), for example, SiO2 is deposited on the entire surface of the substrate by plasma CVD so as to form a thin film of 500 angstroms or less to form a third insulating film 12. Then, after forming a resist pattern (not shown) for forming the source and drain electrodes,
Using the resist pattern as a mask, the third insulating film 12 in the region where the source and drain electrodes are to be formed is removed by reactive etching, and then a metal film 13 for ohmic electrode is formed by vapor deposition and lifted off. As shown in FIG. 3 (f), the T-type gate electrode 15a having the ohmic metal film 13 on its upper surface, the source electrode 13a, and the drain electrode 1
3b is formed. Then, after this, for example, a heat treatment is performed at 400 ° C. for about 2 minutes to complete the HEMT shown in FIG.
【００３８】尚、上記工程において、上記第３の絶縁膜
１２の形成時、反応種がＴ型ゲート電極１５の下には十
分周り込まないため、最終的に得られるゲート電極１５
ａのひさし部１５ｂの裏面及び電極下部の周囲に形成さ
れる絶縁膜の膜厚は極めて薄いものとなる。In the above process, when the third insulating film 12 is formed, the reactive species do not sufficiently go under the T-type gate electrode 15, so that the finally obtained gate electrode 15 is obtained.
The thickness of the insulating film formed on the back surface of the eaves portion 15b of a and around the lower portion of the electrode is extremely thin.
【００３９】また、上記工程において、アニールでダメ
ージ除去した後、メッキ法による金属膜形成に際して給
電電極となる給電層金属（Ａｕ）１４を蒸着させている
が、高融点金属膜９を形成することなく、Ｔｉ蒸着後、
給電層金属（Ａｕ）１４を２０００オングストローム程
度形成して、下部電極膜を形成してもよい。Further, in the above process, after the damage is removed by annealing, the metal (Au) 14 for the power feeding layer to be the power feeding electrode is vapor-deposited when the metal film is formed by the plating method. However, the refractory metal film 9 should be formed. Without Ti deposition,
The lower electrode film may be formed by forming the power supply layer metal (Au) 14 at about 2000 angstrom.
【００４０】このような本実施例の製造工程で得られる
図１に示すＨＥＭＴのゲート・ソース間容量（Ｃgs）
と、図４に示した従来の製造工程で得られるＨＥＭＴの
それとを比べると（ここでは、Ｔ型ゲート電極のひさし
の長さ，ゲート幅は同じとし、本実施例の製造工程時の
第１の絶縁膜５の膜厚を２０００オングストロームと
し、図４に示した従来の製造工程時のエッチングされて
膜厚が減少した第１の絶縁膜２５の膜厚を１０００オン
グストロームとする。）、本実施例の製造工程で得られ
たＨＥＭＴのＴ型ゲート電極１５ａのひさし部１５ｂと
ｎ+ −ＧａＡｓ層４との間隔が、従来のＨＥＭＴのそれ
にくらべて、絶縁膜５の厚さが大きい分だけ大きくな
り、Ｔ型ゲート電極１５ａのひさし部１５ｂの下の容量
（Ｃ）が従来のＨＥＭＴのそれ比べて半減し、本実施例
の製造工程で得られたＨＥＭＴのゲート・ソース間容量
（Ｃgs）は、この半減した容量分だけ減少することにな
る。Gate-source capacitance (Cgs) of the HEMT shown in FIG. 1 obtained by the manufacturing process of this embodiment.
4 is compared with that of the HEMT obtained by the conventional manufacturing process shown in FIG. 4 (here, the eave length and gate width of the T-shaped gate electrode are the same, and The thickness of the insulating film 5 is 2000 angstroms, and the thickness of the first insulating film 25, which has been reduced in thickness by etching in the conventional manufacturing process shown in FIG. 4, is 1000 angstroms.), The present embodiment. The distance between the eaves portion 15b of the T-type gate electrode 15a of the HEMT and the n + -GaAs layer 4 obtained in the manufacturing process of the example is larger by the thickness of the insulating film 5 than that of the conventional HEMT. Therefore, the capacitance (C) below the eaves portion 15b of the T-shaped gate electrode 15a is halved compared to that of the conventional HEMT, and the gate-source capacitance (Cgs) of the HEMT obtained in the manufacturing process of this embodiment is , This half Only capacitive component will be reduced.
【００４１】また、図６に示した従来のＨＥＭＴでは、
Ｔ型ゲート電極３３の下部電極の周囲にはかなりの厚さ
の絶縁膜２８が残っているのに対し、本実施例の製造工
程で得られる図１のＨＥＭＴでは、Ｔ型ゲート電極１５
ａ下には能動層表面を保護する５００オングストローム
以下の薄い膜厚の絶縁膜１２しかなく、ひさし部１５ｂ
とｎ+ −ＧａＡｓ４層間の誘電率は従来のそれに比べて
小さくなり、ゲート・ソース間容量（Ｃgs）が一層低減
される。Further, in the conventional HEMT shown in FIG. 6,
While the insulating film 28 having a considerable thickness remains around the lower electrode of the T-shaped gate electrode 33, in the HEMT of FIG. 1 obtained by the manufacturing process of this embodiment, the T-shaped gate electrode 15 is formed.
Below the a, there is only the insulating film 12 having a thin film thickness of 500 angstroms or less for protecting the surface of the active layer, and the eaves portion 15b.
The dielectric constant between the n + -GaAs 4 layer is smaller than that of the conventional one, and the gate-source capacitance (Cgs) is further reduced.
【００４２】更に、本実施例のＨＥＭＴの製造工程で
は、Ｔ型ゲート電極の形成時、ｎ−ＡｌＧａＡｓ層３に
対する開口（ゲート長）が０．２５μｍ以下になるよう
に形成した第２の開口部８ａ上に高融点金属膜９を蒸着
し、更に、この高融点金属膜９上にＡｕ等からなる給電
層金属１４をスパッタ蒸着した後、該給電層金属１４
（高融点金属膜９）上にパルスメッキ法または無電解メ
ッキ法により低抵抗金属膜１０を形成しているため、得
られるＴ型ゲート電極１５ａ（１５）内には空洞が全く
形成されず、このようにして得られる図１のＨＥＭＴ
は、上記のように、ゲート・ソース間容量（Ｃgs）が低
減するとともに、ゲート長（Ｌg ）が短縮し且つゲート
抵抗( Ｒg ）が低減した高性能のＨＥＭＴとなる。Further, in the HEMT manufacturing process of the present embodiment, the second opening formed so that the opening (gate length) to the n-AlGaAs layer 3 is 0.25 μm or less when the T-type gate electrode is formed. After the refractory metal film 9 is vapor-deposited on the surface 8a and the power feeding layer metal 14 made of Au or the like is sputter-deposited on the refractory metal film 9, the power feeding layer metal 14
Since the low resistance metal film 10 is formed on the (high melting point metal film 9) by the pulse plating method or the electroless plating method, no cavity is formed in the obtained T-type gate electrode 15a (15), The HEMT of FIG. 1 thus obtained
As described above, the high-performance HEMT has a reduced gate-source capacitance (Cgs), a reduced gate length (Lg) and a reduced gate resistance (Rg).
【００４３】実施例２．図４は、この発明の第２の実施
例によるＨＥＭＴの製造工程を示す工程別断面図であ
り、図において、図１〜３と同一符号は同一または相当
する部分を示しており、１６はレジストパターンであ
る。Example 2. FIG. 4 is a cross-sectional view for each step showing the manufacturing process of the HEMT according to the second embodiment of the present invention. In the figure, the same reference numerals as those in FIGS. It is a pattern.
【００４４】本実施例の製造工程は、上記第１の実施例
と同様にして、半導体エピタキシャル基板，第１の絶縁
膜５，第２の絶縁膜８，高融点金属薄膜６，高融点金属
膜９及び給電金属層１４の形成した後、図４(a) に示す
ように、所定幅の開口部１６ａを有するレジストパター
ン１６を形成し、この状態で低抵抗金属薄膜１０をパル
スメッキ法または無電界メッキ法で形成し、レジストパ
ターンを１６を除去した後、図４(b) に示すように、所
定幅に調整された低抵抗金属薄膜１０をマスクにして、
給電金属層１４，高融点金属膜９，高融点金属薄膜６及
び第１の絶縁膜５をパターニングしてＴ型ゲート電極を
得、この後、上記第１の実施例と同様にして、第１，第
２の絶縁膜５，８を除去し、第３の絶縁膜の堆積及びソ
ース，ドレイン電極の形成を行うものである。そして、
本実施例の製造工程においても、上記第１の実施例同様
のゲート・ソース間容量（Ｃgs）が低減するとともに、
ゲート長（Ｌg ）が短縮し且つゲート抵抗( Ｒg ）が低
減した高性能のＨＥＭＴを得ることができる。The manufacturing process of this embodiment is the same as that of the first embodiment, and the semiconductor epitaxial substrate, the first insulating film 5, the second insulating film 8, the refractory metal thin film 6, and the refractory metal film. 9 and the feeding metal layer 14 are formed, a resist pattern 16 having an opening 16a having a predetermined width is formed as shown in FIG. 4 (a), and the low resistance metal thin film 10 is pulse-plated or not formed in this state. After forming by the electroplating method and removing the resist pattern 16, as shown in FIG. 4 (b), the low resistance metal thin film 10 adjusted to a predetermined width is used as a mask,
The power supply metal layer 14, the refractory metal film 9, the refractory metal thin film 6 and the first insulating film 5 are patterned to obtain a T-type gate electrode, and then the first gate electrode is formed in the same manner as in the first embodiment. , The second insulating films 5 and 8 are removed, and the third insulating film is deposited and the source and drain electrodes are formed. And
Also in the manufacturing process of this embodiment, the gate-source capacitance (Cgs) is reduced as in the first embodiment, and
A high-performance HEMT having a reduced gate length (Lg) and a reduced gate resistance (Rg) can be obtained.
【００４５】尚、上記何れの実施例においても、半導体
エピタキシャル基板としてＧａＡｓバッファ／ｉ−Ｇａ
Ａｓ／ｎ−ＡｌＧａＡｓ／ｎ+ −ＧａＡｓからなるＧａ
Ａｓ系のヘテロエピタキシャル基板を用いたが、本発明
では、半導体エピタキシャル基板はこれに限定されるも
のではなく、ｉ−ＧａＡｓとｎ−ＡｌＧａＡｓ間に更に
ｉ−ＩｎＧａＡｓを入れたスードモルフィクＨＥＭＴ用
のＧａＡｓ系ヘテロエピタキシャル基板や、ＩｎＰ系等
の他の材料からなるヘテロエピタキシャル基板を用いて
も上記実施例と同様の効果を得ることができる。また、
上記実施例ではＨＥＭＴについて説明したが、本発明は
他の電界効果型半導体装置の製造に適用できることは言
うまでもない。In any of the above embodiments, a GaAs buffer / i-Ga is used as a semiconductor epitaxial substrate.
Ga consisting of As / n-AlGaAs / n + -GaAs
Although an As-based heteroepitaxial substrate is used, the semiconductor epitaxial substrate is not limited to this in the present invention, and a GaAs-based for a pseudomorphic HEMT in which i-InGaAs is further inserted between i-GaAs and n-AlGaAs. Even if a heteroepitaxial substrate or a heteroepitaxial substrate made of another material such as InP is used, the same effect as the above embodiment can be obtained. Also,
Although the HEMT has been described in the above embodiments, it is needless to say that the present invention can be applied to the manufacture of other field effect semiconductor devices.
【００４６】[0046]
【発明の効果】以上のように、この発明によれば、半導
体エピタキシャル基板上に形成された第１の絶縁膜上に
電極金属からなる金属薄膜を配設し、ゲート電極の形成
領域を規定するための第１の開口部をこれら２つの膜を
貫通するように形成した後、この金属薄膜上に第２の絶
縁膜を形成し、該第２の絶縁膜を基板に対する垂直方向
からエッチングして、その開口幅が実質的なゲート長と
なる第２の開口部を形成するようにしたので、上記第２
の絶縁膜のエッチング時に、上記金属薄膜によって上記
第１の絶縁膜はエッチングされず、その膜厚を一定に保
ことができ、その結果、Ｔ型ゲート電極を形成する際
に、Ｔ型ゲート電極のひさし部分とソース電極との間を
従来よりも引き離して形成することができ、その結果、
ゲート・ソース間容量（Ｃgs）が低減した、高性能の電
界効果型半導体装置を得ることができる効果がある。As described above, according to the present invention, the metal thin film made of the electrode metal is provided on the first insulating film formed on the semiconductor epitaxial substrate to define the formation region of the gate electrode. After forming a first opening for penetrating these two films, a second insulating film is formed on the metal thin film, and the second insulating film is etched from a direction perpendicular to the substrate. Since the second opening is formed such that the opening width becomes a substantial gate length,
The first insulating film is not etched by the metal thin film during the etching of the insulating film, and the film thickness can be kept constant. As a result, when the T-type gate electrode is formed, It is possible to form the eaves portion and the source electrode apart from each other as a result, and as a result,
There is an effect that it is possible to obtain a high-performance field effect semiconductor device in which the gate-source capacitance (Cgs) is reduced.
【００４７】更に、この発明によれば、上記Ｔ型ゲート
電極の形成後、上記第１，第２の絶縁膜を除去し、この
後、上記半導体エピタキシャル基板の全面に対して絶縁
膜を堆積するようにしたので、Ｔ型ゲート電極のひさし
部下にある絶縁膜の量を少なくでき、ゲート・ソース間
容量（Ｃgs）が一層低減した電界効果型半導体装置を得
ることができる効果がある。Further, according to the present invention, after the T-type gate electrode is formed, the first and second insulating films are removed, and then the insulating film is deposited on the entire surface of the semiconductor epitaxial substrate. As a result, the amount of the insulating film under the eaves of the T-type gate electrode can be reduced, and there is an effect that it is possible to obtain a field effect semiconductor device in which the gate-source capacitance (Cgs) is further reduced.
【００４８】更に、この発明によれば、その上面がメッ
キ法で金属膜を形成する際の給電電極となる給電金属層
を備えた第１の金属膜をＴ型ゲート電極の下部電極とし
て形成し、該第１の金属膜上にパルスメッキ法或いは無
電解メッキ法によりＴ型ゲート電極の上部電極となる第
２の金属膜を形成するようにしたので、下部電極表面に
Ｖ字状溝が形成されていても、常に均一にＡｕイオンを
電極の成長界面に存在させてその内部に空洞がない上部
電極を形成することができ、そのゲート長（Ｌｇ）が短
縮し、且つ、ゲート抵抗（Ｒg ）が低減したＴ型ゲート
電極を有する電界効果型半導体装置を得ることができる
効果がある。Further, according to the present invention, the first metal film having the power supply metal layer whose upper surface serves as a power supply electrode when the metal film is formed by the plating method is formed as the lower electrode of the T-type gate electrode. Since the second metal film serving as the upper electrode of the T-shaped gate electrode is formed on the first metal film by the pulse plating method or the electroless plating method, the V-shaped groove is formed on the lower electrode surface. However, the Au ions can always be uniformly present at the growth interface of the electrode to form an upper electrode having no cavity therein, the gate length (Lg) can be shortened, and the gate resistance (Rg) can be reduced. It is possible to obtain a field effect semiconductor device having a T-type gate electrode in which (1) is reduced.
【図１】この発明の第１の実施例によるＨＥＭＴの構造
を示す断面図である。FIG. 1 is a sectional view showing the structure of a HEMT according to a first embodiment of the present invention.
【図２】図１に示すＨＥＭＴの製造工程を示す工程別断
面図である。2A to 2D are cross-sectional views of respective steps showing a manufacturing process of the HEMT shown in FIG.
【図３】図１に示すＨＥＭＴの製造工程を示す工程別断
面図である。3A to 3D are cross-sectional views for each process showing a manufacturing process of the HEMT shown in FIG.
【図４】この発明の第２の実施例によるＨＥＭＴの製造
工程を示す工程別断面図である。FIG. 4 is a sectional view for each step showing the manufacturing steps of the HEMT according to the second embodiment of the present invention.
【図５】従来のＨＥＭＴの製造工程を示す工程別断面図
である。FIG. 5 is a sectional view for each step showing a conventional HEMT manufacturing step.
【図６】従来のＨＥＭＴの製造工程を示す工程別断面図
である。FIG. 6 is a sectional view for each step showing a conventional HEMT manufacturing step.
【図７】従来のＨＥＭＴの製造工程における一工程の断
面図である。FIG. 7 is a sectional view of a step in a conventional HEMT manufacturing step.
１，２１ ＧａＡｓバッファ層 ２，２２ ｉ−ＧａＡｓ層 ３，２３ ｎ−ＡｌＧａＡｓ層 ４，２４ ｎ+ −ＧａＡｓ層 ４ａ，２４ａ リセス ５，２５ 第１の絶縁膜 ５ａ，２５ａ，８ａ，２８ａ 開口部 ６ 高融点金属薄膜 ７，１１，１６，２７，３１ レジストパターン ８，２８ 第２の絶縁膜 ８ｂ，２８ｂ ｎ−ＡｌＧａＡｓ層の露出部 ９，２９ 高融点金属膜 １０，３０ 低抵抗金属膜 １２ 膜厚が５００オングストローム以下
の第３の絶縁膜 １３，３２ オーミック金属用金属膜 １３ａ，３２ａ ソース電極 １３ｂ，３２ｂ ドレイン電極 １４ 給電層金属 １５，１５ａ，３３ ゲート電極 １５ｂ，３３ａ ひさし部 ２９ａ Ｖ字状溝 ３０ａ 空洞部1,21 GaAs buffer layer 2,22 i-GaAs layer 3,23 n-AlGaAs layer 4,24 n + -GaAs layer 4a, 24a Recess 5,25 First insulating film 5a, 25a, 8a, 28a Opening 6 Refractory metal thin film 7,11,16,27,31 Resist pattern 8,28 Second insulating film 8b, 28b Exposed part of n-AlGaAs layer 9,29 Refractory metal film 10,30 Low resistance metal film 12 Film thickness Is 500 angstroms or less 3rd insulating film 13,32 Ohmic metal metal film 13a, 32a Source electrode 13b, 32b Drain electrode 14 Feed layer metal 15, 15a, 33 Gate electrode 15b, 33a Eaves part 29a V-shaped groove 30a Cavity
Claims (7)
定部分に開口部を有する所定膜厚の絶縁膜を形成し、該
開口部を埋め込むように該絶縁膜上にゲート電極形成用
の金属膜を形成し、上記絶縁膜及び電極金属膜を所定幅
にパターニングしてＴ型ゲート電極を形成した後、所定
の開口パターンを有するレジストパターンと、オーミッ
ク電極形成用の金属膜とをこの順に上記半導体エピタキ
シャル基板上に形成し、リフトオフによりソース及びド
レイン電極を形成してなる電界効果型半導体装置であっ
て、 上記絶縁膜の開口部の上記半導体エピタキシャル基板表
面に対する開口幅が、０．２５μｍ以下に形成され、 上記ゲート電極形成用の金属膜の下部が、電極金属の蒸
着または堆積によって形成され、上記ゲート電極形成用
の金属膜の上部が、上記下部金属膜を給電電極とするパ
ルスメッキ法或いは無電解メッキ法によって形成されて
いることを特徴とする電界効果型半導体装置。1. A semiconductor epitaxial substrate is formed with an insulating film having a predetermined thickness having an opening in a predetermined portion thereof, and a metal film for forming a gate electrode is formed on the insulating film so as to fill the opening. Then, the insulating film and the electrode metal film are patterned to a predetermined width to form a T-type gate electrode, and then a resist pattern having a predetermined opening pattern and a metal film for forming an ohmic electrode are provided in this order on the semiconductor epitaxial substrate. A field-effect-type semiconductor device formed on top of the source and drain electrodes by lift-off, wherein the opening width of the opening of the insulating film with respect to the surface of the semiconductor epitaxial substrate is 0.25 μm or less. The lower part of the metal film for forming the gate electrode is formed by vapor deposition or deposition of electrode metal, and the upper part of the metal film for forming the gate electrode. , The field effect type semiconductor device characterized by being formed by a pulse plating method or electroless plating method to the lower metal layer as a feeding electrode.
において、 上記ソース及びドレイン電極の形成前に、上記所定膜厚
の絶縁膜を上記半導体エピタキシャル基板上から完全に
除去し、該半導体エピタキシャル基板表面にその膜厚が
５００オングストローム以下の新たな絶縁膜を堆積した
ことを特徴とする電界効果型半導体装置。2. The field-effect semiconductor device according to claim 1, wherein the insulating film having the predetermined thickness is completely removed from the semiconductor epitaxial substrate before forming the source and drain electrodes. A field effect type semiconductor device characterized in that a new insulating film having a film thickness of 500 angstroms or less is deposited on the surface of the substrate.
ート電極とソース及びドレイン電極とを自己整合的に形
成する電界効果型半導体装置の製造方法において、 上記半導体エピタキシャル基板上に第１の絶縁膜と、電
極金属からなる金属薄膜とをこの順に形成する工程と、 上記金属薄膜上に所定幅の開口パターンを有するレジス
トパターンを形成し、該レジストパターンをマスクにし
て上記金属薄膜と第１の絶縁膜とにエッチングを施し、
これらの２つの膜の所定領域に所定開口幅の第１の開口
部を形成する工程と、 上記レジストパターンを除去した後、上記第１の開口部
を埋め込むように上記金属薄膜上に所定膜厚の第２の絶
縁膜を形成し、該第２の絶縁膜に対して、上記半導体エ
ピタキシャル基板表面の垂直方向からエッチングを施
し、上記第１の開口部内に上記第２の絶縁膜をその側壁
膜とする第２の開口部を形成する工程と、 上記半導体エピタキシャル基板の全面に対してゲート電
極形成用の金属膜を形成し、該ゲート電極形成用の金属
膜，上記第１の絶縁膜及び上記金属薄膜を所定幅にパタ
ーニングしてＴ型ゲート電極を形成する工程と、 ソース及びドレイン電極を形成するための所定の開口パ
ターンが設けられたレジストパターンを上記半導体エピ
タキシャル基板上に形成した後、上記半導体エピタキシ
ャル基板の全面に対してオーミック電極形成用の金属薄
膜を被着し、リフトオフによりソース及びドレイン電極
を形成する工程とを含むことを特徴とする電界効果型半
導体装置の製造方法。3. A method for manufacturing a field effect semiconductor device, comprising: forming a T-type gate electrode and a source / drain electrode on a semiconductor epitaxial substrate in a self-aligned manner, wherein a first insulating film is formed on the semiconductor epitaxial substrate. A step of forming a metal thin film made of an electrode metal in this order, and forming a resist pattern having an opening pattern of a predetermined width on the metal thin film, and using the resist pattern as a mask, the metal thin film and the first insulating film Etching and
Forming a first opening having a predetermined opening width in a predetermined area of these two films; and removing the resist pattern and then filling the first opening with a predetermined film thickness on the metal thin film. A second insulating film is formed, the second insulating film is etched from a direction perpendicular to the surface of the semiconductor epitaxial substrate, and the second insulating film is formed in the first opening to form a sidewall film thereof. And a step of forming a second opening for forming a gate electrode forming metal film on the entire surface of the semiconductor epitaxial substrate, and forming the gate electrode forming metal film, the first insulating film, and The step of forming a T-shaped gate electrode by patterning a metal thin film to a predetermined width and a resist pattern provided with a predetermined opening pattern for forming source and drain electrodes are used as the semiconductor epitaxial substrate. And then forming a source and drain electrode by lift-off by depositing a metal thin film for forming an ohmic electrode on the entire surface of the semiconductor epitaxial substrate, and forming a source and drain electrode by lift-off. Production method.
の製造方法において、 上記Ｔ型ゲート電極の形成工程後、上記第１，第２の絶
縁膜を完全に除去し、上記半導体エピタキシャル基板の
全面に対して絶縁膜を堆積した後、上記ソース及びドレ
イン電極を形成することを特徴とする電界効果型半導体
装置の製造方法。4. The method for manufacturing a field effect semiconductor device according to claim 3, wherein after the step of forming the T-type gate electrode, the first and second insulating films are completely removed, and the semiconductor epitaxial substrate is formed. A method for manufacturing a field-effect semiconductor device, comprising depositing an insulating film on the entire surface of, and then forming the source and drain electrodes.
の製造方法において、 上記半導体エピタキシャル基板の全面に対して、蒸着ま
たは堆積により第１の電極金属膜を形成し、該第１の電
極金属膜上に該第１の電極金属膜を給電電極としたパル
スメッキ法或いは無電解メッキ法にて第２の電極金属膜
を形成して、上記ゲート電極形成用の金属膜を形成する
ことを特徴とする電界効果型半導体装置の製造方法。5. The method for manufacturing a field effect semiconductor device according to claim 3, wherein a first electrode metal film is formed on the entire surface of the semiconductor epitaxial substrate by vapor deposition or deposition, and the first electrode is formed. A second electrode metal film is formed on the metal film by a pulse plating method or an electroless plating method using the first electrode metal film as a power supply electrode to form the metal film for forming the gate electrode. A method for manufacturing a characteristic field-effect semiconductor device.
ート電極とソース，ドレイン電極とを自己整合的に形成
する電界効果型半導体装置の製造方法において、 上記半導体エピタキシャル基板上に第１の絶縁膜と、電
極金属からなる金属薄膜とをこの順に形成する工程と、 上記金属薄膜上に所定領域の開口パターンを有するレジ
ストパターンを形成し、該レジストパターンをマスクに
して上記金属薄膜と第１の絶縁膜とにエッチングを施
し、これらの２つの膜の所定領域に所定開口幅の第１の
開口部を形成する工程と、 上記レジストパターンを除去した後、上記第１の開口部
を埋め込むように上記金属薄膜上に第２の絶縁膜を形成
し、該第２の絶縁膜に対して、上記半導体エピタキシャ
ル基板表面の垂直方向からエッチングを施し、上記第１
の開口部内に上記第２の絶縁膜をその側壁膜とする第２
の開口部を形成する工程と、 上記半導体エピタキシャル基板の全面に対して、蒸着ま
たは堆積にてゲート電極形成用の第１の金属膜を形成
し、該第１の金属膜上にその所定領域に開口部が形成さ
れたレジストパターンを形成した後、該開口部内の上記
第１の金属膜上に、上記第１の金属膜を給電電極とした
パルスメッキ法或いは無電解メッキ法によってゲート電
極形成用の第２の金属膜を形成する工程と、 上記レジストパターンを除去した後、上記第２の金属膜
をマスクにして、上記第１の絶縁膜，上記金属薄膜及び
上記第１の金属膜を所定幅にパターニングしてＴ型ゲー
ト電極を形成する工程と、 ソース及びドレイン電極を形成するための所定の開口パ
ターンが設けられたレジストパターンを上記半導体エピ
タキシャル基板上に形成した後、上記半導体エピタキシ
ャル基板の全面に対してオーミック電極形成用の金属薄
膜を被着し、リフトオフによりソース及びドレイン電極
を形成する工程とを含むことを特徴とする電界効果型半
導体装置の製造方法。6. A method for manufacturing a field effect semiconductor device, comprising: forming a T-type gate electrode and a source / drain electrode on a semiconductor epitaxial substrate in a self-aligning manner, wherein a first insulating film is formed on the semiconductor epitaxial substrate. A step of forming a metal thin film made of an electrode metal in this order, a resist pattern having an opening pattern in a predetermined region is formed on the metal thin film, and the resist pattern is used as a mask to form the metal thin film and the first insulating film. And etching to form a first opening having a predetermined opening width in a predetermined region of these two films, and after removing the resist pattern, the metal is formed so as to fill the first opening. A second insulating film is formed on the thin film, and the second insulating film is etched from a direction perpendicular to the surface of the semiconductor epitaxial substrate to form the first insulating film.
A second insulating film as a sidewall film in the opening of the second insulating film,
And forming a first metal film for forming a gate electrode on the entire surface of the semiconductor epitaxial substrate by vapor deposition or deposition, and forming a first metal film on the first metal film in a predetermined region thereof. After forming a resist pattern having an opening, a gate electrode is formed on the first metal film in the opening by a pulse plating method or an electroless plating method using the first metal film as a feeding electrode. Forming a second metal film, and after removing the resist pattern, using the second metal film as a mask, the first insulating film, the metal thin film, and the first metal film are predetermined. A step of patterning to a width to form a T-type gate electrode, and a resist pattern provided with a predetermined opening pattern for forming source and drain electrodes were formed on the semiconductor epitaxial substrate. , A method of manufacturing a field effect semiconductor device which comprises the steps of: a metal thin film for ohmic electrode formed on the entire surface of the semiconductor epitaxial substrate is deposited to form the source and drain electrodes by a lift-off.
の製造方法において、 上記Ｔ型ゲート電極の形成工程後、上記第１，第２の絶
縁膜を完全に除去し、上記半導体エピタキシャル基板の
全面に対して絶縁膜を堆積し、この後、ソース及びドレ
イン電極を形成することを特徴とする電界効果型半導体
装置の製造方法。7. The method of manufacturing a field effect semiconductor device according to claim 6, wherein after the step of forming the T-type gate electrode, the first and second insulating films are completely removed, and the semiconductor epitaxial substrate is formed. A method for manufacturing a field effect semiconductor device, comprising depositing an insulating film on the entire surface of, and then forming source and drain electrodes.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17391093A JPH06168962A (en) | 1992-08-19 | 1993-07-14 | Field effect type semiconductor device and its manufacture |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-244217 | 1992-08-19 | ||
| JP24421792 | 1992-08-19 | ||
| JP17391093A JPH06168962A (en) | 1992-08-19 | 1993-07-14 | Field effect type semiconductor device and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06168962A true JPH06168962A (en) | 1994-06-14 |
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ID=26495702
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|---|---|---|---|
| JP17391093A Pending JPH06168962A (en) | 1992-08-19 | 1993-07-14 | Field effect type semiconductor device and its manufacture |
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|---|---|
| JP (1) | JPH06168962A (en) |
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