JPH06163586A - Thin-film transistor matrix and its manufacture - Google Patents
Thin-film transistor matrix and its manufactureInfo
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- 239000011159 matrix material Substances 0.000 title claims abstract description 20
- 239000010409 thin film Substances 0.000 title claims abstract description 11
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 239000010408 film Substances 0.000 claims abstract description 121
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 239000004020 conductor Substances 0.000 claims abstract description 20
- 239000004065 semiconductor Substances 0.000 claims abstract description 10
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 4
- 238000007747 plating Methods 0.000 claims description 4
- 239000003870 refractory metal Substances 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 238000005530 etching Methods 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 abstract description 5
- 238000009413 insulation Methods 0.000 abstract 6
- 229910052751 metal Inorganic materials 0.000 abstract 1
- 239000002184 metal Substances 0.000 abstract 1
- 150000002739 metals Chemical class 0.000 abstract 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 10
- 239000011521 glass Substances 0.000 description 9
- 238000000034 method Methods 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000007864 aqueous solution Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
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- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は薄膜トランジスタ（以
下，ＴＦＴと称する）マトリックス及びその製造方法に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor (TFT) matrix and a method for manufacturing the same.
【０００２】近年，アクティブマトリックス駆動方式の
液晶ディスプレイやエレクトロルミネッセンスパネルが
使用されるようになった。アクティブマトリックスとし
て，ＴＦＴマトリックスが使用されている。In recent years, active matrix drive type liquid crystal displays and electroluminescence panels have come into use. A TFT matrix is used as the active matrix.
【０００３】液晶表示ディスプレイは，表示画面に欠陥
がなく，しかも大画面，高精細のものが求められてい
る。そのため，欠陥が発生しにくい構造及び製造方法が
強く要望されている。さらに，工数の削減が要望されて
いる。The liquid crystal display is required to have a large display and high definition without any defect in the display screen. Therefore, there is a strong demand for a structure and a manufacturing method that are less likely to cause defects. Furthermore, reduction of man-hours is demanded.
【０００４】[0004]
【従来の技術】アクティブマトリックス駆動方式の液晶
ディスプレイは，ドット表示を行う個々の画素に対応し
てマトリックス状にＴＦＴを配設することにより，各画
素にメモリ機能を持たせて，コントラスト良く多ライン
の表示を可能としている。2. Description of the Related Art A liquid crystal display of an active matrix drive system is provided with a TFT in a matrix corresponding to each pixel for dot display so that each pixel has a memory function and multi-line with good contrast. Can be displayed.
【０００５】このような液晶ディスプレイは，多数のゲ
ートバスライン，ドレインバスラインを，Ｘ方向及びＹ
方向に向けて配設し，これら各バスラインに駆動電圧を
順次印加して，各バスライン交差部付近に配置したＴＦ
Ｔを選択駆動することにより，所望の画素をドット表示
するように構成している。In such a liquid crystal display, a large number of gate bus lines and drain bus lines are arranged in the X direction and the Y direction.
TFs that are arranged in the direction of the bus lines, and the driving voltage is sequentially applied to each of these bus lines, and the TFs are arranged near each bus line intersection.
By selectively driving T, a desired pixel is displayed in dots.
【０００６】図３(a) , (b) はＴＦＴマトリックスの従
来例を示す平面図と断面図であり，(a) は平面図, (b)
はＢ−Ｂ断面図を示し，１はガラス基板，20a はゲート
電極，20b はゲートバスライン，７はゲート絶縁膜，８
は動作半導体膜，９はチャネル保護膜，10はコンタクト
層, 11a はソース電極, 11b はドレイン電極, 12は画素
電極，13はドレインバスラインを表す。3 (a) and 3 (b) are a plan view and a sectional view showing a conventional example of a TFT matrix, and (a) is a plan view, (b).
Shows a BB cross-sectional view, 1 is a glass substrate, 20a is a gate electrode, 20b is a gate bus line, 7 is a gate insulating film, 8
Is an operating semiconductor film, 9 is a channel protective film, 10 is a contact layer, 11a is a source electrode, 11b is a drain electrode, 12 is a pixel electrode, and 13 is a drain bus line.
【０００７】以下に製造工程の概略を述べる。ガラス基
板１全面に例えばＡＬを堆積し，マスクを用いてそれを
エッチングし，ゲートバスライン20b を形成する。全面
に例えばＴｉを堆積し，マスクを用いてそれをエッチン
グしてゲートバスライン20b を覆い，さらにそれに接続
するゲート電極20a を形成する。The outline of the manufacturing process will be described below. For example, AL is deposited on the entire surface of the glass substrate 1 and is etched using a mask to form a gate bus line 20b. For example, Ti is deposited on the entire surface, it is etched using a mask to cover the gate bus line 20b, and a gate electrode 20a connected to it is formed.
【０００８】全面にゲート絶縁膜７となるＳｉＮ膜，動
作半導体膜８となる非晶質シリコン（ａ−Ｓｉ）膜，チ
ャネル保護膜９となるＳｉＮ膜を順に堆積する。全面に
フォトレジストを塗布し，ゲート電極20a 及びゲートバ
スライン20b をマスクとして背面露光を行い, さらに正
面露光によりゲートバスライン20b 上のフォトレジスト
を露光し，現像して，ゲート電極20a 上にフォトレジス
トを残す。そのフォトレジストをマスクにしてＳｉＮ膜
をエッチング・パターニングして，チャネル保護膜９を
形成する。A SiN film to be the gate insulating film 7, an amorphous silicon (a-Si) film to be the operating semiconductor film 8, and a SiN film to be the channel protective film 9 are sequentially deposited on the entire surface. Photoresist is applied to the entire surface and back exposure is performed using the gate electrode 20a and the gate bus line 20b as a mask. Further, the photoresist on the gate bus line 20b is exposed and developed by front exposure, and the photoresist is exposed on the gate electrode 20a. Leave the resist. Using the photoresist as a mask, the SiN film is etched and patterned to form the channel protection film 9.
【０００９】次に，ｎ+ 型ａ−Ｓｉ膜，Ｔｉ膜を連続堆
積し，その上に素子分離用のフォトレジストマスクを形
成する。そのフォトレジストマスクをマスクにして，Ｔ
ｉ膜，ｎ+ 型ａ−Ｓｉ膜及びａ−Ｓｉ膜をエッチンング
して素子分離を行い，動作半導体膜８，コンタクト層1
0，ソース電極11a , ドレイン電極11b を形成する。Next, an n + type a-Si film and a Ti film are continuously deposited, and a photoresist mask for element isolation is formed on the n + type a-Si film and the Ti film. Using the photoresist mask as a mask, T
The i film, the n + type a-Si film, and the a-Si film are etched to separate elements, and the operating semiconductor film 8 and the contact layer 1 are formed.
0, a source electrode 11a, and a drain electrode 11b are formed.
【００１０】次いで，ＩＴＯ膜を堆積し，マスクを用い
てそれをエッチングして，ソース電極11a に接続する画
素電極12を形成する。次に, Ａｌ膜を堆積し，マスクを
用いてそれをエッチングして，ドレイン電極11b に接続
するドレインバスライン13を形成する。このようにして
ＴＦＴマトリックスが完成する。Next, an ITO film is deposited and etched using a mask to form a pixel electrode 12 connected to the source electrode 11a. Next, an Al film is deposited and is etched using a mask to form a drain bus line 13 connected to the drain electrode 11b. In this way, the TFT matrix is completed.
【００１１】[0011]
【発明が解決しようとする課題】従来例のＴＦＴマトリ
ックスの構造では，ゲートバスライン20b の膜厚が大き
い場合，ゲートバスライン20b とドレインバスライン13
の交差部において段差が急峻になり，カバレッジ不良に
よる断線や短絡を生じやすく，絶縁耐圧の低下を引き起
こすという問題がある。In the structure of the TFT matrix of the conventional example, when the thickness of the gate bus line 20b is large, the gate bus line 20b and the drain bus line 13 are
There is a problem that the step becomes steep at the crossing point of, and a disconnection or short circuit is likely to occur due to poor coverage, resulting in a decrease in withstand voltage.
【００１２】また，ゲートバスライン20b の形成と, ゲ
ート電極20a の形成に，マスク合わせ及びエッチングが
別工程となり，工程数が多いという問題がある。本発明
は上記の問題に鑑み，ゲートバスライン20b とドレイン
バスライン13の交差部における段差を小さくできる構造
を提供する。Further, mask alignment and etching are separate steps for forming the gate bus line 20b and the gate electrode 20a, which causes a problem that the number of steps is large. In view of the above problems, the present invention provides a structure capable of reducing the step at the intersection of the gate bus line 20b and the drain bus line 13.
【００１３】また，ゲートバスライン20b 及びゲート電
極20a の形成を一回のマスク合わせで行う構造を提供す
る。Further, there is provided a structure in which the gate bus line 20b and the gate electrode 20a are formed by one mask alignment.
【００１４】[0014]
【課題を解決するための手段】図１(a) 〜(h) は実施例
を示す工程順断面図と平面図（その１），図２(i) ,(j)
は実施例を示す工程順断面図と平面図（その２）であ
る。1 (a) to 1 (h) are sectional views and plan views (part 1) in order of steps showing an embodiment, and FIGS. 2 (i) and 2 (j).
FIG. 3A is a sectional view in order of the steps and a plan view (No. 2) showing the embodiment.
【００１５】上記課題は，透明絶縁性基板１上に順に積
層されたゲート電極5a, 6a, ゲート絶縁膜７, 動作半導
体膜８, ソース・ドレイン電極11a, 11bと, 該ゲート電
極5a, 6a間を接続するゲートバスライン5b, 6bと, ドレ
イン電極11b 間を接続するドレインバスライン13を有す
る薄膜トランジスタマトリックスであって, 該透明絶縁
性基板１は該ゲート電極5a, 6a及び該ゲートバスライン
5b, 6b に対応する凹部３を有し, 該凹部３に該ゲート
電極5a, 6a及び該ゲートバスライン5b, 6bが形成されて
いる薄膜トランジスタマトリックスによって解決され
る。The above problem is that the gate electrodes 5a and 6a, the gate insulating film 7, the operating semiconductor film 8, the source / drain electrodes 11a and 11b, which are sequentially stacked on the transparent insulating substrate 1, and the gate electrodes 5a and 6a. A thin film transistor matrix having gate bus lines 5b, 6b for connecting the gate electrodes and a drain bus line 13 for connecting between the drain electrodes 11b, wherein the transparent insulating substrate 1 comprises the gate electrodes 5a, 6a and the gate bus lines.
This is solved by a thin film transistor matrix having recesses 3 corresponding to 5b and 6b, and the gate electrodes 5a and 6a and the gate bus lines 5b and 6b being formed in the recesses 3.
【００１６】また，前記ゲート電極5a, 6a及び前記ゲー
トバスライン5b, 6bは順に積層された第１の導電体層5
a, 5bと第２の導電体層6a, 6bからなり，該第１の導電
体層5a, 5bはアルミニウム，該第２の導電体層6a, 6bは
高融点金属であり，該第１の導電体層5a, 5bは前記ゲー
ト絶縁膜７に非接触である前記の薄膜トランジスタマト
リックスによって解決される。Further, the gate electrodes 5a, 6a and the gate bus lines 5b, 6b are laminated in order on the first conductor layer 5
a, 5b and second conductor layers 6a, 6b, the first conductor layers 5a, 5b are aluminum, the second conductor layers 6a, 6b are refractory metals, The conductor layers 5a and 5b are solved by the thin film transistor matrix which is not in contact with the gate insulating film 7.
【００１７】また，透明絶縁性基板１上に順に積層され
たゲート電極5a, 6a, ゲート絶縁膜７, 動作半導体膜
８, ソース・ドレイン電極11a, 11bと, 該ゲート電極5
a, 6a間を接続するゲートバスライン5b, 6bと, ドレイ
ン電極11b 間を接続するドレインバスライン13を有する
薄膜トランジスタマトリックスの製造において，マスク
２を用いて該透明絶縁性基板１をエッチングして凹部３
を形成する工程と，該マスク２上及び該凹部３に下地導
電膜4a, 4b, 4cを堆積した後，該下地導電膜4a, 4b, 4c
上にゲート用導電膜5a, 5b, 5cをめっき法により堆積す
る工程と，マスク２上の該下地導電膜4c及び該ゲート用
導電膜5cを該マスク２とともに除去することにより，該
凹部３にゲート電極5a及びゲートバスライン5bを形成す
る工程とを有する薄膜トランジスタマトリックスの製造
方法によって解決される。Further, the gate electrodes 5a and 6a, the gate insulating film 7, the operating semiconductor film 8, the source / drain electrodes 11a and 11b, which are sequentially stacked on the transparent insulating substrate 1, and the gate electrode 5
In manufacturing a thin film transistor matrix having gate bus lines 5b and 6b connecting a and 6a and a drain bus line 13 connecting drain electrodes 11b, the transparent insulating substrate 1 is etched using a mask 2 to form recesses. Three
And forming the underlying conductive films 4a, 4b, 4c on the mask 2 and on the recesses 3, and then forming the underlying conductive films 4a, 4b, 4c.
The step of depositing the conductive films for gates 5a, 5b, 5c on the upper surface by a plating method, and the base conductive film 4c and the conductive film for gates 5c on the mask 2 are removed together with the mask 2 so that the recess 3 is formed. And a step of forming a gate electrode 5a and a gate bus line 5b.
【００１８】[0018]
【作用】本発明では，透明絶縁性基板１はゲート電極5
a, 6a及びゲートバスライン5b,6b に対応する凹部３を
形成し, 凹部３にゲート電極5a, 6a及びゲートバスライ
ン5b, 6bを形成しているから，ゲートバスライン5bが厚
くてもそれに対応して凹部３を深くすることにより，ゲ
ートバスライン5bとドレインバスライン13の交差部にお
ける段差を小さくすることができる。また凹部３の深さ
を調節することにより，段差を一定に保つことができ
る。In the present invention, the transparent insulating substrate 1 is the gate electrode 5
Since the concave portions 3 corresponding to a, 6a and the gate bus lines 5b, 6b are formed, and the gate electrodes 5a, 6a and the gate bus lines 5b, 6b are formed in the concave portions 3, even if the gate bus line 5b is thick, Correspondingly, by making the recess 3 deep, the step at the intersection of the gate bus line 5b and the drain bus line 13 can be reduced. Further, by adjusting the depth of the concave portion 3, it is possible to keep the step constant.
【００１９】また，ゲート電極5a, 6a及びゲートバスラ
イン5b, 6bは順に積層された第１の導電体層5a, 5bと第
２の導電体層6a, 6bの２層構成とし，第１の導電体層5
a, 5bはアルミニウム，第２の導電体層6a, 6bは高融点
金属とし，第１の導電体層5a,5bはゲート絶縁膜７に非
接触とすることができる。非接触とすることにより，ゲ
ート絶縁膜７の絶縁破壊が生じにくくなる。Further, the gate electrodes 5a, 6a and the gate bus lines 5b, 6b have a two-layer structure of a first conductor layer 5a, 5b and a second conductor layer 6a, 6b, which are sequentially laminated, Conductor layer 5
The a and 5b may be aluminum, the second conductor layers 6a and 6b may be refractory metals, and the first conductor layers 5a and 5b may be in non-contact with the gate insulating film 7. By making them non-contact, dielectric breakdown of the gate insulating film 7 is less likely to occur.
【００２０】また，ゲートバスライン5b, 6bとゲート電
極5a, 6aは１回のマスク合わせで形成できるので，工程
数を削減できる。Further, since the gate bus lines 5b and 6b and the gate electrodes 5a and 6a can be formed by one mask alignment, the number of steps can be reduced.
【００２１】[0021]
【実施例】図１(a) 〜(h) は実施例を示す工程順断面図
と平面図（その１）であり，(a)は平面図，(b) 〜(h)
はＡ−Ａ断面図である。図２(i) , (j) は実施例を示す
工程順断面図と平面図（その２）であり，(i) は平面
図，(j) はＢ−Ｂ断面図である。以下，これらの図を参
照しながら，実施例について説明する。Embodiments FIGS. 1 (a) to 1 (h) are a sectional view and a plan view (No. 1) in the order of steps showing an embodiment, (a) is a plan view, and (b) to (h).
FIG. 6 is a sectional view taken along line AA. 2 (i) and 2 (j) are a process step sectional view and a plan view (No. 2) showing an embodiment, (i) is a plan view and (j) is a BB sectional view. Examples will be described below with reference to these drawings.
【００２２】図１(a) , (b) 参照 ガラス基板１上にレジストを塗布し，それをパターニン
グしてレジストマスク２を形成する。レジストマスク２
のパターンは，ゲート電極及びゲートバスラインに対応
する。Referring to FIGS. 1A and 1B, a resist is coated on the glass substrate 1 and patterned to form a resist mask 2. Resist mask 2
The pattern corresponds to the gate electrode and the gate bus line.
【００２３】図１(c) , (d) 参照 レジストマスク２をマスクにして，例えばフッ酸により
ガラス基板１をエッチングし，例えば深さ2200Åの凹部
３を形成する。全面に下地導電膜として例えば厚さ 200
ÅのＩＴＯ膜を蒸着する。ＩＴＯ膜はゲート電極部のＩ
ＴＯ膜4a, ゲートバスライン部のＩＴＯ膜4b（図示せ
ず）, レジストマスク２上のＩＴＯ膜4cからなる。Referring to FIGS. 1C and 1D, using the resist mask 2 as a mask, the glass substrate 1 is etched with, for example, hydrofluoric acid to form a recess 3 having a depth of 2200Å, for example. For example, a thickness of 200
Evaporate the ITO film of Å. The ITO film is the gate electrode I
It is composed of a TO film 4a, an ITO film 4b (not shown) in the gate bus line portion, and an ITO film 4c on the resist mask 2.
【００２４】図１(e) , (f) 参照 ＩＴＯ膜4a, 4b, 4c上に下部導電膜となる厚さ1500Åの
Ａｌ膜5a, 5b, 5cを，めっき法により堆積する。つづい
て，上部導電膜となる厚さ 800ÅのＴｉ膜6a,6b, 6c
を，めっき法により堆積する。Referring to FIGS. 1 (e) and 1 (f), Al films 5a, 5b, 5c having a thickness of 1500Å to be lower conductive films are deposited on the ITO films 4a, 4b, 4c by a plating method. Next, 800 Å thick Ti films 6a, 6b, 6c that will be the upper conductive film.
Are deposited by the plating method.
【００２５】図１(g) 参照 レジストマスク２を除去する。この時，レジストマスク
２上のＩＴＯ膜4c,Ａｌ膜5c, Ｔｉ膜6cもリフトオフに
より一緒に除去される。このようにして，凹部３にはゲ
ート電極5a, 6a及びゲートバスライン5b, 6b（図示せ
ず）が形成される。Referring to FIG. 1 (g), the resist mask 2 is removed. At this time, the ITO film 4c, the Al film 5c, and the Ti film 6c on the resist mask 2 are also removed together by lift-off. In this way, the gate electrodes 5a and 6a and the gate bus lines 5b and 6b (not shown) are formed in the recess 3.
【００２６】上部導電膜となるＴｉ膜6a, 6b表面はガラ
ス基板１の表面から 300Åの高さに突き出し，その下面
はガラス基板１の表面から 500Åの深さにあるので，下
部導電膜となるＡｌ膜5a, 5bは次工程でガラス基板１上
に形成するゲート絶縁膜７とは接触しない。The surfaces of the Ti films 6a and 6b, which are the upper conductive films, protrude from the surface of the glass substrate 1 to a height of 300Å, and the lower surface thereof is at a depth of 500Å from the surface of the glass substrate 1, so that they become the lower conductive films. The Al films 5a and 5b do not come into contact with the gate insulating film 7 formed on the glass substrate 1 in the next step.
【００２７】図１(h) 参照 ゲート絶縁膜７となる例えば厚さ4000ÅのＳｉＮ膜と，
動作半導体膜８となる例えば厚さ 150Åのａ−Ｓｉ膜
と，チャネル保護膜９となる例えば厚さ1200ÅのＳｉＮ
膜を，プラズマＣＶＤ法により連続成膜する。See FIG. 1 (h). For example, a SiN film having a thickness of 4000 Å to be the gate insulating film 7,
For example, an a-Si film having a thickness of 150 Å which becomes the operating semiconductor film 8 and SiN having a thickness of 1200 Å which becomes the channel protection film 9
The film is continuously formed by the plasma CVD method.
【００２８】レジスト塗布後，ゲート電極5a, 6a及びゲ
ートバスライン5b, 6bをマスクとする背面露光によりレ
ジストを露光し，さらに正面露光によりゲートバスライ
ン部を露光し，ゲート電極5a, 6a上にレジストを残す。
その後，残したレジストをマスクにして例えばフッ酸系
水溶液でＳｉＮ膜をエッチングして，チャネル保護膜９
を形成する。つづいて，レジストを除去する。After applying the resist, the resist is exposed by back exposure using the gate electrodes 5a, 6a and the gate bus lines 5b, 6b as a mask, and the gate bus line portion is further exposed by front exposure to expose the gate electrodes 5a, 6a. Leave the resist.
Then, using the remaining resist as a mask, the SiN film is etched with, for example, a hydrofluoric acid-based aqueous solution to remove the channel protection film 9
To form. Then, the resist is removed.
【００２９】コンタクト層となる厚さ 500Åのｎ+ 型ａ
−Ｓｉ膜10をプラズマＣＶＤ法により形成し，つづいて
ソース電極11a , ドレイン電極11b となる厚さ 500Åの
Ｔｉ膜をスパッタ法により成膜する。その後レジストを
塗布し，露光・現像により素子分離用のレジストマスク
（図示せず）を形成する。このレジストマスクをマスク
にしてＲＩＥによりＴｉ膜，ｎ+ 型ａ−Ｓｉ膜10，ａ−
Ｓｉ膜８をドライエッチングして素子分離を行い，ソー
ス電極11a , ドレイン電極11b を形成する。N + type a with a thickness of 500 Å to be the contact layer
A Si film 10 is formed by plasma CVD, and then a Ti film having a thickness of 500Å to be the source electrode 11a and the drain electrode 11b is formed by sputtering. After that, a resist is applied, and a resist mask (not shown) for element isolation is formed by exposure and development. RIE is performed by using this resist mask as a mask to form a Ti film, an n + -type a-Si film 10, a-
The Si film 8 is dry-etched to separate the elements to form a source electrode 11a and a drain electrode 11b.
【００３０】図２(i) , (j) 参照 画素電極となる例えば厚さ1000ÅのＩＴＯ膜をスパッタ
法により堆積し，マスクを用いてそのＩＴＯ膜をエッチ
ングし，ソース電極11a に接続する画素電極12を形成す
る。つづいて，ドレインバスラインとなる例えば厚さ30
00ÅのＡｌ膜をスパッタ法により堆積し，マスクを用い
てそのＡｌ膜をエッチングし，ドレイン電極11b に接続
するドレインバスライン13を形成する。このようにして
ＴＦＴマトリックスが完成する。See FIGS. 2 (i) and 2 (j). For example, an ITO film having a thickness of 1000 Å to be a pixel electrode is deposited by a sputtering method, the ITO film is etched using a mask, and the pixel electrode is connected to the source electrode 11a. Forming twelve. Then, it becomes a drain bus line, for example, thickness 30
A 00Å Al film is deposited by the sputtering method, and the Al film is etched using a mask to form a drain bus line 13 connected to the drain electrode 11b. In this way, the TFT matrix is completed.
【００３１】ゲートバスライン5b, 6bの合計の厚さは23
00Åであるが，ゲートバスライン5b, 6bとドレインバス
ライン13の交差部における段差は 300Åであり, 従来例
に比較すると段差は格段に小さくなる。その結果，段差
部においてカバレッジ不良を起こすことがなく，断線や
短絡は生じない。The total thickness of the gate bus lines 5b and 6b is 23.
Although it is 00 Å, the step at the intersection of the gate bus lines 5b, 6b and the drain bus line 13 is 300 Å, which is significantly smaller than the conventional example. As a result, coverage failure does not occur at the step portion, and disconnection or short circuit does not occur.
【００３２】また，ゲート電極の下部導電膜5aのＡｌは
ゲート絶縁膜７と接触しないから，Ａｌに起因するゲー
ト絶縁膜７の耐圧劣化が防止される。また，ゲート電極
5a, 6aの形成とゲートバスライン5b, 6bの形成は１回の
マスク合わせにより同時に形成することができるから，
従来に比較して工程数が削減できる。Further, since Al of the lower conductive film 5a of the gate electrode does not come into contact with the gate insulating film 7, deterioration of breakdown voltage of the gate insulating film 7 due to Al is prevented. Also, the gate electrode
The formation of 5a, 6a and the formation of gate bus lines 5b, 6b can be performed simultaneously by one mask alignment.
The number of steps can be reduced as compared with the conventional method.
【００３３】[0033]
【発明の効果】以上説明したように，本発明によれば，
ゲートバスラインを厚く形成してもドレインバスライン
との交差部における段差を小さくすることができるの
で，ドレインバスラインの断線やゲートバスラインとの
短絡を防止でき，ゲート・ドレイン間の耐圧を向上させ
ることができる。As described above, according to the present invention,
Even if the gate bus line is formed thick, the step at the intersection with the drain bus line can be reduced, so disconnection of the drain bus line and short circuit with the gate bus line can be prevented, and the breakdown voltage between the gate and drain is improved. Can be made.
【００３４】また，ゲート電極の下部導電膜のＡｌ膜は
ゲート絶縁膜と接触しないから，ゲート絶縁膜の耐圧劣
化が防止される。Ａｌ膜の膜厚が品種により変わる場合
でも，それに対応してガラス基板１の凹部３の深さを変
えることにより，ゲート絶縁膜と接触しないようにする
ことができる。また，段差の高さも必要があれば一定に
保つようにすることができる。Further, since the Al film of the lower conductive film of the gate electrode does not contact the gate insulating film, deterioration of breakdown voltage of the gate insulating film is prevented. Even when the film thickness of the Al film changes depending on the product type, it is possible to prevent the contact with the gate insulating film by changing the depth of the recess 3 of the glass substrate 1 correspondingly. Also, the height of the step can be kept constant if necessary.
【００３５】また，本発明によれば，ゲート電極の形成
とゲートバスラインの形成は１回のマスク合わせにより
同時に形成することができるから，従来に比較して工程
数が削減できる。Further, according to the present invention, since the formation of the gate electrode and the formation of the gate bus line can be simultaneously performed by one mask alignment, the number of steps can be reduced as compared with the conventional case.
【図１】(a) 〜(h) は実施例を示す工程順断面図と平面
図（その１）で，(a) は平面図, (b) 〜(h) はＡ−Ａ断
面図である。1A to 1H are sectional views and plan views (No. 1) in order of steps showing an embodiment, (a) is a plan view, and (b) to (h) are AA sectional views. is there.
【図２】(i) , (j) は実施例を示す工程順断面図と平面
図（その２）で，(i) は平面図, (j) はＢ−Ｂ断面図で
ある。2 (i) and 2 (j) are a process sequence cross-sectional view and a plan view (No. 2) showing an embodiment, (i) is a plan view, and (j) is a BB cross-sectional view.
【図３】(a) , (b) は従来例を示す平面図と断面図で，
(a) は平面図, (b) はＢ−Ｂ断面図である。3A and 3B are a plan view and a cross-sectional view showing a conventional example,
(a) is a plan view and (b) is a BB sectional view.
１は透明絶縁性基板であってガラス基板 ２はマスクであってレジストマスク ３は凹部 4a,4cは下地導電膜であってＩＴＯ膜 5aは下部導電膜でありゲート電極であってＡｌ膜 5bは下部導電膜でありゲートバスラインであってＡｌ膜 5cは下部導電膜でありＡｌ膜であってマスク上のＡｌ膜 6aは上部導電膜でありゲート電極であってＴｉ膜 6bは上部導電膜でありゲートバスラインであってＴｉ膜 6cは上部導電膜でありＡｌ膜であってマスク上のＴｉ膜 ７はゲート絶縁膜であってＳｉＮ膜 ８は動作半導体膜であってａ−Ｓｉ膜 ９はチャネル保護膜であってＳｉＮ膜 10はコンタクト層であってｎ+ 型ａ−Ｓｉ膜 11a はソース電極であってＴｉ膜 11b はドレイン電極であってＴｉ膜 12は画素電極であってＩＴＯ膜 13はドレインバスラインであってＡｌ膜 20a はゲート電極であってＴｉ膜 20b はゲートバスラインであってＡｌ膜Reference numeral 1 is a transparent insulating substrate, glass substrate 2 is a mask, resist mask 3 is concave portions 4a and 4c are underlying conductive films, ITO film 5a is a lower conductive film, and gate electrodes are Al films 5b. The lower conductive film and the gate bus line, the Al film 5c is the lower conductive film and the Al film, the Al film 6a on the mask is the upper conductive film and the gate electrode, and the Ti film 6b is the upper conductive film. Yes, it is a gate bus line, Ti film 6c is an upper conductive film, Al film, Ti film 7 on the mask is a gate insulating film, SiN film 8 is an operating semiconductor film, and a-Si film 9 is The channel protection film, the SiN film 10 is a contact layer, the n + -type a-Si film 11a is a source electrode, the Ti film 11b is a drain electrode, the Ti film 12 is a pixel electrode, and the ITO film 13 Is a drain bus line and is an Al film 20a Is a gate electrode and Ti film 20b is a gate bus line and is an Al film.
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/40 Ａ 7376−4Ｍ Continuation of the front page (51) Int.Cl. 5 Identification number Office reference number FI technical display location H01L 29/40 A 7376-4M
Claims (3)
ゲート電極(5a, 6a), ゲート絶縁膜(7) , 動作半導体膜
(8) , ソース・ドレイン電極(11a, 11b)と,該ゲート電
極(5a, 6a)間を接続するゲートバスライン(5b, 6b)と,
ドレイン電極(11b) 間を接続するドレインバスライン(1
3)を有する薄膜トランジスタマトリックスであって,該
透明絶縁性基板(1) は該ゲート電極(5a, 6a)及び該ゲー
トバスライン(5b,6b) に対応する凹部(3) を有し, 該凹
部(3) に該ゲート電極(5a, 6a)及び該ゲートバスライン
(5b, 6b)が形成されていることを特徴とする薄膜トラン
ジスタマトリックス。1. A gate electrode (5a, 6a), a gate insulating film (7), and an operating semiconductor film, which are sequentially stacked on a transparent insulating substrate (1).
(8) a source / drain electrode (11a, 11b) and a gate bus line (5b, 6b) connecting between the gate electrodes (5a, 6a),
Drain bus line (1b) connecting between drain electrodes (11b)
A thin film transistor matrix having 3), wherein the transparent insulating substrate (1) has recesses (3) corresponding to the gate electrodes (5a, 6a) and the gate bus lines (5b, 6b). (3) the gate electrodes (5a, 6a) and the gate bus line
A thin film transistor matrix, wherein (5b, 6b) is formed.
バスライン(5b, 6b)は順に積層された第１の導電体層(5
a, 5b)と第２の導電体層(6a, 6b)からなり，該第１の導
電体層(5a, 5b)はアルミニウム，該第２の導電体層(6a,
6b)は高融点金属であり，該第１の導電体層(5a, 5b)は
前記ゲート絶縁膜(7) に非接触であることを特徴とする
請求項１記載の薄膜トランジスタマトリックス。2. The first conductor layer (5) in which the gate electrodes (5a, 6a) and the gate bus lines (5b, 6b) are sequentially stacked.
a, 5b) and the second conductor layer (6a, 6b), the first conductor layer (5a, 5b) is aluminum, the second conductor layer (6a, 6b).
The thin film transistor matrix according to claim 1, wherein 6b) is a refractory metal, and the first conductor layer (5a, 5b) is not in contact with the gate insulating film (7).
ゲート電極(5a, 6a), ゲート絶縁膜(7) , 動作半導体膜
(8) , ソース・ドレイン電極(11a, 11b)と,該ゲート電
極(5a, 6a)間を接続するゲートバスライン(5b, 6b)と,
ドレイン電極(11b) 間を接続するドレインバスライン(1
3)を有する薄膜トランジスタマトリックスの製造におい
て，マスク(2) を用いて該透明絶縁性基板(1) をエッチ
ングして凹部(3) を形成する工程と，該マスク(2) 上及
び該凹部(3) に下地導電膜(4a, 4b, 4c)を堆積した後，
該下地導電膜(4a, 4b, 4c)上にゲート用導電膜(5a, 5b,
5c)をめっき法により堆積する工程と，マスク(2) 上の
該下地導電膜(4c)及び該ゲート用導電膜(5c)を該マスク
(2) とともに除去することにより，該凹部(3) にゲート
電極(5a)及びゲートバスライン(5b)を形成する工程とを
有することを特徴とする薄膜トランジスタマトリックス
の製造方法。3. A gate electrode (5a, 6a), a gate insulating film (7), and an operating semiconductor film, which are sequentially stacked on a transparent insulating substrate (1).
(8) a source / drain electrode (11a, 11b) and a gate bus line (5b, 6b) connecting between the gate electrodes (5a, 6a),
Drain bus line (1b) connecting between drain electrodes (11b)
In manufacturing a thin film transistor matrix having 3), a step of etching the transparent insulating substrate (1) using a mask (2) to form a recess (3), and a step on the mask (2) and the recess (3 After depositing the underlying conductive film (4a, 4b, 4c) on
On the underlying conductive film (4a, 4b, 4c), the conductive film for gates (5a, 5b,
5c) is deposited by plating, and the underlying conductive film (4c) and the gate conductive film (5c) on the mask (2) are masked.
(2) The step of forming a gate electrode (5a) and a gate bus line (5b) in the recess (3) by removing it together with (2).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4310691A JPH06163586A (en) | 1992-11-20 | 1992-11-20 | Thin-film transistor matrix and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4310691A JPH06163586A (en) | 1992-11-20 | 1992-11-20 | Thin-film transistor matrix and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06163586A true JPH06163586A (en) | 1994-06-10 |
Family
ID=18008307
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4310691A Withdrawn JPH06163586A (en) | 1992-11-20 | 1992-11-20 | Thin-film transistor matrix and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06163586A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006250985A (en) * | 2005-03-08 | 2006-09-21 | Sanyo Epson Imaging Devices Corp | Electrooptical apparatus and electronic device |
| US7305664B2 (en) | 2002-10-09 | 2007-12-04 | Ricoh Company, Ltd. | Apparatus, method, software and medium storage for performing the tasks of detecting specified marks |
| KR100882402B1 (en) * | 2006-07-03 | 2009-02-05 | 우 옵트로닉스 코포레이션 | A substrate of liquid crystal device and method for manufacturing the same |
-
1992
- 1992-11-20 JP JP4310691A patent/JPH06163586A/en not_active Withdrawn
Cited By (5)
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| US7544528B2 (en) | 2006-07-03 | 2009-06-09 | Au Optronics Corporation | Method for manufacturing substrate of liquid crystal device |
| US7902558B2 (en) | 2006-07-03 | 2011-03-08 | Au Optronics Corporation | Substrate of liquid crystal device and method for manufacturing the same |
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