JPH06162790A - 半導体回路 - Google Patents
半導体回路Info
- Publication number
- JPH06162790A JPH06162790A JP4313773A JP31377392A JPH06162790A JP H06162790 A JPH06162790 A JP H06162790A JP 4313773 A JP4313773 A JP 4313773A JP 31377392 A JP31377392 A JP 31377392A JP H06162790 A JPH06162790 A JP H06162790A
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- JP
- Japan
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- transistor
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- semiconductor circuit
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- reset transistor
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Abstract
(57)【要約】
【目的】 本発明は蓄積された電荷を放電させるリセッ
トトランジスタを含む半導体回路に関し、耐カップリン
グ雑音性を向上させることを目的とする。 【構成】 入来するデータを容量に電荷で蓄積し、該電
荷を出力データとして出力する駆動トランジスタＴ
1 と、この出力データに応じて該出力データを他の回路
に伝達する伝達トランジスタＴ3 と、蓄積されたデータ
をリセットするリセットトランジスタＴ1 とにより構成
する。この場合、リセットトランジスタＴ1 のしきい値
電圧を、駆動トランジスタＴ2 及び伝達トランジスタＴ
3 のしきい値電圧よりも高く設定して、該リセットトラ
ンジスタＴ1 のコンダクタンスを小とする構成である。
トトランジスタを含む半導体回路に関し、耐カップリン
グ雑音性を向上させることを目的とする。 【構成】 入来するデータを容量に電荷で蓄積し、該電
荷を出力データとして出力する駆動トランジスタＴ
1 と、この出力データに応じて該出力データを他の回路
に伝達する伝達トランジスタＴ3 と、蓄積されたデータ
をリセットするリセットトランジスタＴ1 とにより構成
する。この場合、リセットトランジスタＴ1 のしきい値
電圧を、駆動トランジスタＴ2 及び伝達トランジスタＴ
3 のしきい値電圧よりも高く設定して、該リセットトラ
ンジスタＴ1 のコンダクタンスを小とする構成である。
Description
【０００１】
【産業上の利用分野】本発明は、蓄積された電荷を放電
させるリセットトランジスタを含む半導体回路に関す
る。
させるリセットトランジスタを含む半導体回路に関す
る。
【０００２】近年、リセットトランジスタを含む半導体
回路は、例えば固体撮像素子のシフトレジスタに使用さ
れる。固体撮像素子は画素数の増加に加え、チップの小
型化、低消費電力と共に耐雑音性が求められている。そ
れに伴いラインアドレス型固体撮像素子ではシフトレジ
スタも小型で低消費電力、耐雑音性の高い必要がある。
回路は、例えば固体撮像素子のシフトレジスタに使用さ
れる。固体撮像素子は画素数の増加に加え、チップの小
型化、低消費電力と共に耐雑音性が求められている。そ
れに伴いラインアドレス型固体撮像素子ではシフトレジ
スタも小型で低消費電力、耐雑音性の高い必要がある。
【０００３】
【従来の技術】従来、蓄積された電荷を放電させるリセ
ットトランジスタを含む半導体回路には、例えば固体撮
像素子等に使用されるシフトレジスタがある。
ットトランジスタを含む半導体回路には、例えば固体撮
像素子等に使用されるシフトレジスタがある。
【０００４】このシフトレジスタは、近年ｎチャネルＭ
ＯＳトランジスタのみで構成できるようになってきてお
り、小型にすることができると共に、ＣＭＯＳ構成並の
低消費電力で動作させることができるものである。
ＯＳトランジスタのみで構成できるようになってきてお
り、小型にすることができると共に、ＣＭＯＳ構成並の
低消費電力で動作させることができるものである。
【０００５】そこで、シフトレジスタについて、図３
に、従来回路の回路図を示す。
に、従来回路の回路図を示す。
【０００６】図３において、端子１０ａ，１０ｂ，１０
ｃには例えばＨレベル期間が1/6 周期で互いに位相が1/
3 周期遅れた関係のシフトクロックφ1 ，φ2 ，φ3 が
入来し、端子１１は電源ＶS に接続され、端子１２にデ
ータφDTが入来する。
ｃには例えばＨレベル期間が1/6 周期で互いに位相が1/
3 周期遅れた関係のシフトクロックφ1 ，φ2 ，φ3 が
入来し、端子１１は電源ＶS に接続され、端子１２にデ
ータφDTが入来する。
【０００７】シフトレジスタの各ビットはｎチャネルＭ
ＯＳトランジスタＴ1 ，Ｔ2 ，Ｔ3で構成されている。
第１ビットでは、クロックφ2 のＨレベル期間にトラン
ジスタＴ1 が導通してトランジスタＴ2 のゲート・ソー
ス間容量が放電されてトランジスタＴ2 のゲートは電圧
ＶS つまりＬレベルにリセットされる。次にクロックφ
2 がＬレベルとなると、端子１２よりｎチャネルＭＯＳ
トランジスタＴ0 を通して供給されるデータφDTがＨレ
ベルのときにトランジスタＴ2 のゲート・ソース間容量
が充電されて蓄積され、蓄積されたデータφDTがＨレベ
ルのときにシフトクロックφ1 のＨレベル期間にトラン
ジスタＴ2 が導通して、トランジスタＴ 2 のソースがＨ
レベル（又はＬレベル）となる。これが出力データφ
out1としてトランジスタＴ3 から第２ビットに供給され
ると共に、出力端子１３より負荷つまり固体撮像素子の
第１ラインの複数のトランジスタのゲートが接続された
信号線に供給される。
ＯＳトランジスタＴ1 ，Ｔ2 ，Ｔ3で構成されている。
第１ビットでは、クロックφ2 のＨレベル期間にトラン
ジスタＴ1 が導通してトランジスタＴ2 のゲート・ソー
ス間容量が放電されてトランジスタＴ2 のゲートは電圧
ＶS つまりＬレベルにリセットされる。次にクロックφ
2 がＬレベルとなると、端子１２よりｎチャネルＭＯＳ
トランジスタＴ0 を通して供給されるデータφDTがＨレ
ベルのときにトランジスタＴ2 のゲート・ソース間容量
が充電されて蓄積され、蓄積されたデータφDTがＨレベ
ルのときにシフトクロックφ1 のＨレベル期間にトラン
ジスタＴ2 が導通して、トランジスタＴ 2 のソースがＨ
レベル（又はＬレベル）となる。これが出力データφ
out1としてトランジスタＴ3 から第２ビットに供給され
ると共に、出力端子１３より負荷つまり固体撮像素子の
第１ラインの複数のトランジスタのゲートが接続された
信号線に供給される。
【０００８】この場合、３個のトランジスタＴ1 〜Ｔ3
は、基本動作が同じであり、製造工程を簡略する点か
ら、これらの３個のトランジスタＴ1 〜Ｔ3 のしきい値
電圧を同じに形成されている。
は、基本動作が同じであり、製造工程を簡略する点か
ら、これらの３個のトランジスタＴ1 〜Ｔ3 のしきい値
電圧を同じに形成されている。
【０００９】そこで、図４に、図３の動作パルス波形の
タイムチャートを示す。図３に示すように、シフトレジ
スタを駆動するためには４種類のパルスφDT，φ1 〜φ
3 が用いられ、特にこの内３種類のパルスは常時論理値
が変化している。そのため、これらのパルスは素子の内
外で線間容量（浮遊容量）により干渉して、図４に示す
ように駆動波形にカップリング雑音を発生させる。
タイムチャートを示す。図３に示すように、シフトレジ
スタを駆動するためには４種類のパルスφDT，φ1 〜φ
3 が用いられ、特にこの内３種類のパルスは常時論理値
が変化している。そのため、これらのパルスは素子の内
外で線間容量（浮遊容量）により干渉して、図４に示す
ように駆動波形にカップリング雑音を発生させる。
【００１０】ここで、図５に、図３のトランジスタＴ1
のゲート電圧を説明するための図を示す。上述のよう
に、３個のトランジスタは同じしきい値電圧で設定され
ることから、出力データφDTを出力するトランジスタＴ
2 の関係から、全体のしきい値電圧を高く設定すること
ができない。
のゲート電圧を説明するための図を示す。上述のよう
に、３個のトランジスタは同じしきい値電圧で設定され
ることから、出力データφDTを出力するトランジスタＴ
2 の関係から、全体のしきい値電圧を高く設定すること
ができない。
【００１１】従って、図５に示すように、リセット用の
トランジスタＴ1 のしきい値電圧Ａがカップリング雑音
のパルスの波高値Ｂより低くなる場合が多い。
トランジスタＴ1 のしきい値電圧Ａがカップリング雑音
のパルスの波高値Ｂより低くなる場合が多い。
【００１２】
【発明が解決しようとする課題】しかし、固体撮像素子
の画素数の増加に伴うシフトレジスタのビット数の増加
等により、チップ内の配線が長くなったり、素子の高密
度化に伴う配線間距離の縮小のために線間容量が増加し
てカップリング雑音が増加し、また素子の微細化により
データを蓄積するための容量が小さくなり耐カップリン
グ雑音性が低くなる。このカップリング雑音による誤動
作が主にリセット用のトランジスタで生じる。
の画素数の増加に伴うシフトレジスタのビット数の増加
等により、チップ内の配線が長くなったり、素子の高密
度化に伴う配線間距離の縮小のために線間容量が増加し
てカップリング雑音が増加し、また素子の微細化により
データを蓄積するための容量が小さくなり耐カップリン
グ雑音性が低くなる。このカップリング雑音による誤動
作が主にリセット用のトランジスタで生じる。
【００１３】すなわち、本来ゲート電圧がローレベルを
維持しているべき時にカップリング雑音により、瞬間的
に電位が上昇する。この時このビットでデータ（電荷）
保持がされていると、データとしての電位が低下する。
場合によってはデータが消滅し、データがないのと同じ
状態になり、シフトレジスタのカップリング雑音による
誤動作を生じるという問題がある。
維持しているべき時にカップリング雑音により、瞬間的
に電位が上昇する。この時このビットでデータ（電荷）
保持がされていると、データとしての電位が低下する。
場合によってはデータが消滅し、データがないのと同じ
状態になり、シフトレジスタのカップリング雑音による
誤動作を生じるという問題がある。
【００１４】これは、シフトレジスタに限らず、蓄積さ
れた電荷を放電させるリセット用のトランジスタを含む
半導体回路に、同様に生じる問題でもある。
れた電荷を放電させるリセット用のトランジスタを含む
半導体回路に、同様に生じる問題でもある。
【００１５】そこで、本発明は上記課題に鑑みなされた
もので、耐カップリング雑音性を向上させる半導体回路
を提供することを目的とする。
もので、耐カップリング雑音性を向上させる半導体回路
を提供することを目的とする。
【００１６】
【課題を解決するための手段】上記課題は、所定役割の
複数のトランジスタで構成されて入来するデータを容量
に電荷で蓄積し、該蓄積された電荷を出力端子より出力
データとして出力した後、残留電荷を放電させるリセッ
トトランジスタを含む半導体回路において、前記リセッ
トトランジスタのコンダクタンスを、他の前記トランジ
スタのコンダクタンスより小に設定することにより解決
される。
複数のトランジスタで構成されて入来するデータを容量
に電荷で蓄積し、該蓄積された電荷を出力端子より出力
データとして出力した後、残留電荷を放電させるリセッ
トトランジスタを含む半導体回路において、前記リセッ
トトランジスタのコンダクタンスを、他の前記トランジ
スタのコンダクタンスより小に設定することにより解決
される。
【００１７】
【作用】上述のように、例えばシフトレジスタのような
リセットトランジスタを含む半導体回路で、リセットト
ランジスタのコンダクタンスを、他に構成されるトラン
ジスタのコンダクタンスより小に設定される。すなわ
ち、他のコンダクタンスを駆動するときに生じる容量カ
ップリングによりノイズパルスが発生しても、該リセッ
トトランジスタが誤動作することがなく、耐カップリン
グ雑音性を向上させることが可能となる。
リセットトランジスタを含む半導体回路で、リセットト
ランジスタのコンダクタンスを、他に構成されるトラン
ジスタのコンダクタンスより小に設定される。すなわ
ち、他のコンダクタンスを駆動するときに生じる容量カ
ップリングによりノイズパルスが発生しても、該リセッ
トトランジスタが誤動作することがなく、耐カップリン
グ雑音性を向上させることが可能となる。
【００１８】
【実施例】図１に、本発明の一実施例の回路図を示す。
図１において半導体回路１は、ｎチャネルＭＯＳ型のト
ランジスタＴ1 〜Ｔ3 により構成される。このうちトラ
ンジスタＴ1 はリセットトランジスタ、トランジスタＴ
2 は駆動トランジスタ、Ｔ 3 は伝達トランジスタであ
り、リセットトランジスタＴ1 のコンダクタンスが、他
の駆動トランジスタＴ2 及び伝達トランジスタＴ3 のコ
ンダクタンスより小に設定される。
図１において半導体回路１は、ｎチャネルＭＯＳ型のト
ランジスタＴ1 〜Ｔ3 により構成される。このうちトラ
ンジスタＴ1 はリセットトランジスタ、トランジスタＴ
2 は駆動トランジスタ、Ｔ 3 は伝達トランジスタであ
り、リセットトランジスタＴ1 のコンダクタンスが、他
の駆動トランジスタＴ2 及び伝達トランジスタＴ3 のコ
ンダクタンスより小に設定される。
【００１９】駆動トランジスタＴ2 は、ゲート部分に入
来するデータが容量に電荷Ｑで所定量蓄積され、駆動パ
ルスφ1 により所定量蓄積された電荷Ｑを出力データφ
outとして出力端子（図示せず）より出力する。
来するデータが容量に電荷Ｑで所定量蓄積され、駆動パ
ルスφ1 により所定量蓄積された電荷Ｑを出力データφ
outとして出力端子（図示せず）より出力する。
【００２０】伝達トランジスタＴ3 は、駆動トランジス
タＴ2 の出力データφout に応じて、スイッチングして
他の回路に該出力データφout を伝達する。
タＴ2 の出力データφout に応じて、スイッチングして
他の回路に該出力データφout を伝達する。
【００２１】リセットトランジスタＴ1 は、駆動トラン
ジスタＴ2 の出力データφout の出力後に、残留電荷を
リセットパルスφ2 により電源ＶS に放電するものであ
る。このリセットトランジスタＴ1 のコンダクタンスを
駆動トランジスタＴ2 及び伝達トランジスタＴ3 のコン
ダクタンスより小とする方法として、しきい値電圧を高
く設定するものである。
ジスタＴ2 の出力データφout の出力後に、残留電荷を
リセットパルスφ2 により電源ＶS に放電するものであ
る。このリセットトランジスタＴ1 のコンダクタンスを
駆動トランジスタＴ2 及び伝達トランジスタＴ3 のコン
ダクタンスより小とする方法として、しきい値電圧を高
く設定するものである。
【００２２】ここで、図２に、図１のトランジスタＴ1
のゲート電圧を説明するための図を示す。図２は、トラ
ンジスタＴ1 のゲート電圧−ドレイン電流の特性を示し
たもので、トランジスタＴ1 のしきい値電圧Ａが駆動ト
ランジスタＴ2 及び伝達トランジスタＴ3 より高く設定
されて、カップリングパルスの波高値Ｂより高くなって
いるものである。
のゲート電圧を説明するための図を示す。図２は、トラ
ンジスタＴ1 のゲート電圧−ドレイン電流の特性を示し
たもので、トランジスタＴ1 のしきい値電圧Ａが駆動ト
ランジスタＴ2 及び伝達トランジスタＴ3 より高く設定
されて、カップリングパルスの波高値Ｂより高くなって
いるものである。
【００２３】このような半導体回路では、リセットパル
スφ2 の波形には線間容量により、駆動パルスφ1 の電
位が変化するときにスパイク状の波形が加わる（図４参
照）。このとき、スパイクの電圧（ハイレベルの電圧）
よりリセットトランジスタＴ 1 のしきい値電圧が高けれ
ば、リセットトランジスタＴ1 はＯＮしないことにな
る。すなわち、スパイクの電圧（波高値Ｂ）をＶ1 とす
ると、リセットトランジスタＴ1 のしきい値電圧Ｖthを
Ｖth＞Ｖ1 と設定すればよい。
スφ2 の波形には線間容量により、駆動パルスφ1 の電
位が変化するときにスパイク状の波形が加わる（図４参
照）。このとき、スパイクの電圧（ハイレベルの電圧）
よりリセットトランジスタＴ 1 のしきい値電圧が高けれ
ば、リセットトランジスタＴ1 はＯＮしないことにな
る。すなわち、スパイクの電圧（波高値Ｂ）をＶ1 とす
ると、リセットトランジスタＴ1 のしきい値電圧Ｖthを
Ｖth＞Ｖ1 と設定すればよい。
【００２４】ところで、データが電荷として蓄積されて
おり、駆動トランジスタＴ2 のドレインにパルスが印加
されたときには、駆動トランジスタＴ2 のゲート電圧は
しきい値電圧より高くなければならず、この高い分が動
作余裕マージンとなる。このマージンがあると、Ｖth≦
Ｖ1 であっても半導体回路が誤動作を生じない場合もあ
る。
おり、駆動トランジスタＴ2 のドレインにパルスが印加
されたときには、駆動トランジスタＴ2 のゲート電圧は
しきい値電圧より高くなければならず、この高い分が動
作余裕マージンとなる。このマージンがあると、Ｖth≦
Ｖ1 であっても半導体回路が誤動作を生じない場合もあ
る。
【００２５】回路内に蓄えられたデータ（電荷）量は通
常マージンをもっており、回路が誤動作しないための最
小のデータ電荷量をＱmin ，スパイク雑音が加わらない
時に蓄えられるデータ電荷量をＱとすると、リセットト
ランジスタＴ1 のドレイン電流Ｉが駆動パルスφ1 の電
圧Ｖとしきい値電圧の関数として、Ｉ＝ｆ（Ｖ，Ｖth）
とあらわされる。スパイク雑音によるもれ電荷はＱ1e＝
∫Ｉｄｔであるから、Ｑ−Ｑ1e＞Ｑmin を満たすＶthで
あればよい。
常マージンをもっており、回路が誤動作しないための最
小のデータ電荷量をＱmin ，スパイク雑音が加わらない
時に蓄えられるデータ電荷量をＱとすると、リセットト
ランジスタＴ1 のドレイン電流Ｉが駆動パルスφ1 の電
圧Ｖとしきい値電圧の関数として、Ｉ＝ｆ（Ｖ，Ｖth）
とあらわされる。スパイク雑音によるもれ電荷はＱ1e＝
∫Ｉｄｔであるから、Ｑ−Ｑ1e＞Ｑmin を満たすＶthで
あればよい。
【００２６】このように、リセットトランジスタＴ1 の
しきい値電圧Ｖthを設定することにより、耐カップリン
グ雑音性の向上を図ることができ、回路の誤動作を防止
することができる。
しきい値電圧Ｖthを設定することにより、耐カップリン
グ雑音性の向上を図ることができ、回路の誤動作を防止
することができる。
【００２７】なお、リセットトランジスタＴ1 の他に、
駆動トランジスタＴ2 及び伝達トランジスタＴ3 のコン
ダクタンスを小さくすると、駆動電圧を高くしなければ
ならず、カップリング雑音が増加することになる。従っ
て、リセットトランジスタＴ 1 のみのコンダクタンスを
小とする必要がある。
駆動トランジスタＴ2 及び伝達トランジスタＴ3 のコン
ダクタンスを小さくすると、駆動電圧を高くしなければ
ならず、カップリング雑音が増加することになる。従っ
て、リセットトランジスタＴ 1 のみのコンダクタンスを
小とする必要がある。
【００２８】そこで、このような半導体回路１を１ビッ
トとして複数設けることで、シフトレジスタの半導体回
路が構成される。この場合の回路構成自体は図３と同様
であり、リセットトランジスタＴ1 のコンダクタンスが
小に設定されるものである。これにより、リセットトラ
ンジスタＴ1 がカップリング雑音でＯＮ状態になること
を抑制することができ、シフトレジスタの誤動作を防止
することができる。
トとして複数設けることで、シフトレジスタの半導体回
路が構成される。この場合の回路構成自体は図３と同様
であり、リセットトランジスタＴ1 のコンダクタンスが
小に設定されるものである。これにより、リセットトラ
ンジスタＴ1 がカップリング雑音でＯＮ状態になること
を抑制することができ、シフトレジスタの誤動作を防止
することができる。
【００２９】ところで、上述の半導体回路において、リ
セットトランジスタＴ1 のコンダクタンスを小さく設定
する手段としてしきい値電圧を高く設定する場合を示し
たが、これに限らず、例えばリセットトランジスタＴ1
のチャネル長とチャネル幅の比を小に設定してもコンダ
クタンスを小さくすることができるものである。
セットトランジスタＴ1 のコンダクタンスを小さく設定
する手段としてしきい値電圧を高く設定する場合を示し
たが、これに限らず、例えばリセットトランジスタＴ1
のチャネル長とチャネル幅の比を小に設定してもコンダ
クタンスを小さくすることができるものである。
【００３０】
【発明の効果】以上のように本発明によれば、リセット
トランジスタのコンダクタンスを他に構成されるトラン
ジスタのコンダクタンスより小に設定することにより、
容量カップリングによりノイズパルスが発生しても回路
が誤動作することがなく耐カップリング雑音性を向上さ
せることができるものである。
トランジスタのコンダクタンスを他に構成されるトラン
ジスタのコンダクタンスより小に設定することにより、
容量カップリングによりノイズパルスが発生しても回路
が誤動作することがなく耐カップリング雑音性を向上さ
せることができるものである。
【図１】本発明の一実施例の回路図である。
【図２】図１のトランジスタＴ1 のゲート電圧を説明す
るための図である。
るための図である。
【図３】従来回路の回路図である。
【図４】図３の駆動パルス波形のタイムチャートであ
る。
る。
【図５】図３のトランジスタＴ1 のゲート電圧を説明す
るための図である。
るための図である。
１ 半導体回路 １０ａ〜１０ｃ，１１，１２ 端子 １３ 出力端子
Claims (5)
- 【請求項１】 所定役割の複数のトランジスタ（Ｔ0 〜
Ｔ3 ）で構成されて入来するデータを容量に電荷で蓄積
し、該蓄積された電荷を出力端子（１３）より出力デー
タとして出力した後、残留電荷を放電させるリセットト
ランジスタ（Ｔ1 ）を含む半導体回路において、 前記リセットトランジスタ（Ｔ1 ）のコンダクタンス
を、他の前記トランジスタ（Ｔ0 〜Ｔ3 ）のコンダクタ
ンスより小に設定することを特徴とする半導体回路。 - 【請求項２】 入来するデータを容量に蓄積し、駆動ク
ロックの入来時に上記蓄積したデータに応じてスイッチ
ングしデータを出力端子（１３）より出力する駆動トラ
ンジスタ（Ｔ2 ）と、 上記駆動トランジスタの出力データに応じてスイッチン
グして上記出力データを次段に伝達する伝達トランジス
タ（Ｔ3 ）と、 上記容量に蓄積されたデータをリセットするリセットト
ランジスタ（Ｔ1 ）とで各ビットを構成した半導体回路
において、 前記リセットトランジスタ（Ｔ1 ）のコンダクタンス
を、前記駆動トランジスタ（Ｔ2 ）及び前記伝達トラン
ジスタ（Ｔ3 ）のコンダクタンスより小に設定すること
を特徴とする半導体回路。 - 【請求項３】 前記リセットトランジスタ（Ｔ1 ）のし
きい値電圧を、前記駆動トランジスタ（Ｔ2 ）及び前記
伝達トランジスタ（Ｔ3 ）より高くして、前記コンダク
タンスを小とすることを特徴とする請求項２記載の半導
体回路。 - 【請求項４】 前記リセットトランジスタ（Ｔ1 ）のし
きい値を、前記駆動トランジスタ（Ｔ2 ）及び前記伝達
トランジスタ（Ｔ3 ）を駆動するパルス印加時に生じる
容量カップリングにより発生するパルスの波高値より高
く設定することを特徴とする請求項３記載の半導体回
路。 - 【請求項５】 前記リセットトランジスタ（Ｔ1 ）の、
チャネル長に対するチャネル幅の比を前記駆動トランジ
スタ（Ｔ2 ）及び前記伝達トランジスタ（Ｔ 3 ）より小
として前記コンダクタンスを小とすることを特徴とする
請求項２記載の半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4313773A JPH06162790A (ja) | 1992-11-24 | 1992-11-24 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4313773A JPH06162790A (ja) | 1992-11-24 | 1992-11-24 | 半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06162790A true JPH06162790A (ja) | 1994-06-10 |
Family
ID=18045354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4313773A Withdrawn JPH06162790A (ja) | 1992-11-24 | 1992-11-24 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06162790A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6203446B1 (ja) * | 2006-08-31 | 2017-09-27 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1992
- 1992-11-24 JP JP4313773A patent/JPH06162790A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6203446B1 (ja) * | 2006-08-31 | 2017-09-27 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2017220279A (ja) * | 2006-08-31 | 2017-12-14 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US10088725B2 (en) | 2006-08-31 | 2018-10-02 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| US10401699B2 (en) | 2006-08-31 | 2019-09-03 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| US10606140B2 (en) | 2006-08-31 | 2020-03-31 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| US11194203B2 (en) | 2006-08-31 | 2021-12-07 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| TWI834571B (zh) * | 2006-08-31 | 2024-03-01 | 日商半導體能源研究所股份有限公司 | 液晶顯示裝置 |
| US11971638B2 (en) | 2006-08-31 | 2024-04-30 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
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