JPH0616275B2 - Protocol processor - Google Patents
Protocol processorInfo
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- JPH0616275B2 JPH0616275B2 JP60256963A JP25696385A JPH0616275B2 JP H0616275 B2 JPH0616275 B2 JP H0616275B2 JP 60256963 A JP60256963 A JP 60256963A JP 25696385 A JP25696385 A JP 25696385A JP H0616275 B2 JPH0616275 B2 JP H0616275B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、階層構造を有する通信制御手段（プロトコ
ル）を実行するためのプロトコルプロセッサに関する。TECHNICAL FIELD The present invention relates to a protocol processor for executing communication control means (protocol) having a hierarchical structure.
従来の技術 従来のこの種のプロトコルプロセッサとしては、第３図
に示すようなものが既知である。第３図において、２０
はモデム、２１は回線側のインタフェース部で、モデム
信号の管理等のフィジカルプロトコルが実行される部分
に相当する。２２は通信用ＬＳＩ等から成るプロセッサ
本体で、データリンクプロトコルが実行される部分に相
当する。２３はメモリで、システムバスに接続される。
２４はＣＰＵインタフェース部で、ネットワークレーヤ
からアプリケーションレーヤのプロトコルが実行される
部分とのインターフェィス部である。2. Description of the Related Art As a conventional protocol processor of this type, one shown in FIG. 3 is known. In FIG. 3, 20
Is a modem, and 21 is a line side interface section, which corresponds to a section for executing a physical protocol such as management of a modem signal. Reference numeral 22 denotes a processor main body composed of a communication LSI or the like, and corresponds to a portion for executing the data link protocol. A memory 23 is connected to the system bus.
Reference numeral 24 denotes a CPU interface unit, which is an interface unit with which the protocol of the application layer is executed from the network layer.
上記構成のプロトコルプロセッサに代表される如く、従
来のＯＳＩ（国際標準化機構）の７階層の下位２レーヤ
（フィジカルレーヤ，データリンクレーヤ）について
は、高速動作可能な専用プロセッサが存在するが、これ
らの上位レーヤ（ネットワークレーヤからアプリケーシ
ョンレーヤ）のプロトコルの実行については、汎用ＣＰ
Ｕによりソフトウェアで実現しており、前記下位２レー
ヤと上位レーヤのインターフェース部として、ＣＰＵの
システムバスを用いているものが殆んどであった。As represented by the protocol processor having the above configuration, there are dedicated processors capable of high-speed operation for the lower two layers (physical layer, data link layer) of the 7th layer of the conventional OSI (International Organization for Standardization). For execution of upper layer protocol (from network layer to application layer), general CP
Most of them are realized by software by U, and use the system bus of the CPU as the interface unit of the lower 2 layer and the upper layer.
発明が解決しようとする問題点 しかしながら、最近、ＬＡＮ（ローカル・エリア・ネッ
トワーク）に代表されるように、従来の回線速度の１０
３〜１０４倍もの高速回線が使用されるようになり、例
えば電子計算機のファイルやファクシミリイメージなど
の大容量データを高速転送するという要求を満たすに十
分な回線速度が達成されるようになった。DISCLOSURE OF THE INVENTION Problems to be Solved by the Invention However, recently, as represented by a LAN (Local Area Network), the conventional line speed of 10
High-speed lines 3 to 10 to 4 times have come to be used, and line speeds sufficient to satisfy the demand for high-speed transfer of large-capacity data such as files and facsimile images of electronic computers have been achieved. .
ところが、現状の通信制御システムについてみると、 (1)プロトコル実行を前述したように汎用ＣＰＵに頼っ
ていること。However, regarding the current communication control system, (1) The protocol execution depends on the general-purpose CPU as described above.
(2)通信データがシステムバスを流れるため、これがシ
ステムバスを専有してしまい、プロトコルを実行するた
めのデータ（プロトコルデータ）の流れを阻害するこ
と。(2) Communication data flows through the system bus, so that it occupies the system bus and obstructs the flow of data (protocol data) for executing the protocol.
などに起因して、前記７階層プロトコルを実行するため
のオーバヘッドタイムが大きくなり、通信データの実転
送時間に比しプロトコル処理に要する時間が多大とな
り、大量データの高速通信の実現が妨げられていた。As a result, the overhead time for executing the 7-layer protocol becomes large, and the time required for protocol processing becomes large compared to the actual transfer time of communication data, which hinders the realization of high-speed communication of large amounts of data. It was
そこで、本発明は、上述したような事情に鑑みなされた
もので、大量のデータを高速通信処理できるプロトコル
プロセッサを提供することを目的としたものである。Therefore, the present invention has been made in view of the above-mentioned circumstances, and an object thereof is to provide a protocol processor capable of high-speed communication processing of a large amount of data.
問題点を解決するための手段 上記目的を達成するため、本発明は、通信制御手順の各
階層毎の処理をそれぞれ独立して実行する複数のプロト
コルプロセッサと、実行すべきプロトコルのヘッダ部分
の情報を隣接する前記プロトコルプロセッサ間でのみ直
接受け渡しする専用データ経路と、前記それぞれのプロ
トコルプロセッサが処理するプロトコルを当該プロトコ
ルプロセッサへの到着順とする入出力制御手段とを備え
たことを特徴とする。Means for Solving the Problems In order to achieve the above object, the present invention provides a plurality of protocol processors that independently execute processing for each layer of a communication control procedure, and information on a header portion of a protocol to be executed. Is provided directly between the adjacent protocol processors, and an input / output control means for arranging the protocols processed by the respective protocol processors in the order of arrival at the protocol processors.
作用 上記構成により、各レーヤのプロトコルは他のレーヤと
は無関係に独立して実行されるので、装置制御プロセッ
サの負荷は大巾に軽減され、プロトコルの高速実行が可
能となり、大量データの高速転送が実現される。Operation With the above configuration, the protocol of each layer is executed independently of other layers, so the load on the device control processor is greatly reduced, high-speed execution of the protocol is possible, and high-speed transfer of large amounts of data is possible. Is realized.
実施例 第１図は本発明に係るプロトコルプロセッサが適用され
た通信制御システムの要部を示す概略的ブロック図で図
中、１は通信制御システム全体を制御するＣＰＵ、２，
２ａ，２ｂは各レーヤのプロトコルを実行するための本
発明プロトコルプロセッサで、このうちの２ａを上位プ
ロトコルプロセッサ、２ｂを下位プロトコルプロセッサ
とする。３は各レーヤのプロトコルプロセッサ２，２
ａ，２ｂ及びＣＰＵ１からアクセス可能な共有メモリ
（メモリプール）で、このメモリプール３は、各レーヤ
のプロトコルプロセッサ間でキュー構造をとり得る構成
になっており、各レーヤのプロトコルプロセッサに共通
な全データ部分が格納される。First Embodiment FIG. 1 is a schematic block diagram showing a main part of a communication control system to which a protocol processor according to the present invention is applied. In the figure, 1 is a CPU for controlling the entire communication control system, 2,
Reference numerals 2a and 2b are protocol processors of the present invention for executing the protocol of each layer. Of these, 2a is an upper protocol processor and 2b is a lower protocol processor. 3 is the protocol processor of each layer 2, 2
a, 2b and a shared memory (memory pool) accessible from the CPU 1, the memory pool 3 has a structure capable of forming a queue structure between the protocol processors of each layer, and is common to all protocol processors of each layer. The data part is stored.
４は隣接する上下両レーヤのプロトコルプロセッサ２
ａ，２ｂとの間のプリミティブを授受するための専用デ
ータ経路（プリミティブデータ経路）である。4 is a protocol processor 2 for both upper and lower layers
It is a dedicated data path (primitive data path) for exchanging primitives with a and 2b.
５は前記ＣＰＵ１、プロトコルプロセッサ２，２ａ，２
ｂ及び共有メモリ３にそれぞれ連繋せしめて設けたシス
テムバスで、このシステムバス５には、通信データは流
れず、例えばプロトコルプロセッサ２，２ａ，２ｂへの
動作指令情報やプロセッサ２，２ａ，２ｂの状態告知情
報等の管理データだけが流れる。5 is the CPU 1, protocol processors 2, 2a, 2
b and the shared memory 3, which are connected to each other, do not transmit communication data to the system bus 5. For example, operation command information to the protocol processors 2, 2a and 2b and the processor 2, 2a and 2b Only management data such as status notification information flows.
前記プロトコルプロセッサ２，２ａ，２ｂの具体的な内
部構造の一例を、符号２のプロトコルプロセッサについ
て示せば第２図の通りである。An example of the specific internal structure of the protocol processors 2, 2a, 2b for the protocol processor of reference numeral 2 is shown in FIG.
第２図において、２１は当該プロトコルプロセッサ全体
の動作制御を行う制御部で、マイクロ制御部２１ａ及び
マイクロコードＲＡＭ２１ｂ等から成る。２２は隣接す
る上下レーヤのプロトコルプロセッサ２ａ，２ｂの間で
プリミティブのヘッダ部分を授受し、かつキューイング
するための入出力機構部で、入出力制御部２２ａ及びＦ
ＩＦＯ（先入れ先出しメモリ）２２ｂ等から成る。２３
はＣＰＵ１との対話を司るための汎用インタフェース部
で、ＣＰＵインタフェース部２３ａ及び入出力レジスタ
部２３ｂ等から成る。２４は前記マイクロ制御部２１ａ
用のレジスタファイル、２５は同じくマイクロ制御２１
ａ用のカウンタ及びタイマ、２６は各レーヤのプロトコ
ルプロセッサが競合することなく、共有メモリ３へアク
セスし得るように設けたメモリアクセスアービトレーシ
ョン部である。In FIG. 2, reference numeral 21 is a control unit that controls the operation of the entire protocol processor, and includes a micro control unit 21a, a micro code RAM 21b, and the like. Reference numeral 22 is an input / output mechanism for transmitting and receiving the header part of the primitive between the protocol processors 2a, 2b of the upper and lower layers adjacent to each other and for queuing.
It comprises an IFO (First In First Out Memory) 22b and the like. 23
Is a general-purpose interface unit for controlling the dialogue with the CPU 1, and includes a CPU interface unit 23a and an input / output register unit 23b. 24 is the micro controller 21a
Register file for the, 25 is also micro control 21
The counter and timer 26 for a are a memory access arbitration unit provided so that the protocol processors of the respective layers can access the shared memory 3 without conflict.
上記構成から成る本発明のプロトコルプロセッサの主た
る機能を列記すると、以下の通りである。The main functions of the protocol processor of the present invention having the above configuration are listed below.
(1)各レーヤのプロトコルプロセッサ２，２ａ，２ｂ
は、隣接する上下両レーヤのプロトコルプロセッサ（第
１図の例では２，２ａまたは２，２ｂ）間でのみ、専用
データ経路４を介して、プリミティブデータを授受す
る。(1) Protocol processor 2, 2a, 2b of each layer
Transmits and receives primitive data via the dedicated data path 4 only between the protocol processors (2, 2a or 2, 2b in the example of FIG. 1) of the upper and lower layers which are adjacent to each other.
(2)各レーヤのプロトコルプロセッサ２，２ａ，２ｂ
は、各々独立に実行可能である。(2) Protocol processor 2, 2a, 2b of each layer
Can be independently executed.
(3)プロトコルの実行は、各プロトコルプロセッサ２，
２ａ，２ｂ内部のマイクロコードＲＡＭ２ｂから読出さ
れたマイクロコードによって行われる。尚、このマイク
ロコードは種々のプロトコルインプリメンテーションに
対応可能なため、ＣＰＵ１等を介して外部メモリ（図示
せず）から前記マイクロコードＲＡＭ２ｂへダウンロー
ドされる。(3) Protocol execution is performed by each protocol processor 2,
It is performed by the microcode read from the microcode RAM 2b inside 2a, 2b. Since this microcode is compatible with various protocol implementations, it is downloaded to the microcode RAM 2b from an external memory (not shown) via the CPU 1 and the like.
次に、第１図及び第２図を参照しながら、本実施例に基
づくプロトコルプロセッサの動作を説明する。Next, the operation of the protocol processor according to this embodiment will be described with reference to FIGS. 1 and 2.
先ず、システム立ち上げ時に、ＣＰＵ１側から、マイク
ロコードＲＡＭ２１ｂへプロトコルインプリメントされ
たマイクロコードをダウンロードする。First, when the system is started up, the microcode implemented with the protocol is downloaded from the CPU 1 side to the microcode RAM 21b.
レーヤのプロトコルが実行される当該プロセッサ２に対
しては、プリミティブのヘッダ部分及び共有メモリ３内
のデータを指すポインタ情報等の情報（以下プリミティ
ブ情報等と呼ぶ）がＦＩＦＯ２２ｂを介して渡される。
このＦＩＦＯは、隣接プロセッサ２ａ，２ｂの処理速度
の差を吸収し、かつプリミティブのキューイングを実現
すべく機能する。Information such as pointer information indicating the header portion of the primitive and the data in the shared memory 3 (hereinafter referred to as primitive information) is passed to the processor 2 that executes the layer protocol via the FIFO 22b.
This FIFO functions to absorb the difference in processing speed between the adjacent processors 2a and 2b and realize the queuing of primitives.
前記プリミティブ情報等はマイクロ制御部２１ａによっ
て解釈され、レジスタファイル２４をワークエリアとし
て、また必要に応じカウンタ及びタイマ２５を使って、
当該自己のレーヤプロトコルを実行する。The primitive information and the like are interpreted by the micro controller 21a, the register file 24 is used as a work area, and the counter and timer 25 are used as necessary,
Executes its own layer protocol.
そして、前記マイクロ制御部２１ａは、先に受取った自
己のプリミティブ情報等を、上位あるいは下位のプロト
コルプロセッサ２ａ，２ｂ用に作成し直し、この作成し
直されたデータを、前記上位あるいは下位のプロトコル
プロセッサ２ａ，２ｂへ、専用データ経路（プリミティ
ブデータ経路）４を介して流す。Then, the micro control unit 21a recreates the previously received primitive information of itself for the upper or lower protocol processors 2a and 2b, and recreates the recreated data into the upper or lower protocol. It flows to the processors 2a and 2b through a dedicated data path (primitive data path) 4.
上述の処理・操作が繰返えされて行くことにより、プロ
トコルデータは、次順各レーヤのプロトコルプロセッサ
に伝って行き、各レーヤのプロトコルが実行される。By repeating the above-mentioned processing and operations, the protocol data is transmitted to the protocol processor of each layer in the next order, and the protocol of each layer is executed.
尚、前記各レーヤのプロトコルプロセッサ２，２ａ，２
ｂは前述したところから明らかなように、特定のＣＰＵ
でなくても動作する機能を有しており、かつ自分のプロ
トコルのプリミティブヘッダだけをアクセスすれば良い
という機能を備えている。Incidentally, the protocol processors 2, 2a, 2 of the respective layers
b is a specific CPU, as is clear from the above description.
It has a function to operate even if it is not, and has a function to access only the primitive header of its own protocol.
発明の効果 以上詳述したように、本発明によれば、各レーヤのプロ
トコルプロセッサは、各々独立にレーヤプロトコルを実
行し、かつそのプロトコルデータは上下両レーヤのプロ
トコルプロセッサ間でのみ授受されるので、装置制御プ
ロセッサの負荷を大巾に軽減できる。As described in detail above, according to the present invention, the protocol processor of each layer independently executes the layer protocol, and the protocol data is exchanged only between the protocol processors of the upper and lower layers. The load on the device control processor can be greatly reduced.
また、通信データはシステムバス上を流れないために、
該システムバスの負荷も軽減される。Also, since communication data does not flow on the system bus,
The load on the system bus is also reduced.
従って、従来の汎用ＣＰＵによるプロトコルインプリメ
ントに比較して、高速の実効通信速度が達成されるとい
う効果がある。Therefore, as compared with the conventional protocol implementation using a general-purpose CPU, a high effective communication speed can be achieved.
第１図は本発明に係るプロトコルプロセッサが適用され
た通信制御システムの要部を示す概略的ブロック図、第
２図は、本発明プロトコルプロセッサの内部構造の一例
を示す概略的ブロック図、第３図は従来のプロトコルプ
ロセッサの代表例を示す概略的ブロック図である。 １……ＣＰＵ（装置制御プロセッサ）、２，２ａ，２ｂ
……プロトコルプロセッサ、２１……制御部、２２……
入出力機構部、２３……汎用インタフェース部、２４…
…レジスタファイル、２５……カウンタ及びタイマ、２
６……メモリアクセスアービトレーション部、３……共
有メモリ、４……専用データ経路（プリミティブデータ
経路）、５……システムバス。FIG. 1 is a schematic block diagram showing a main part of a communication control system to which a protocol processor according to the present invention is applied. FIG. 2 is a schematic block diagram showing an example of an internal structure of the protocol processor of the present invention. The figure is a schematic block diagram showing a typical example of a conventional protocol processor. 1 ... CPU (device control processor), 2, 2a, 2b
...... Protocol processor, 21 ...... Control unit, 22 ......
I / O mechanism section, 23 ... General-purpose interface section, 24 ...
… Register file, 25 …… Counter and timer, 2
6 ... Memory access arbitration unit, 3 ... shared memory, 4 ... dedicated data path (primitive data path), 5 ... system bus.
Claims (1)
独立して実行する複数のプロトコルプロセッサと、実行
すべきプロトコルのヘッダ部分の情報を隣接する前記プ
ロトコルプロセッサ間でのみ直接受け渡しする専用デー
タ経路と、前記それぞれのプロトコルプロセッサが処理
するプロトコルを当該プロトコルプロセッサへの到着順
とする入出力制御手段とを具備することを特徴とするプ
ロトコルプロセッサ。1. A plurality of protocol processors that independently execute processing of each layer of a communication control procedure, and dedicated data that directly transfers information of a header portion of a protocol to be executed between the adjacent protocol processors. A protocol processor, comprising: a path; and an input / output control unit that sets the protocols processed by the respective protocol processors in the order of arrival at the protocol processor.
Priority Applications (1)
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|---|---|---|---|
| JP60256963A JPH0616275B2 (en) | 1985-11-15 | 1985-11-15 | Protocol processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60256963A JPH0616275B2 (en) | 1985-11-15 | 1985-11-15 | Protocol processor |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5018373A Division JPH0716211B2 (en) | 1993-02-05 | 1993-02-05 | Communication control processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62117050A JPS62117050A (en) | 1987-05-28 |
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Family
ID=17299800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60256963A Expired - Lifetime JPH0616275B2 (en) | 1985-11-15 | 1985-11-15 | Protocol processor |
Country Status (1)
| Country | Link |
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| JPH0748752B2 (en) * | 1988-02-18 | 1995-05-24 | 沖電気工業株式会社 | Method of configuring communication control processor |
| JP2598486B2 (en) * | 1988-09-12 | 1997-04-09 | 富士通株式会社 | Communication control device |
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| JPS59117357A (en) * | 1982-12-24 | 1984-07-06 | Ricoh Co Ltd | Data transmitter |
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-
1985
- 1985-11-15 JP JP60256963A patent/JPH0616275B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62117050A (en) | 1987-05-28 |
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