JPH0544052B2 - - Google Patents
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- JPH0544052B2 JPH0544052B2 JP63237163A JP23716388A JPH0544052B2 JP H0544052 B2 JPH0544052 B2 JP H0544052B2 JP 63237163 A JP63237163 A JP 63237163A JP 23716388 A JP23716388 A JP 23716388A JP H0544052 B2 JPH0544052 B2 JP H0544052B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
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- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数ホスト計算機間で互いにネツトワ
ーク資源を共有したり、業務の異なるホストを結
び端末ユーザに多くのサービスを提供する複数シ
ステムネツトワークに係り、特に低コストで、複
数プロセツサ間通信を行うシステムに好適な通信
制御システムに関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a multi-system network that shares network resources among multiple host computers, connects hosts with different businesses, and provides many services to terminal users. In particular, the present invention relates to a communication control system that is low cost and suitable for a system that performs communication between multiple processors.
従来の通信制御装置を用いた計算機間通信方式
の構成例を第２図及び第３図に示す。
An example of a configuration of an intercomputer communication system using a conventional communication control device is shown in FIGS. 2 and 3.
第２図はLAN等の通信網７にそれぞれチヤネ
ルアダプタ（CA）４ａ、通信制御プロセツサ
（CCP）５ａを介して複数の中央処理装置
（CPU）１〜ｎを接続し、通信回線経由で通信す
る方式である。本方式で例えばCPU１からCPUn
にメツセージを送る場合、CPU１は先ずCCP１
のCA４ａに入出力命令を発行し、該CAを介して
CCP１にメツセージを転送する。CCP１の制御
プログラムはLAN７を介し定められた通信プロ
トコルに従つてメツセージをCCPnに転送する。
CCPnはメツセージ中のヘツダー情報より転送す
べきホスト計算機を判別し、同様にCAを介して
CPUnにメツセージを転送する。 In Figure 2, a plurality of central processing units (CPUs) 1 to n are connected to a communication network 7 such as a LAN via a channel adapter (CA) 4a and a communication control processor (CCP) 5a, and communicate via communication lines. It is a method. In this method, for example, from CPU1 to CPUUn
When sending a message to CCP1, CPU1 first sends a message to CCP1.
Issue an input/output command to CA4a of
Forward the message to CCP1. The control program of CCP1 transfers the message to CCPn via LAN7 according to a defined communication protocol.
CCPn determines the host computer to be transferred from the header information in the message, and similarly sends the message via CA.
Transfer message to CPUn.
第３図は一つの通信制御プロセツサ（CCP）
５ａに複数のチヤネルアダプタ（CA）４ａを搭
載し、これをホスト間通信を行う全てのホスト計
算機（CPU）１〜ｎと接続しておき、通信制御
装置内プログラムの指示でチヤネルアダプタ渡り
で目的のCPUと通信する方式である。本方式で
は、CPU１から送られたメツセージは第２図の
方式と同様にCA＃１を介してCCP５ａに転送さ
れる。こゝでCCP５ａの制御プログラムは受領
したメツセージ中のヘツダー情報を読み取り、転
送すべきホスト計算機を判別し、CPUnと接続さ
れているCA＃ｎを介してCPUnにメツセージを
転送する。 Figure 3 shows one communication control processor (CCP)
5a is equipped with multiple channel adapters (CA) 4a, and these are connected to all host computers (CPUs) 1 to n that perform inter-host communication, and the purpose is set across the channel adapters according to instructions from the program in the communication control device. This is a method to communicate with the CPU. In this method, a message sent from the CPU 1 is transferred to the CCP 5a via CA#1, similar to the method shown in FIG. Here, the control program of the CCP 5a reads the header information in the received message, determines the host computer to which it should be transferred, and transfers the message to CPUn via CA#n connected to CPUn.
なお、この種の計算機間通信方式に関連する公
知文献としては、例えば特開昭63−36352号公報
が挙げられる。 Note that, as a known document related to this type of intercomputer communication system, for example, Japanese Patent Application Laid-Open No. 63-36352 can be cited.
上記従来技術においては、通信制御装置（通信
制御プロセツサ）に複数のチヤネルアダプタや、
専用の通信回線を設ける必要がある点や、通信制
御装置内プログラムがメツセージ内ヘツダー情報
判別処理、チヤネルアダプタからの割込み処理、
通信プロトコルに従つてメツセージを転送する処
理、相手ホストへのメツセージ転送処理等のプロ
グラム介入が必要で、オーバヘツドが大きくなる
点について配慮されておらず、コストアツプ、制
御プログラムの複雑化、ホスト計算機間トータル
スループツトの低下等の問題があつた。
In the above conventional technology, a communication control device (communication control processor) includes multiple channel adapters,
It is necessary to set up a dedicated communication line, and the program in the communication control device handles processing for determining header information in messages, processing for interrupts from channel adapters,
Program intervention is required to transfer messages according to the communication protocol, message transfer processing to the other host, etc., and no consideration is given to the fact that the overhead increases, increasing costs, complicating the control program, and reducing the total cost between host computers. There were problems such as decreased throughput.
本発明の目的は、特別な設備を要しない、低コ
ストで制御プログラムの介入やサポートを必要と
しない、高速ホスト計算機間通信、通信制御装置
間通信を行う通信制御システムを提供することに
ある。 An object of the present invention is to provide a communication control system that performs high-speed communication between host computers and communication between communication control devices, which does not require special equipment, is low cost, and does not require control program intervention or support.
上記目的を達成するために、本発明は複数の通
信制御プロセツサとこれらを複数のホスト計算機
に接続するためのチヤネルアダプタを備えた通信
制御プロセツサシステムにおいて、チヤネルアダ
プタに、各通信制御プロセツサインターフエイス
制御部とホスト計算機インターフエイス制御部、
及び任意の組合せのインターフエイス制御部間で
通信が可能な通信経路制御部を備え、各インター
フエイス制御部に当該プロセツサから任意のプロ
セツサとの通信を行えるよう、他のインターフエ
イス制御部対応に複数の論理パスアドレスを持た
せ、かつプロセツサからの起動時、起動アドレス
が論理パスアドレスに含まれているか判定し、含
まれていたら通信経路制御部に連絡して通信を要
求する相手側インターフエイス制御部との通信経
路を接続し、プロセツサ間通信を行うようにした
ことを特徴とする。
To achieve the above object, the present invention provides a communication control processor system equipped with a plurality of communication control processors and a channel adapter for connecting these to a plurality of host computers. interface control unit and host computer interface control unit,
and a communication path control unit that can communicate between any combination of interface control units, and each interface control unit has a plurality of communication path control units corresponding to other interface control units so that the processor can communicate with any processor. The other side interface control has a logical path address of 1, and when booted from the processor, determines whether the boot address is included in the logical path address, and if so, contacts the communication path control unit and requests communication. This feature is characterized in that a communication path between the processors and the processors is connected to perform inter-processor communication.
また、通信経路制御部に、各インターフエイス
制御部対応に動作状態及び入出力動作を要求して
いる要求元アドレス、コマンド情報からなる入出
力キユーを設け、かつ相手インターフエイス制御
部が他のプロセツサと通信中でビジーであつた
り、同時に複数のプロセツサからの入出力要求が
あつた場合、入出力要求を全て受付けて、入出力
動作を行うもの以外をキユーイングしておき、該
インターフエイス制御部が動作可能となつた時、
以前キユーイングしておいた入出力要求を実行す
るようにしたことを特徴とする。 In addition, the communication path control unit is provided with an input/output queue consisting of the operating state, request source address requesting input/output operation, and command information for each interface control unit, and the other interface control unit is configured to communicate with other processors. If the interface controller is busy communicating with the processor, or if there are input/output requests from multiple processors at the same time, the interface controller accepts all input/output requests and queues those that do not perform input/output operations. When it becomes operational,
It is characterized by executing previously queued input/output requests.
ホスト計算機インターフエイス制御部及び通信
制御プロセツサインターフエイス制御部は対応す
るホスト計算機、通信制御プロセツサからの入出
力要求を受け、起動アドレスが自身で持つている
論理パスアドレスに含まれているか判定し、含ま
れていたら起動シーケンスを継続し、コマンドを
受領する。次に通信経路制御部に連絡し、相手側
インターフエイス制御部との通信経路を接続する
よう要求する。
The host computer interface control unit and communication control processor interface control unit receive input/output requests from the corresponding host computer and communication control processor, and determine whether the startup address is included in the logical path address that it owns. , if it is included, continue the startup sequence and receive the command. Next, it contacts the communication path control section and requests to establish a communication path with the other side's interface control section.
通信経路制御部は各インターフエイス制御部か
らの接続要求を受け、各インターフエイス制御部
対応に持つている動作状態情報を読み、相手イン
ターフエイス制御部が動作可能かチエツクし、動
作可能であれば相手側インターフエイス制御部と
の通信路を接続する。次に相手側インターフエイ
ス制御部を通じて相手プロセツサにデータ転送要
求を行い、相手プロセツサから肯定コマンドが入
つたらデータ転送を開始するよう両インターフエ
イス制御部に指示する。尚、当該インターフエイ
ス制御部が動作中であれば、当該入出力要求をキ
ユーイングしておき、動作可能状態になつた時、
前記手順で入出力動作を実行するよう動作する。 The communication path control unit receives a connection request from each interface control unit, reads the operating status information corresponding to each interface control unit, checks whether the other interface control unit is operable, and if it is operable, Connect the communication path with the other party's interface control unit. Next, a data transfer request is made to the other processor through the other side interface control unit, and when an affirmative command is received from the other side processor, both interface control units are instructed to start data transfer. If the interface control unit is in operation, the input/output request is queued, and when it becomes operational,
It operates to perform input/output operations according to the above procedure.
以上のように本通信制御システムのチヤネルア
ダプタが動作することにより、ホスト計算機や通
信制御プロセツサ間通信のために各々のプログラ
ムの介入やサポートによりデータルーテイングを
行う必要がないので、プロセツサ間通信のトータ
ルスループツトが向上し、また、専用の通信回線
や複数のチヤネルアダプタが不要となるので、低
コストで高速ホスト間通信、通信制御プロセツサ
間通信を実現できる。 By operating the channel adapter of this communication control system as described above, there is no need to perform data routing through the intervention and support of each program for communication between the host computer and communication control processors. The total throughput is improved, and since a dedicated communication line and multiple channel adapters are not required, high-speed communication between hosts and communication between communication control processors can be realized at low cost.
以下、本発明の一実施例について図面により説
明する。
An embodiment of the present invention will be described below with reference to the drawings.
第１図は本発明の一実施例のシステム構成図
で、１は中央処理装置（CPU）、２はチヤネル、
３は通信制御システムである。本発明は通信制御
システム３に係り、該通信制御システムは、複数
のホスト計算機１にそれぞれチヤネル２を介して
接続されるチヤネルアダプタ４、複数の通信回線
にそれぞれ接続される複数の通信制御プロセツサ
モジユール（以下、プロセツサモジユールと呼
ぶ）５、サービスプロセツサ６より構成される。 FIG. 1 is a system configuration diagram of an embodiment of the present invention, in which 1 is a central processing unit (CPU), 2 is a channel,
3 is a communication control system. The present invention relates to a communication control system 3, which includes a channel adapter 4 connected to a plurality of host computers 1 via channels 2, and a plurality of communication control processors connected to a plurality of communication lines, respectively. It is composed of a module (hereinafter referred to as a processor module) 5 and a service processor 6.
第４図はチヤネルアダプタ４の本発明に係わる
部分の詳細ブロツク図である。第４図において、
１０はホスト計算機側インターフエイス制御部１
０−１〜１０−ｎ、１１はプロセツサモジユール
側インターフエイス制御部１１−１〜１１−ｎで
ある。１２〜１４は通信経路制御部を構成する部
分で、１２は任意の組合せのインターフエイス制
御部間の通信路を接続する通信路スイツチング
部、１３は各インターフエイス制御部１０，１１
の動作状態を管理したり、入出力要求のキユーイ
ング、起動アドレスに対応する相手側インターフ
エイス制御部の論理デバイスの判別等の処理を行
うマスクロプロセツサ、１４はマイクロプロセツ
サ１３が制御動作を行うためのプログラムや制御
情報を格納するメモリである。 FIG. 4 is a detailed block diagram of the portion of the channel adapter 4 related to the present invention. In Figure 4,
10 is a host computer side interface control unit 1
0-1 to 10-n and 11 are processor module side interface control units 11-1 to 11-n. 12 to 14 are parts constituting a communication path control unit, 12 is a communication path switching unit that connects communication paths between arbitrary combinations of interface control units, and 13 is a communication path switching unit for each interface control unit 10, 11.
A microprocessor 14 performs control operations such as managing the operating state of the controller, queuing input/output requests, and determining the logical device of the other side interface control unit corresponding to the startup address. This is memory that stores programs and control information.
第５図は各インターフエイス制御部間で通信を
行うために、インターフエイス制御部内にサービ
スプロセツサ６により設定される論理パスアドレ
スメモリの内容をインターフエイス制御部１０−
１を例に示した図である。 FIG. 5 shows how the contents of the logical path address memory set by the service processor 6 in the interface control unit are transferred to the interface control unit 10-1 in order to communicate between each interface control unit.
1 is a diagram illustrating example No. 1.
第６図はホスト計算機側インターフエイス制御
部１０の詳細ブロツク図である。第６図におい
て、２０はCPUからの起動シーケンスに対し、
起動アドレスが自分のデバイスアドレス範囲に含
まれるものかどうかアドレスをチエツクしたり、
起動コマンドを保持しておきマイクロプロセツサ
１３に起動受付を報告する起動制御部、２１は
CPUから送られてきた起動アドレスと論理パス
アドレスメモリ２２の全てのアドレスとのコンペ
ア動作を行うアドレス比較回路、２２は第５図に
示す論理パスアドレスが格納される論理パスアド
レスメモリ、２３は起動コマンドを保持しておく
コマンドレジスタ、２４はCPUからの起動アド
レスを保持しておくアドレスレジスタ、２５はマ
イクロプロセツサ１３から指示され、CPUにス
テータスレジスタ２６にセツトされたステータス
を転送するステータス転送制御部、２７はマイク
ロプロセツサ１３から指示され、CPUと通信路
スイツチング部１２とのデータ転送を制御するデ
ータ転送制御部である。 FIG. 6 is a detailed block diagram of the host computer side interface control section 10. In Figure 6, 20 corresponds to the boot sequence from the CPU.
Check the address to see if the boot address is within your device address range,
A startup control unit 21 holds a startup command and reports startup acceptance to the microprocessor 13.
An address comparison circuit that performs a comparison operation between the startup address sent from the CPU and all addresses in the logical path address memory 22, 22 is a logical path address memory in which the logical path address shown in FIG. 5 is stored, and 23 is a startup address. A command register 24 holds a command, an address register 24 holds a startup address from the CPU, and a status transfer control 25 transfers the status set in the status register 26 to the CPU as instructed by the microprocessor 13. A section 27 is a data transfer control section which controls data transfer between the CPU and the communication path switching section 12 under instructions from the microprocessor 13.
第７図は通信路スイツチング部１２の詳細ブロ
ツク図である。第７図において、３０はインター
フエイス制御部とのインターフエイス制御と、マ
イクロプロセツサ１３からの指示により他のイン
ターフエイス制御部からのデータアウト線の切替
を行うインターフエイス切替部、３１は他のイン
ターフエイス切替部からのデータアウト線の選択
を行うセレクタ、３２はマイクロプロセツサ１３
からどのインターフエイス切替部からのデータア
ウト線の選択を行うか指示する経路選択レジスタ
である。 FIG. 7 is a detailed block diagram of the communication path switching section 12. In FIG. 7, 30 is an interface switching unit that performs interface control with the interface control unit and switching of data out lines from other interface control units according to instructions from the microprocessor 13; A selector 32 is a microprocessor 13 for selecting a data out line from the interface switching section.
This is a route selection register that instructs which interface switching unit is to select a data out line from.
第８図はメモリ１４上の各インターフエイス制
御部の動作状態を管理するステータステーブルの
フオーマツトであり、第９図は各インターフエイ
ス制御部が動作中に当該インターフエイス制御部
に対し他のインターフエイス制御部からの入出力
要求があつた場合、キユーイングしておくメモリ
１４上のキユーイングテーブルのフオーマツトで
ある。 FIG. 8 shows the format of a status table that manages the operating status of each interface control unit in the memory 14, and FIG. This is the format of the queuing table in the memory 14 that is queued when an input/output request is received from the control unit.
第１０図はマイクロプロセツサ３が行う処理の
フローチヤート、第１１図は従来方式のホスト
CPU１からCPUn間通信のシーケンス図、第１２
図は本発明による通信のシーケンス図である。 Figure 10 is a flowchart of the processing performed by the microprocessor 3, and Figure 11 is a conventional host.
Sequence diagram of communication between CPU1 and CPUn, 12th
The figure is a sequence diagram of communication according to the present invention.
次にCPU１からCPUnにメツセージを転送する
場合を例に、本発明によるチヤネルアダプタ４の
動作を説明する。 Next, the operation of the channel adapter 4 according to the present invention will be described using as an example the case where a message is transferred from the CPU 1 to the CPUn.
CPU１はインターフエイス制御部１０−１内
の論理パスアドレスメモリ２２に設定されている
第５図に示す論理パスアドレスのうち、インター
フエイス制御部１０−ｎに対応づけられたデバイ
スアドレス１７を用いて入出力命令を発行する。
これにより、第６図に示すインターフエイス制御
部内の起動制御部２０にて、起動シーケンス制御
が行われる。すなわち、CPU１から送られてく
る起動アドレスが論理パスアドレスメモリ２２に
設定されている論理パスアドレスに含まれている
か、アドレス比較回路２１でチエツクし、含まれ
ていればシーケンスを続行し、起動アドレスをア
ドレスレジスタ２４に保持し、続いて送られてく
るコマンドをコマンドレジスタ２３に保持する。
こゝで起動制御部２０はマイクロプロセツサ１３
に、入出力要求があつた事を示す報告をマイクロ
プロセツサバス１５の割込線を使用して行う。 The CPU 1 uses the device address 17 associated with the interface control unit 10-n among the logical path addresses shown in FIG. 5 set in the logical path address memory 22 in the interface control unit 10-1. Issue input/output instructions.
As a result, the startup control section 20 in the interface control section shown in FIG. 6 performs startup sequence control. That is, the address comparison circuit 21 checks whether the startup address sent from the CPU 1 is included in the logical path addresses set in the logical path address memory 22, and if so, the sequence is continued and the startup address is is held in the address register 24, and the subsequently sent command is held in the command register 23.
Here, the startup control unit 20 is the microprocessor 13
Then, a report indicating that an input/output request has been received is made using the interrupt line of the microprocessor bus 15.
マイクロプロセツサ１３は、これに対し第１０
図に示すフローチヤートに従つて処理を実行す
る。まず、割込み要因を調べ（ステツプ40）、入
出力要求であれば、どのインターフエイス制御部
からのものか調べる（ステツプ41）。次に、当該
インターフエイス制御部におけるアドレスレジス
タ２４、コマンドレジスタ２３の内容をマイクロ
プロセツサバス１５を通じて読み込み（ステツプ
42）、第８図に３３で示すメモリ１４内のステー
タステーブルの相手先インターフエイス制御部１
０−ｎの状態をチエツクし（ステツプ44）、動作
中であれば、第９図に示すキユーイングテーブル
１０−ｎのキユーポインタで示される位置に要求
元アドレスとコマンドをキユーイングし（ステツ
プ47）、自側ステータスをコマンド待ち状態にす
る（ステツプ49）。又、動作中でなければ、相手
先インターフエイス制御部１０−ｎの第６図に示
すステータス制御部２５のステータスレジスタ２
６にデータ転送要求を示すステータスをセツト
し、CPUnへのステータス転送を指示する（ステ
ツプ45）。CPUnは本ステータスを受領すると、
データ転送開始を示す入出力命令をインターフエ
イス制御部１０−ｎの論理パスアドレスメモリ内
の１０−１対応アドレスを用いて発行する。 In contrast, the microprocessor 13
Processing is executed according to the flowchart shown in the figure. First, the cause of the interrupt is checked (step 40), and if it is an input/output request, it is checked from which interface control unit the request came from (step 41). Next, the contents of the address register 24 and command register 23 in the interface control section are read through the microprocessor bus 15 (step
42), the destination interface control unit 1 of the status table in the memory 14 shown at 33 in FIG.
Checks the status of 0-n (step 44), and if it is in operation, queues the request source address and command at the position indicated by the queue pointer in the queuing table 10-n shown in FIG. 9 (step 47), Set the local status to a command waiting state (step 49). If it is not in operation, the status register 2 of the status control unit 25 shown in FIG. 6 of the destination interface control unit 10-n
6 to indicate a data transfer request, and instruct the CPUn to transfer the status (step 45). When CPUn receives this status,
An input/output command indicating the start of data transfer is issued using the address corresponding to 10-1 in the logical path address memory of the interface control unit 10-n.
インターフエイス制御部１０−ｎは、前述と同
様にCPUnからの起動制御を行い、入出力要求が
あつた事を示す割込みをマイクロプロセツサ１３
に起こす。マイクロプロセツサ１３は、第１０図
に示すフローチヤートのステツプ40→41→42→44
の順で処理し、相手先ステータス１０−１がコマ
ンド待ちであるので、データ転送を開始すべく、
第７図に示す通信路スイツチング部１２内のイン
ターフエイス切替部３０−１０−１の経路選択レ
ジスタ３２に１０−ｎデータアウト線を選択する
選択パターンをセツトし、インターフエイス切替
部３０−１０−ｎの経路選択レジスタ３２に１０
−１データアウト線を選択する選択パターンをセ
ツトし、互いの通信路のスイツチングを行い（ス
テツプ46）、第６図に示すインターフエイス制御
部１０−１及び１０−ｎのデータ転送制御部２７
に対しデータ転送を起動する（ステツプ48）。 The interface control unit 10-n performs startup control from CPUn in the same manner as described above, and sends an interrupt indicating that an input/output request has been received to the microprocessor 13.
Wake up. The microprocessor 13 executes steps 40→41→42→44 of the flowchart shown in FIG.
Since the destination status 10-1 is waiting for a command, in order to start data transfer,
A selection pattern for selecting the 10-n data out line is set in the route selection register 32 of the interface switching unit 30-10-1 in the communication path switching unit 12 shown in FIG. 10 in the route selection register 32 of n.
A selection pattern for selecting the -1 data out line is set, mutual communication paths are switched (step 46), and the data transfer control units 27 of the interface control units 10-1 and 10-n shown in FIG.
Activate data transfer for (step 48).
その後、データ転送制御部２７からのデータ転
送終了を示す割込みを契機に、マイクロプロセツ
サは第１０図に示すステツプ40→43の処理で、キ
ユーテーブルに入つている待ち状態となつている
入出力要求処理を順次実行する。 Thereafter, in response to an interrupt from the data transfer control unit 27 indicating the end of data transfer, the microprocessor executes steps 40→43 shown in FIG. Execute output request processing sequentially.
以上のように、通信制御システムのチヤネルア
ダプタ４が起動アドレスを基に通信相手を判別
し、通信路のルーテイング制御や入出力要求の実
行管理を行うので、通信プロセツサのプログラム
介入、例えば第１１図に示すCPU１からの起動
受付処理、データ転送起動処理（タイムチヤート
50）及びデータ転送終了割込み処理、通信プロト
コルに従つてメツセージ送出処理（タイムチヤー
ト51）が不要となり、同様に相手側通信プロセツ
サの回線からのメツセージ受信処理、CPUnへの
データ転送起動処理（タイムチヤート52）も不要
となるため、第１２図に示すように、CPU１か
らCPUnへのメツセージ転送に係わるオーバーヘ
ツドがCAのマイクロプログラム処理（タイムチ
ヤート54）のみとなり、スループツトが大巾に向
上できる。加えて第２図、第３図に示す専用回線
や複数のチヤネルアダプタが不要となるので、低
コストで高速コスト間通信が実現できる。 As described above, the channel adapter 4 of the communication control system determines the communication partner based on the activation address and performs communication channel routing control and execution management of input/output requests. Start reception processing from CPU1, data transfer start processing (time chart) shown in
50) and data transfer end interrupt processing, message sending processing (time chart 51) according to the communication protocol is no longer required, and similarly message reception processing from the other party's communication processor line and data transfer start processing to CPUn (time chart 51) are no longer required. 52) is also no longer necessary, and as shown in FIG. 12, the overhead associated with message transfer from the CPU 1 to the CPU Un is reduced to the CA microprogram processing (time chart 54), and throughput can be greatly improved. In addition, since the dedicated line and multiple channel adapters shown in FIGS. 2 and 3 are not required, high-speed inter-cost communication can be realized at low cost.
なお、上記実施例ではホスト計算機間通信の例
を述べたが、通信制御プロセツサ間通信も同じ動
作となるので、例えば複数の通信制御プロセツサ
間でOSIプロトルコのレイヤ処理の機能分散を行
う場合や、異なる通信制御プロセツサ間に接続さ
れた端末間でホストCPUを使用しないので通信
を行う場合、あるいはマスタ通信制御プロセツサ
にコンソール、デイスク、プリンタを持たせ他の
プロセツサで前記資源を共有する場合、等の通信
制御プロセツサ間通信にも同様の効果を奏する。 In the above embodiment, an example of communication between host computers was described, but communication between communication control processors also operates in the same way. , when communicating between terminals connected to different communication control processors without using the host CPU, or when the master communication control processor has a console, disk, and printer and other processors share the resources, etc. A similar effect can be achieved for communication control between processors.
以上のように、本発明によれば、通信制御シス
テムのチヤネルアダプタに複数のホスト計算機イ
ンターフエイス制御部と複数の通信制御プロセツ
サインターフエイス制御部、及び任意の組合せの
インターフエイス制御部間で通信が可能な通信経
路制御部を備え、前記各インターフエイス制御部
に当該プロセツサから任意のプロセツサとの通信
が行えるよう複数の論理パスアドレスを持たせ、
通信経路制御部に各インターフエイス制御部の動
作状態と入出力動作待ちとなつている要求元アド
レスとコマンドからなる入出力キユーを設け、プ
ロセツサからの起動アドレスに対応した相手プロ
セツサとの通信路の接続や入出力要求のキユーイ
ングをチヤネルアダプタ自身で行うので、通信制
御プロセツサのプログラムの介入・サポートが不
要となり、チヤネルアダプタの高速性（例えば
6MB／Ｓ転送）を最大限に生かすことができ、
ホスト計算機間通信、通信制御プロセツサ間通信
のスループツトを向上することができる。又、通
信制御プロセツサ間に専用回線を設けたり、チヤ
ネルアダプタを通信するホスト計算機の数だけ持
つ必要がなくなるので、ホスト計算機間通信を低
コストで実現できる効果がある。
As described above, according to the present invention, communication between a plurality of host computer interface control units, a plurality of communication control processor interface control units, and any combination of interface control units is provided in a channel adapter of a communication control system. each interface control unit has a plurality of logical path addresses so that the processor can communicate with any processor;
The communication path control unit is provided with an input/output queue consisting of the operating status of each interface control unit, request source addresses and commands waiting for input/output operations, and the communication path with the other processor corresponding to the startup address from the processor is established. Since the channel adapter performs the queuing of connections and input/output requests by itself, there is no need for intervention or support from the communication control processor program.
6MB/S transfer).
The throughput of communication between host computers and communication between communication control processors can be improved. Furthermore, since it is not necessary to provide a dedicated line between communication control processors or to have channel adapters corresponding to the number of host computers to be communicated with, there is an effect that communication between host computers can be realized at low cost.
第１図は本発明の通信制御システムの構成図、
第２図及び第３図は従来のホスト間通信を行うシ
ステムの構成図、第４図は第１図の通信制御シス
テムのチヤネルアダプタの一実施例の構成を示す
ブロツク図、第５図はチヤネルアダプタ内のイン
ターフエイス制御部１０−１の論理パスアドレス
メモリのフオーマツト図、第６図はインターフエ
イス制御部の詳細構成図、第７図はチヤネルアダ
プタ内の通信路スイツチング部の詳細構成図、第
８図及び第９図はメモリ上のステータステーブ
ル、キユーイングテーブルのフオーマツトを示す
図、第１０図はマイクロプロセツサの処理の流れ
を示すフローチヤート、第１１図は従来方式の
LANを用いたホスト間通信のシーケンス図、第
１２図は本発明による方式のホスト間通信のシー
ケンス図である。
１……中央処理装置、２……チヤネル、３……
通信制御システム、４……チヤネルアダプタ、５
……通信制御プロセツサモジユール、７……
LAN（通信網）、１０，１１……インターフエイ
ス制御部、１２……通信路スイツチング部、１３
……マイクロプロセツサ。
FIG. 1 is a configuration diagram of the communication control system of the present invention,
Figures 2 and 3 are block diagrams of a conventional system for performing communication between hosts, Figure 4 is a block diagram showing the configuration of an embodiment of a channel adapter in the communication control system of Figure 1, and Figure 5 is a block diagram of a channel adapter. 6 is a detailed configuration diagram of the interface control unit. FIG. 7 is a detailed configuration diagram of the communication path switching unit in the channel adapter. Figures 8 and 9 are diagrams showing the format of the status table and queuing table in memory, Figure 10 is a flowchart showing the flow of processing by the microprocessor, and Figure 11 is a diagram showing the format of the status table and queuing table in memory.
FIG. 12 is a sequence diagram of host-to-host communication using a LAN. FIG. 12 is a sequence diagram of host-to-host communication using the method according to the present invention. 1... central processing unit, 2... channel, 3...
Communication control system, 4... Channel adapter, 5
...Communication control processor module, 7...
LAN (communication network), 10, 11...interface control unit, 12...communication path switching unit, 13
...Microprocessor.
Claims (1)
のホスト計算機に接続するためのチヤネルアダプ
タを備えた通信制御プロセツサシステムにおい
て、 チヤネルアダプタに、各通信制御プロセツサイ
ンターフエイス制御部とホスト計算機インターフ
エイス制御部、及び任意の組合わのインターフエ
イス制御部間の接続制御を行う通信経路制御部を
備え、 各インターフエイス制御部に、当該プロセツサ
から任意のプロセツサとの通信を行えるよう他の
インターフエイス制御部対応に複数の論理パスア
ドレスを持たせ、かつ、プロセツサから起動時、
起動アドレスが論理パスアドレスに含まれるか判
定し、含まれていたら通信経路制御部に連絡する
手段を設け、 通信経路制御部は前記インターフエイス制御部
からの連絡を受け、通信を要求する相手側インタ
ーフエイス制御部との通信経路を接続し、プロセ
ツサ間通信を行うようにしたことを特徴とする通
信制御システム。 ２ 通信経路制御部に、各インターフエイス制御
部対応に動作状態及び入出力動作を要求している
要求元アドレス、コマンド情報からなる入出力キ
ユーを設け、相手インターフエイス制御部が他の
プロセツサと通信中でビジーであつたり、同時に
複数のプロセツサからの入出力要求があつた場
合、入出力要求を全て受付けて、入出力動作を行
うもの以外をキユーイングしておき、該インター
フエイス制御部が動作可能となつた時、以前キユ
ーイングしておいた入出力要求を実行するように
したことを特徴とする請求項１記載の通信制御シ
ステム。[Scope of Claims] 1. In a communication control processor system comprising a plurality of communication control processors and a channel adapter for connecting these to a plurality of host computers, each communication control processor interface control unit is provided in the channel adapter. and a host computer interface control unit, and a communication path control unit that controls connections between the interface control unit and any combination of interface control units. Provide multiple logical path addresses for other interface control units, and when started from the processor,
A means is provided to determine whether the startup address is included in the logical path address, and if so, to contact the communication path control unit, and the communication path control unit receives the communication from the interface control unit and sends the communication request to the other party. A communication control system characterized in that a communication path is connected to an interface control unit to perform inter-processor communication. 2 The communication path control unit is provided with an input/output queue consisting of the operating status, request source address requesting input/output operations, and command information for each interface control unit, so that the other interface control unit can communicate with other processors. If the interface controller is busy or there are input/output requests from multiple processors at the same time, the interface control unit can operate by accepting all input/output requests and queuing those other than those that perform input/output operations. 2. The communication control system according to claim 1, wherein the previously queued input/output request is executed when the input/output request is executed.
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