JPH06153025A - ディジタル遅延素子 - Google Patents

Abstract

(57)【要約】 【目的】 設定する遅延量と信号の遅延量が一致するデ
ィジタル遅延素子を提供する。 【構成】 第１の入力信号を第１の遅延回路108で遅延
させて出力し、第２の入力信号と第１の遅延回路108の
出力の何れかを第２の遅延回路109で遅延させた信号を
出力する。但し、２つの遅延回路の遅延量は、外部から
の設定遅延量を変換した値である。 【効果】 設定する遅延量が同一の時、遅延素子の遅延
量設定回路が１系統だけになり、回路規模が減少する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、映像信号における高域
の成分を補正ないし強調することにより画像の輪郭を補
正する輪郭補正回路及びそれに用いられるディジタル遅
延素子に関する。

【０００２】

【従来の技術】画面の垂直方向に対する輪郭補正信号を
生成する場合、１水平走査期間及び２水平走査期間遅延
する回路が必要不可欠である。

【０００３】従来の遅延素子を、図面を参照しながら説
明する。図２は従来の遅延素子の構成例である。図２に
おいて、２０１と２０２は遅延される信号を入力する入
力端子、２０３と２０５は遅延量を入力する入力端子、
２０４は遅延素子の使用方法を制御する信号を入力する
入力端子、２０６と２０７は遅延回路、２０８は選択回
路、２０９と２１０は出力端子、２１１は遅延素子であ
る。

【０００４】以上の様に構成された遅延素子は、２通り
の使用方法があり、以下その動作について説明する。先
ず、第１の使用方法について説明する。入力端子２０１
からの入力信号を遅延回路２０６で遅延させ、出力端子
２０９から出力するだけでなく、さらに遅延回路２０７
で遅延させて出力端子２１０から出力する。入力端子２
０３及び２０５から入力する遅延量は、選択回路２０８
での遅延量も含めた値を入力する。

【０００５】この使用方法によれば、入力信号を遅延さ
せた信号とさらに遅延させた信号を得ることができ、最
初の遅延量を１水平走査期間となるように設定し、さら
に遅延する遅延量を１水平走査期間となるように設定す
ることにより、入力信号の１水平走査期間遅延信号とさ
らに１水平走査期間遅延した信号すなわち２水平走査期
間遅延信号を得ることができる。但し、選択回路での遅
延量が原因で、遅延素子に入力する２つの遅延量は同じ
値にはできない。

【０００６】次に、第２の使用方法について説明する。
入力端子２０１からの入力信号を遅延回路２０６で遅延
させ、出力端子２０９から出力し、入力端子２０２から
の入力信号を選択回路２０８を通して遅延回路２０７に
入力し、遅延回路２０７で遅延させた後、出力端子２１
０から出力する。入力端子２０３及び２０５から入力す
る遅延量は、選択回路２０８での遅延量も含めた値を入
力する。

【０００７】この使用方法によれば、２つの入力信号を
別々の任意の遅延量で遅延させることができる。但し、
２つの入力信号を２つとも同じ値だけ遅延させようとす
るとき、選択回路２０８の遅延量が原因で、外部から設
定する２つの遅延量を同じ値にはできない。

【０００８】以上の様に、従来の遅延素子は２通りの使
用方法があり、この２通りの使用方法を持つ遅延素子は
輪郭補正回路において、有効な遅延素子である。次にこ
の遅延素子を用いた輪郭補正回路について説明する。

【０００９】図３は従来の遅延素子を用いた輪郭補正回
路の構成例である。図３において、３０１と３０２と３
０３は映像信号を入力する入力端子、３０４と３０５と
３０６と３０７は遅延量を設定する遅延量設定回路、３
０８と３０９は遅延素子、３１０は輪郭補正信号生成回
路、３１１は遅延量補正回路、３１２と３１３と３１４
は加算器、３１５と３１６と３１７は出力端子である。

【００１０】以上の様に構成された輪郭補正回路につい
て、以下その動作を説明する。入力端子３０１から入力
された映像信号（Ｇ０）が遅延素子３０８により１水平
走査期間遅延されＧ１となり、２水平走査期間遅延され
Ｇ２となる。ここで、遅延素子３０８は上述した第１の
使用方法を用いている。輪郭補正信号生成回路３１０で
は、信号（Ｇ０）と（Ｇ１）と（Ｇ２）から輪郭補正信
号（Ｅ１）を生成する。信号（Ｇ１）は遅延量補正回路
３１１で輪郭補正信号生成回路３１０での遅延量だけ補
正されて信号（Ｇ３）となる。輪郭補正信号（Ｅ１）を
信号（Ｇ３）に加算することにより、輪郭補正された信
号となり出力端子３１５から出力される。

【００１１】また、入力端子３０２及び３０３から入力
された映像信号（Ｂ０）及び（Ｒ０）は遅延素子３０９
で１水平走査期間と遅延回路３１１での遅延補正量を合
わせた値だけ遅延させ、信号（Ｂ０）は（Ｂ３）に、信
号（Ｒ０）は（Ｒ３）となる。ここで、遅延素子３０９
は上述した第２の使用方法である。そして、信号（Ｂ
３）は加算器３１３で輪郭補正信号Ｅ１と加算し、輪郭
補正された信号となり出力端子３１６から出力される。
信号（Ｒ３）は加算器３１４で輪郭補正信号（Ｅ１）と
加算し、輪郭補正された信号となり出力端子３１７から
出力される。以上の動作によって、入力端子３０１、３
０２、３０３から入力された映像信号は輪郭補正されて
出力端子３１６、３１７、３１８から出力される。

【００１２】

【発明が解決しようとする課題】しかしながら従来技術
によれば、遅延素子内部にある２つ遅延回路の片方の入
力には選択回路を通った信号が入力され、選択回路での
遅延量が加算される。従って、遅延素子に与える２つの
遅延量は異なる値にしなければならず、遅延量設定用回
路が２系統必要となる。

【００１３】また、従来の遅延素子を用いた輪郭補正回
路においても、１個の遅延素子に対して遅延量設定回路
が２系統必要となるので、回路規模の増大を招く。

【００１４】本発明は、上記従来の問題点を解決するも
のであり、外部から設定した遅延量に内部の選択回路等
の遅延量を考慮した値を加算或いは減算することによ
り、外部から設定した遅延量と信号の遅延量が一致する
ディジタル遅延素子の提供を目的とする。

【００１５】

【課題を解決するための手段】本発明のディジタル遅延
素子は、第１の入力信号を外部から設定した第１の遅延
量だけ遅延する第１の遅延回路と、前記第１の遅延量を
変換して前記第１の遅延回路へ伝える第１の変換回路
と、第２の入力信号と前記第１の遅延回路の出力信号の
何れかを選択し出力する選択回路と、前記選択回路から
の出力信号を外部から設定した第２の遅延量だけ遅延す
る第２の遅延回路と、前記第２の遅延量を変換して前記
第２の遅延回路へ伝える第２の変換回路とを具備する。

【００１６】

【作用】上記構成により、本発明のディジタル遅延素子
は、信号の遅延量と設定した遅延量が一致させることが
できるので、２つの信号の遅延量を同じ値にして使用す
る際に、設定する遅延量を同一の値にできる。

【００１７】

【実施例】

（実施例１）以下、本発明の一実施例について、図面を
参照しながら説明する。図１は本実施例のディジタル遅
延素子を示した図である。

【００１８】図１において、１０１と１０２は遅延させ
る信号の入力端子、１０３と１０５は遅延量の入力端
子、１０４は遅延素子の２通りの使用方法を選択する信
号の入力端子、１０６と１０７は遅延量の変換回路、１
０８と１０９は信号の遅延回路、１１０は遅延回路１０
８の出力と入力端子１０２からの信号の何れかを選択す
る選択回路、１１１と１１２は遅延された信号の出力端
子、１１３は遅延素子である。

【００１９】以上の様に構成されたディジタル遅延素子
について、以下その動作を説明する。入力端子１０３と
１０５から遅延量として１水平走査期間を入力する。入
力端子１０４には、選択回路１１０が入力端子１０２か
らの信号を選択するための信号を入力する。入力端子１
０１から入力した信号は遅延回路１０８で遅延され出力
端子１１１から出力される。その遅延量は１水平走査期
間となる。また、入力端子１０２から入力した信号は選
択回路１１０を通して遅延回路１０９に入力され、遅延
された後に出力端子１１２から出力される。その遅延量
は１水平走査期間となる。

【００２０】変換回路１０６では、入力端子１０３から
入力された遅延量を補正する。その補正量には、遅延回
路１０８に入力される遅延量と遅延素子１１３での信号
の遅延量との差を用いる。また、変換回路１０７では、
入力端子１０５から入力された遅延量から補正量を減算
する。その補正量には、遅延回路１０９に入力される遅
延量と遅延素子１１３での信号の遅延量との差を用い
る。以上の動作となるので、遅延素子に入力する遅延量
は１水平走査期間だけになる。従って、遅延素子の遅延
量設定回路は１系統だけとなる。

【００２１】（実施例２）以下、本発明の他の実施例に
ついて、図面を参照しながら説明する。図４は図１に示
すディジタル遅延素子を用いた輪郭補正回路の実施例を
示した図である。

【００２２】図４において、４０１と４０２と４０３は
映像信号を入力する入力端子である。４０４と４０５は
遅延量を設定する遅延量設定回路である。４０６と４０
７は本発明の遅延素子である。４０８は輪郭補正信号生
成回路、４０９は輪郭補正信号生成回路４０８での遅延
量の分だけ遅延する遅延量補正回路、４１０と４１１と
４１２は輪郭補正信号と各映像信号を加算する加算器、
４１３と４１４と４１５は輪郭補正された信号を出力す
る出力端子である。

【００２３】以上の様に構成された本実施例について、
以下その動作を説明する。まず、入力端子４０１から入
力された信号は、遅延素子４０６で１水平走査期間遅延
された信号（Ｇ４１）と、２水平走査期間遅延された信
号（Ｇ４２）となる。これらの信号（Ｇ４０）と（Ｇ４
１）と（Ｇ４２）から輪郭補正信号生成回路４０８で輪
郭補正信号Ｅ４１を生成する。遅延量補正回路４０９で
は、信号（Ｇ４１）を輪郭補正信号生成回路４０８での
遅延量の分だけ遅延量を補正し、信号（Ｇ４３）とす
る。

【００２４】入力端子４０２から入力された映像信号Ｂ
４０は遅延素子４０７で１水平走査期間と遅延量補正回
路４０９での補正遅延量とを加えた値だけ遅延し、信号
（Ｂ４３）となる。入力端子４０３から入力された映像
信号（Ｒ４０）は遅延素子４０７で１水平走査期間と遅
延量補正回路４０９での補正遅延量とを加えた値だけ遅
延し、信号（Ｒ４３）となる。信号（Ｇ４３）と（Ｂ４
３）と（Ｒ４３）に輪郭補正信号Ｅ４１を加算器４１０
と４１１と４１２で加算することにより、輪郭補正され
た信号を出力端子４１３と４１４と４１５から出力す
る。以上の構成によって、１個の遅延素子へ入力する遅
延量は１系統のみで、輪郭補正がなされる。

【００２５】

【発明の効果】本発明のディジタル遅延素子は、信号の
遅延量と設定した遅延量が一致するので、ある時間とそ
の２倍の時間遅延させる回路としての使い方をする場合
でも、ある時間遅延させる回路２系統分としての使い方
をする場合でも、遅延量設定回路が１系統だけになる。

【００２６】さらに、本発明のディジタル遅延素子を輪
郭補正回路に適用することにより、輪郭補正回路として
の回路規模が減少する上に、遅延素子に与える遅延量の
設定が容易になる。例えば、マイクロコンピュータなど
により遅延量を設定する際に、インターフェースが簡単
になる。

【図面の簡単な説明】

【図１】本発明の一実施例におけるディジタル遅延素子
の構成を示す図

【図２】従来の遅延素子の構成を示す図

【図３】従来の輪郭補正回路を示す図

【図４】本実施例におけるディジタル遅延素子を用いた
輪郭補正回路を示す図

【符号の説明】

１０６，１０７ 変換回路 １０８，１０９ 遅延回路 １１０ 選択回路 １１３ 遅延素子

Claims (3)

【特許請求の範囲】
1. 【請求項１】第１の入力信号を外部から設定した第１の
   遅延量だけ遅延する第１の遅延回路と、前記第１の遅延
   量を変換して前記第１の遅延回路へ伝える第１の変換回
   路と、第２の入力信号と前記第１の遅延回路の出力信号
   の何れかを選択し出力する選択回路と、前記選択回路か
   らの出力信号を外部から設定した第２の遅延量だけ遅延
   する第２の遅延回路と、前記第２の遅延量を変換して前
   記第２の遅延回路へ伝える第２の変換回路とを具備する
   ディジタル遅延素子。
2. 【請求項２】２つの変換回路は外部から設定する遅延量
   から所定の値だけ加算又は減算することを特徴とする請
   求項１記載のディジタル遅延素子。
3. 【請求項３】映像信号の輪郭補正を行うために請求項２
   記載のディジタル遅延素子を用いた輪郭補正回路。