JPH06149626A

JPH06149626A - 電子制御装置

Info

Publication number: JPH06149626A
Application number: JP4303927A
Authority: JP
Inventors: Yoshihiro Sasaki; 義弘佐々木
Original assignee: Denso Ten Ltd
Current assignee: Denso Ten Ltd
Priority date: 1992-11-13
Filing date: 1992-11-13
Publication date: 1994-05-31

Abstract

(57)【要約】【目的】電子制御装置に用いられているＣＰＵと、そ
の中で使用されるＡＬＵおよびレジスタ部の機能をチェ
ックし、信頼性の向上を図る。【構成】ＣＰＵが実行するメインルーチンに挿入され
た複数のゲート処理ごとに、メインルーチンの処理手順
に従って演算処理し、処理結果を順次記憶させる（ｎ
２，ｎ４，ｎ６，ｎ８）。最終ゲートにおいて前記記憶
された値と、期待値とを比較する（ｎ１０，ｎ１１）こ
とにより、前記ＣＰＵをはじめＡＬＵ、レジスタ部の機
能の良否をチェックする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子制御装置、特に自
己診断機能を有する電子制御装置に関する。

【０００２】

【従来の技術】たとえば、自動車にはマイクロコンピュ
ータを用いた電子制御装置が搭載され、燃料噴射制御な
どのエンジン系統や、サスペンション制御などの走行系
統の制御を行わせており、電子制御装置への依存度が高
まっている。したがって、それぞれの電子制御装置の動
作を監視し、確認することは、安全運転上、絶対に必要
不可欠であり、とりわけマイクロコンピュータを構成す
るＣＰＵが、不測の原因により暴走するようなことがあ
ってはならず、その場合には即時にこれを検出し、異常
が報知されなければならない。このため、ＣＰＵが実行
するプログラム中に、当該プログラムを所定の順序どお
り、即ち設定されたステップにしたがって実行したかど
うかを確認するための処理プログラムを、電子制御装置
本来の動作プログラムに付加し、ＣＰＵの動作を確認す
る手法が用いられる。このような所定のステップに対応
して挿入される動作チェックのための処理プログラム
を、一般にゲートと称する。

【０００３】図１０は、プログラムとゲートの関係を示
すフローチャートである。一つのメインルーチンは、処
理Ａ，Ｂ，Ｃ，Ｄの４つの動作プログラムと、それぞれ
に対応して設けられた４個のゲートＧ１，Ｇ２，Ｇ３，
Ｇ４（総称するときはゲートＧという）と、１個の判断
ゲートＧ５の５個のゲートプログラムから成り、処理Ａ
〜Ｄのプログラムが所定回数繰返されるものとする。そ
れぞれに枠で囲んで示された４つの処理Ａ〜Ｄと、ゲー
トＧ１〜Ｇ５は、いずれも枠内には当然に複数のステッ
プを含むものであるが、ここでは便宜上、１つの枠を１
つのステップと考える。図１０から明らかなように、た
とえば電子制御装置本来の動作の１つである処理Ａのプ
ログラムを実行した後、次の処理Ｂのプログラムに進む
ためには、その間に必ずゲートＧ２のステップを通過し
なければならない。即ち１つの処理が終わって次の処理
に移るために必ず通らなければならないステップ箇所に
ゲートＧによる処理が設けられ、ゲートＧのプログラム
により当該ゲートを通過したことを表す処理結果が記憶
され、後段でゲート通過数がチェックされるようになっ
ている。

【０００４】ステップｍ１でメインルーチンに入ると、
ステップｍ２でゲートＧ１の処理により、ＲＡＭの所定
のエリアに「１」が書き込まれ、ゲートＧ１を通過した
ことが記憶される。ゲートＧ１を通過するとステップｍ
３に進み、処理Ａのプログラムが実行される。次いでス
テップｍ４に進みゲートＧ２によって前記ＲＡＭの値に
「１」が加算され、「２」が記憶される。加算は前記Ａ
ＬＵ３によって行われる。これによってゲートＧ２を通
過したことが記憶される。ステップｍ５で処理Ｂのプロ
グラムが実行されると、ステップｍ６でＲＡＭの値にさ
らに「１」が加算され、「３」となる。次のステップｍ
７で処理Ｃが実行されると、ステップｍ８でゲートＧ４
による処理で、ＲＡＭには「４」が記憶される。ステッ
プｍ９で処理Ｄが実行された後ステップｍ１０で、判断
ゲートＧ５により前記ＲＡＭの値が、所定値である
「４」になっているかどうかがチェックされる。「４」
であれば４個のゲートＧ１〜Ｇ４を通過して正常と判断
されてステップｍ２へ戻り、「４」でなければ所定のゲ
ート数ではないため異常と判断されてステップｍ１１へ
移って異常フラグがＯＮされた後にステップｍ２へ戻
る。このようにして、ゲートＧでの処理によって常に電
子制御装置の動作が所定のステップを通過したかどうか
が確認される。

【０００５】

【発明が解決しようとする課題】しかしながら、上述の
先行技術による電子制御装置でのチェック動作は、ゲー
ト通過ごとに１を加えて記憶するといった単純な処理に
過ぎず、このため順序どおりにステップを通過したかど
うかについての判断できない。たとえばなんらかの原因
で、ミスステップして、処理Ａ→Ｃ→Ｄ→Ｂと進んだ場
合でも、ＲＡＭには「４」が記憶されるので、正常と判
断されてしまう。また先行技術ではＣＰＵ内部のＡＬ
Ｕ、レジスタ部などのチエックは行われていない。この
ため電子制御装置内のＣＰＵの動作をチェックする上で
問題がある。

【０００６】本発明の目的は、前述の問題点に鑑みてな
されたものであって、電子制御装置の動作が正しい順序
で行われているかどうかをチェックすることができ、さ
らに演算処理のチェックもあわせて行えるようにするこ
とである。

【０００７】

【課題を解決するための手段】本発明は、予め定めるプ
ログラムに従って制御が行われる電子制御装置におい
て、処理の順序によって結果が異なる予め定める複数の
演算処理を、プログラム実行中に処理が必ず行われる箇
所に挿入して、予め定める順序で実行する処理手段と、
処理手段の演算処理結果を予め定める期待値と比較し、
比較結果が不一致のとき異常状態であると判断する監視
手段とを含むことを特徴とする電子制御装置である。

【０００８】

【作用】本発明による電子制御装置は、処理の順序によ
って結果が異なる予め定める複数の演算処理を、プログ
ラム実行中に処理が必ず行われる箇所に挿入して、予め
定める順序で実行する処理手段と、処理手段の演算処理
結果を予め定める期待値と比較し、比較結果が不一致の
とき異常状態であると判断する監視手段とを含む。処理
手段は処理の順序によって結果が異なる演算処理を行わ
せ、その演算結果と期待値とを、監視手段によって比較
する。比較結果が不一致のときは、プログラムの実行順
序または演算処理が正しく行われていないので、異常状
態と判断する。

【０００９】

【実施例】図１は、本発明の一実施例による電子制御装
置の構成を示すブロック図である。マイクロコンピュー
タ１は、ＣＰＵ２、ＲＯＭ，ＲＡＭなどのメモリ部７、
Ｉ／Ｏポート８など、集積化された各ブロックと、入力
インターフェース９、出力インターフェース１０および
警告ランプやメータなどの表示部１１から構成され、エ
ンジンなどの制御対象に配置された複数のセンサ１２と
アクチュエータ１３が、ワイヤハーネスＬ２，Ｌ３を介
して前記入／出力インターフェース９，１０にそれぞれ
接続されている。ＣＰＵ２と前記各ブロック間には、バ
スラインＬ１が配設され、センサ１２−ＣＰＵ２−アク
チュエータ１３によるフィードバック制御が所定のプロ
グラムに従って実行される。プログラムの過程で異常と
判断されると、ＣＰＵ２は表示部１１に対してアラーム
を出力し、メータ指示やランプ点灯などの警告動作を行
わせる。

【００１０】ＣＰＵ２は、算術論理演算部３、レジスタ
部４、ＲＡＭ５、制御部６などから構成される。算術論
理演算部（以下、ＡＬＵという）３は、図示しないアキ
ュムレータやフラグフリップフロップなどにより構成さ
れ、２進数による算術演算とＡＮＤ，ＯＲなどの論理演
算を行う。演算過程でのデータはレジスタ部４に出し入
れされ、演算結果はＲＡＭ５あるいはレジスタ部４の所
定のメモリセルに記憶される。レジスタ部４には、アキ
ュムレータＡｃや、Ｘ，Ｙ番地を指定して対応するメモ
リセルを呼び出すＸ，Ｙレジスタが含まれる。

【００１１】図２は、図１に示す実施例のＣＰＵ２をチ
エックする動作を説明するためのフローチャートであ
る。メインルーチンは、たとえば処理Ａ，Ｂ，Ｃ，Ｄか
ら成る４つのプログラムと、その間に挿入された４つの
ゲートＧ１，Ｇ２，Ｇ３，Ｇ４（総称するときはゲート
Ｇという）と、１つの判断ゲートＧ５の計５つのゲート
処理プログラムとを含む。本実施例では、処理手段であ
る複数のゲートＧ１〜４ごとに予め設定されたゲート処
理プログラムによる演算処理を行い、その演算結果と予
め定められた期待値とを、監視手段である判断ゲートＧ
５により比較し、比較結果が不一致のとき異常と判断す
るのである。演算には前記ＡＬＵ３とレジスタ部４が用
いられる。

【００１２】図１のブロック図をあわせて参照して説明
する。ステップｎ１でメインルーチンの実行手順に入
り、ステップｎ２でゲート１による処理が行われ、予め
定められたコード「１００１Ｂ（Ｂは２進表記を示
す）」がＲＡＭ５のうちでメインルーチンには使用しな
い所定のメモリエリアに書き込まれ、ゲートＧ１を通過
したことが記憶される。次のステップｎ３で処理Ａのプ
ログラムに基づく動作が実行されると、ステップｎ４に
進んでゲートＧ２による処理が行われる。ここでは前記
ＲＡＭ５のメモリエリアの値（１００１Ｂ）に「１」が
加算される算術演算が予め設定されており、ＲＡＭ５の
メモリエリアの値は「１０１０Ｂ」に更新される。これ
によりゲートＧ２を通過したことが記憶される。

【００１３】次のステップｎ５で処理Ｂのプログラムが
実行されると、ステップｎ６に進んでゲートＧ３による
処理が行われる。ここではＲＡＭ５のメモリエリアの値
（１０１０Ｂ）が２倍される算術演算が予め設定されて
おり、ＲＡＭ５のメモリエリアの値は「０１００Ｂ」に
更新される。これによりゲートＧ３を通過したことが記
憶される。次のステップｎ７で処理Ｃのプログラムが実
行されると、ステップｎ８に進んでゲートＧ４による処
理が行われる。ここでは予め定められた値００１０Ｂ
と、ＲＡＭ５のメモリエリアの値０１００ＢとでＯＲを
とる論理演算が設定されており、ＲＡＭ５のメモリエリ
アの値は「０１１０Ｂ」に更新される。これによりゲー
トＧ４を通過したことが記憶される。次のステップｎ９
で、処理Ｄのプログラムが実行されたると、ステップｎ
１０に進み、判断ゲートＧ５による処理が行われる。こ
れまで述べたように、ステップを順序どおりに通過すれ
ば、ＲＡＭ５のメモリエリアには期待値と同一の「０１
１０Ｂ」が記憶されている筈であり、期待値とＲＡＭ５
のメモリエリアの値とが一致すればステップｎ２へ戻
る。不一致の場合には、メインルーチンが正しい順序で
実行されなかった異常状態と判断され、ステップｎ１１
へ移って異常フラグがＯＮされた後、ステップｎ２へ戻
る。なお、異常フラグとしては、ＲＡＭ５の中の特定の
メモリセルを使用する。

【００１４】このように本実施例では、ゲートＧ１〜４
ごとに、定数と、算術演算と、論理演算の順序を予め定
めて期待値を設定し、一方ステップが進行して最終ゲー
トＧ５で、得られた値を前記期待値と比較するとによ
り、正常か異常かを判断するのである。したがって先行
技術のように、単に１を加算して判断する方法とは異な
り、一つでもプログラムの実行順序が異なれば、絶対に
期待値とは一致せず、ただちに異常が発見されるのであ
る。これによりプログラムが所定のステップで順序どお
りに実行されたかどうかを的確にチェックでき、プログ
ラムの暴走などを速やかに検知することができる。

【００１５】本実施例では、前記演算を行うＡＬＵ３の
機能が正常かどうかを判断するチェック機能を備えてい
る。図３と図４は、その動作を示すフローチャートであ
る。ここではゲートＧを繰り返し何回か通過するプログ
ラムが含まれるメインルーチンを想定している。プログ
ラムが進行し、ステップｐ１でゲートＧ１に入ると、制
御部６は今回のゲートＧ１通過が何回目であるかを判断
する。通過回数の判断にはたとえば図示しないカウンタ
が用いられる。ゲートＧ１の通過が１回目であれば、ス
テップｐ３に進み、２回目であればステップｐ５に、３
回目であればステップｐ７に進む。それ以上の回数につ
いても同様である。通過回数に対応してステップｐ３，
ｐ５，ｐ７，…での演算手順が予め定められており、た
とえば１回目であるステップｐ３では、ＲＡＭ５内に予
め定められたエリアＲの値に「１」が加算される。２回
目であるステップｐ５では、Ｒの値が２倍される。３回
目であるステップｐ７ではＲの値とたとえば定数「１０
０１Ｂ」とのＡＮＤがとられる。このように回数に対応
する演算手順とその結果に基づいて更新されたＲの値
（１，２，３，…）が記憶され、ステップｐ８で次のプ
ログラム、たとえば処理Ａに進む。以下、ゲートＧ２，
Ｇ３，…，ごとに同様手順の演算が行われ、通過回数
１，２，３，…に対応する最終の演算結果である値Ｒ
１，Ｒ２，Ｒ３，…が、次に述べるゲートＧ５で期待値
Ｎと比較される。これを図４で説明する。前述したよう
に、ゲートＧ１〜４を通過するごとに、ＲＡＭ５のＲの
値が更新され、またゲートＧ１〜４の通過回数がカウン
タなどにより記憶されている。ステップｑ１でゲートＧ
５に入ると、ステップｑ２で制御部６はゲートＧ５の通
過回数を調べ、１回目であればステップｑ３に進み、２
回目であればステップｑ４からステップｑ５に、３回目
であればステップｑ６からステップｑ７にそれぞれ進
む。ゲートＧ５の通過回数に対応する期待値Ｎ１，Ｎ
２，Ｎ３，…が予め設定されており、ステップｑ３，ｑ
５，ｑ７，…で制御部６は、前記した値Ｒと前記期待値
Ｎ１，Ｎ２，Ｎ３，…とを比較する。両者が一致すれば
ステップｑ９で次のプログラムに進む。不一致であれば
ステップｑ８に移って異常フラグがＯＮされる。その他
の回数に対応するステップについても同様である。ここ
でＲＡＭ５のＲの値（１，２，３，…）は、ＡＬＵ３の
演算結果であり、これと期待値Ｎ１，Ｎ２，Ｎ３，…と
を比較することによって、ＡＬＵ３の機能の良否がチェ
ックされ、異常フラグがＯＮされれば、ＡＬＵ３に異常
が生じていることが検知される。このように本実施例で
は、ＣＰＵ２のステップ動作の良否だけではなく、ＣＰ
Ｕ２を構成するＡＬＵ３の機能の良否もチェックするこ
とができる。

【００１６】本実施例は、またレジスタ部４をチェック
する機能を備えている。レジスタ部４には、図５に示さ
れるＸおよびＹレジスタが含まれる。ＣＰＵ２には、レ
ジスタＸ，Ｙを用いてメモリをアクセスする命令が備え
られている。Ｘを１，２，３，４と順次変化させ、Ｙは
０００１Ｂ，００１０Ｂ，０１００Ｂ，１０００Ｂのよ
うに４ビットのうちのどれかを「１」としたコードで番
地指定すれば、対応するメモリセルＭ（１，１），Ｍ
（２，２），Ｍ（３，４），Ｍ（４，８）が選択され
る。たとえばＸ＝１，Ｙ＝０００１Ｂならばメモリセル
Ｍ（１，１）が呼び出される。したがってＸを前記のよ
うに変化させ、Ｙのどれかの桁を１にして番地指定すれ
ば、４つのゲートＧ１〜４を通過する際に異なるメモリ
セルを特定できる。

【００１７】次にレジスタ部４をチェックする動作につ
いて説明する。図６〜図９は、その動作を説明するため
のフローチャートであり、図６はゲートＧ１を、図７は
ゲートＧ２を、図８はゲートＧ３を、それぞれ通過する
際の動作を示している。メモリセルはチェック動作開始
の際には０にクリアされる。

【００１８】図６を参照して、ステップｒ１でゲートＧ
１に入り、ステップｒ２でアキュムレータＡｃの内容が
０にクリアされ、ステップｒ３でアキュムレータＡｃに
１が加えられる。次いでステップｒ４，ｒ５で前記Ｘ，
Ｙレジスタに対してＸ＝１，Ｙ＝１を設定し、ステップ
ｒ６で前記アキュムレータＡｃからメモリセルＭ（Ｘ，
Ｙ）に内容が転送される。転送が終われば、ステップｒ
７でゲートＧ１から処理Ａなどの次のステップ動作に移
行する。動作が正常なら、メモリセルＭ（１，１）には
「１」が記憶されている。

【００１９】図７はゲートＧ２での動作を示す。ステッ
プｓ１でゲートＧ２に入ると、ステップｓ２，ｓ３でＸ
＝１，Ｙ＝１と設定され、ステップｓ４でＸ，Ｙ番地の
内容がアキュムレータＡｃに転送され、ステップｓ５で
アキュムレータＡｃに１が加えられる。次いでステップ
ｓ６，ｓ７でＸ＝２，Ｙ＝２と設定され、ステップｓ８
でアキュムレータＡｃからＸ，Ｙで指定されるメモリセ
ルに内容が転送される。転送が終わればステップｒ７で
ゲートＧ１から処理Ｂなどの次のステップ動作に移行す
る。動作が正常なら、メモリセルＭ（２，２）には
「２」が記憶されている。

【００２０】図８はゲートＧ３での動作を示す。ステッ
プｔ１でゲートＧ３に入ると、ステップｔ２，ｔ３でＸ
＝２，Ｙ＝２と設定され、ステップｔ４でＸ，Ｙで指定
される番地の内容がアキュムレータＡｃに転送される。
ステップｔ５でアキュムレータＡｃに１が加えられる。
次のステップｔ６，ｔ７でＸ＝３，Ｙ＝４と設定され、
ステップｔ８でアキュムレータＡｃからメモリセルに内
容が転送される。転送が終わればステップｔ８でゲート
Ｇ３から処理Ｃなどの次のステップ動作に移行する。動
作が正常ならメモリセルＭ（３，４）には「３」が記憶
されている。なお次のゲートＧ４を通過する際の動作
は、前述までの動作と同様であって、ここでは動作が正
常なら、メモリセルＭ（４，８）に「４」が記憶されて
ゲートＧ４を通過するのであり、そこにいたるまでの動
作説明は省略する。

【００２１】本実施例では、このように１のゲートを通
過する際に、当該ゲートに対応するメモリセルにアキュ
ムレータＡｃの値を記憶させ、ゲート通過ごとに１を加
算して内容を更新させるようにしている。したがって、
最終ゲートＧ４を通過した際にメモリセルＭ（４，８）
に「４」が記憶されていれば、レジスタ部４の動作には
異常がないことが確認されるのである。図９はその動作
を示すフローチャートである。前述のゲートＧ１〜Ｇ４
からそれに続く処理Ｄのプログラムが実行され、ステッ
プｕ１でゲートＧ５に入ると、ステップｕ２で制御部６
は、メモリセルＭ（４，８）の内容を読出し、「４」か
どうかを調べる。４であれば正常と判断され、ステップ
ｕ３〜ｕ６で前記メモリセルはすべてクリアされ、ステ
ップｕ８で次のメインルーチンへの移行などの動作には
いることになる。ただしステップｕ２で４でない場合に
は、異常と判断されてステップｕ７に移り、異常フラグ
がＯＮされた後にステップ８に進む。これによって、ゲ
ートを通過する際のＸ，Ｙレジスタによる番地指定機能
のチェックが行われる。

【００２２】前述の説明では、メインルーチンを４つの
処理プログラムと４つのゲートおよび１つの判断ゲート
から成り、またゲートを複数回通過する場合を想定した
けれども、本発明はこれに限定されるものではない。ま
た本発明の要旨をＣＰＵのステップ動作と、ＡＬＵと、
レジスタ部の３つのチエック動作に分けて説明したけれ
ども、これらをゲートごとに共通のプログラムにまと
め、ゲート通過に際してこれら３つのチエックを適宜組
み合わせ、あるいは同時に行うようにしてもよい。いず
れの場合もチエックのために必要なプログラムは各ゲー
トごとに少数の処理しか行わないので所要時間は僅かで
あり、電子制御装置の本来の動作には影響を与えないも
のである。このように本発明によれば、電子制御装置を
構成するＣＰＵおよびＣＰＵの動作に不可欠なＡＬＵお
よびレジスタ部のチェックが、簡単な処理を付加するだ
けで正確に行うことができ、電子制御装置に依存するシ
ステムの信頼性をさらに向上させることができる。

【００２３】

【発明の効果】以上のように、本発明による電子制御装
置は、予め定める複数の演算処理を予め定める順序で行
う処理手段と、処理手段の演算処理結果を予め定める期
待値と比較し、比較結果が不一致のとき異常状態である
と判断する監視手段とを設け、処理の順序によって結果
が異なる演算処理を行わせ、その演算結果と期待値とを
比較し、比較結果が不一致のとき異常と判断するように
したので、電子制御装置を構成するＣＰＵおよびＣＰＵ
の動作に不可欠なＡＬＵおよびレジスタ部などのチェッ
クが、簡単な処理を付加するだけで正確に行うことがで
き、電子制御装置に依存するシステムの信頼性をさらに
向上させることができ、効果大なるものである。

【図面の簡単な説明】

【図１】本発明の一実施例による電子制御装置の構成を
示すブロツク図である。

【図２】図１に示す実施例のＣＰＵのステップ動作をチ
ェックする動作を説明するためのフローチャートであ
る。

【図３】図１に示す演算部の機能をチェックする動作を
示すフローチャートである。

【図４】図１に示す実施例の演算部の機能をチェックす
る判断ゲートの動作を示すフローチャートである。

【図５】図１に示す実施例のレジスタ部に含まれるＸ，
Ｙレジスタの機能を示す図である。

【図６】図１に示す実施例のレジスタ部の機能をチェッ
クするための動作を示すフローチャートである。

【図７】図１に示す実施例のレジスタ部の機能をチェッ
クするための動作を示すフローチャートである。

【図８】図１に示す実施例のレジスタ部の機能をチェッ
クするための動作を示すフローチャートである。

【図９】図１に示す実施例のレジスタ部の機能をチェッ
クするための動作を示すブロック図である。

【図１０】先行技術による電子制御装置のＣＰＵの動作
をチェックするための動作を示すフローチャートであ
る。

【符号の説明】

１電子制御装置２ＣＰＵ３算術論理演算部４レジスタ部５ＲＡＭ６制御部ＡｃアキュムレータＧ１〜Ｇ４ゲートＧ５判断ゲートＭ（１，１），Ｍ（２，２），Ｍ（３，４），Ｍ（４，
８）メモリセル

Claims

【特許請求の範囲】

【請求項１】予め定めるプログラムに従って制御が行わ
れる電子制御装置において、処理の順序によって結果が異なる予め定める複数の演算
処理を、プログラム実行中に処理が必ず行われる箇所に
挿入して、予め定める順序で実行する処理手段と、処理手段の演算処理結果を予め定める期待値と比較し、
比較結果が不一致のとき異常状態であると判断する監視
手段とを含むことを特徴とする電子制御装置。