JPH06140439A

JPH06140439A - ショットキ接合型電界効果トランジスタ

Info

Publication number: JPH06140439A
Application number: JP4290278A
Authority: JP
Inventors: Tatsuya Ishii; 達也石井; Kazutoshi Miyamoto; 和俊宮本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-10-28
Filing date: 1992-10-28
Publication date: 1994-05-20

Abstract

(57)【要約】【目的】縮小化によって特性の劣化が生じない電界効
果トランジスタを得る。【構成】ｎ型シリコン基板１と、前記シリコン基板１
面上の、ソース電極２ａとなる第１の領域と、この第１
の領域に隣接配置されたチャネル領域２ｂとなる第２の
領域と、この第２の領域に隣接配置されたドレイン電極
２ｃとなる第３の領域との３つの領域からなるｐ型不純
物拡散層２と、前記第２の領域（チャネル領域２ｂ）の
ｐ型不純物拡散層２表面に接続されたＢａ（バリウム）
からなるゲート電極３から構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、特にダイナミック・
ランダム・アクセス・メモリ（以後ＤＲＡＭと記す）に
用いられる電界効果トランジスタに関する。

【０００２】

【従来の技術】近年、半導体記憶装置はコンピュータな
どの情報機器の目覚しい普及によって、その需要が急速
に拡大している。機能的には大規模を記憶容量を有し、
かつ高速動作が可能なものが要求されている。このよう
な背景下に、半導体記憶装置は大規模高集積、高速化さ
らに高信頼性化を図る技術開発が進められている。

【０００３】半導体記憶装置のうち、記憶情報のセンダ
ムな入出力が可能なものにＤＲＡＭがある。ＤＲＡＭ
は、多数の情報を記憶するメモリセルアレイと、単位記
憶回路を構成するメモリセルの指定、および外部との入
出力を制御する周辺回路から構成されている。

【０００４】このうち、メモリセルアレイを構成するメ
モリセルは、１個の情報電荷蓄積用キャパシタと、１個
の絶縁ゲート電界効果トランジスタ、いわゆるＭＩＳ
（Metal Insulator Semiconductor)トランジスタからな
る。このタイプのメモリセルは、その構成が簡単なため広
く一般的に用いられる。

【０００５】図５は、エム・サカオ（Ｍ．Skao)他が、
「アイ・イー・イー・イーアイイーディーエムテク
ニカルダイジェスト（IEEE IEDM Technical Diges
t)」１９９０年のｐ．６５５〜６５８頁に記載された
「６４メガビットＤＲＡＭのためのキャパシタ−オーバ
ー−ビット−ライン（シーオービー）セルウィズア
ヘミスフェリカル−グレインストレージノード（A CAPA
CITOR-OVER-BIT-LINE(COB) CELL WITH A HEMISPHERICAL
-GRAIN STORAGE NODE FOR,64Mb DRAMs）」に開示された
従来のＤＲＡＭメモリセルの構造の一例である。このメ
モリセルにおいて、ＭＩＳトランジスタは半導体基板主
表面の平面部分に配置されており、キャパシタはスタッ
クド型である。両者によって構成されたメモリセルは、
ｐ型シリコン基板５の主表面において、分離酸化膜１０
で囲まれた領域に２個のメモリセルが１個のビット線コ
ンタクト８を共有して配置されている。このビット線コ
ンタクト８を中心にｎチャネルＭＩＳトランジスタのゲ
ート電極３が左右に配置されている。ｎチャネルＭＩＳ
トランジスタは、ｐ型シリコン基板５上に薄いゲート誘
電体膜１７を介して形成されたゲート電極３と、その左
右に隣接配置されたｎ型不純物拡散層９からなるソース
およびドレイン電極９ａ，９ｃとからなる。ドレイン電
極９ｃは、ビット線６に接続されており、ソース電極９
ａはキャパシタを構成するストレージノード７に接続さ
れている。また、ＭＩＳトランジスタのゲート電極３
は、これに接続される第１のワード線を兼ねており、折
り返しビット線方式を採用していることから、分離酸化
膜１０上に隣接メモリセルのゲート電極に接続される第
１のワード線３ａが存在する。ビット線６は、ビット線
コンタクト８に接続されて第１のワード線３ａより上層
に形成されており、さらにその上層に第１のワード線３
ａに並列接続されたアルミニウム配線による第２のワー
ド線３ｂが形成されている。

【０００６】つぎに、このＭＩＳトランジスタの動作原
理を説明する。図６は、ｎチャネル型のＭＩＳトランジ
スタの断面構造を示している。図７（ａ）は、図６に示
したＭＩＳトランジスタのＶＤ（ドレイン電位）−ＩＤ
（ドレイン電流）特性を示した図、図７（ｂ）（ｃ）は
図６に示したＭＩＳトランジスタの空乏層の状態を示し
た図で、以下これらに基づいて説明する。なお、ここで
説明するＭＩＳトランジスタのスレッショルド電圧Ｖｔ
ｈは１．３Ｖとする。図７（ａ）を参照して、（ゲート
電位）を３Ｖとした場合のＶＤ−ＩＤ特性において、Ｖ
Ｄ＝ＯＶのときは（ｂ）に示すようにＶＧはＶｔｈ以上
の電位であるから、ゲート電極３下のｐ型シリコン基板
１にｎ反転したチャネル層が形成される。つぎにＶＤを
増加させると、これに伴って（ａ）に示すようにＩＤが
リニアに増加する。この状態を線形領域αと呼ぶ。しか
し、ＶＤが（ＶＧ−Ｖｔｈ）以上の電圧になると、すな
わちここではＶＤ＝１．７Ｖを越えると、ドレイン領域
端部のチャネル層が存在できなくなり、（ｃ）に示すよ
うに空乏層４がチャネルを塞いでしまう。ここから、Ｉ
Ｄは空乏層４内のアバランシェ現象（インパクトイオン
化現象）によって流れる。ここからさらにＶＤを高くす
ると、空乏層４はその分横方向に広がる。しかしその分
ＶＤも高くなっていくから、空乏層３内の電界強度はほ
ぼ一定に保たれ、ＩＤは（ａ）に示すようにほとんど増
加せず飽和傾向を示す。この状態を飽和領域βと呼び、
ドレイン領域端部の空乏層領域は特にピンチオフ領域と
呼ばれる高電界領域になる。つぎに、ＶＧを３Ｖから低
くしていくと、（ＶＧ−Ｖｔｈ）の値が小さくなり、低
いＶＤで飽和領域βになる。したがって、（ａ）に示す
ように線形領域αと飽和領域βの変曲点がＶＧの低下に
伴い低いＶＤへとシフトする。ここで、ＶＤＳを５Ｖ一
定としＶＧを制御することで、（ｂ）に示すようなＯＮ
状態（ＶＧ＝７Ｖ，（ａ）に示す線形領域αのＡ点）や
（ｃ）に示すようなＯＦＦ状態（ＶＧ＝０Ｖ，（ａ）に
示す飽和領域βのＢ点）を得ることができる。

【０００７】

【発明が解決しようとする課題】図５に示した６４メガ
ビットのＤＲＡＭからさらに２５６メガビット、１ギガ
ビットのＤＲＡＭへと集積度を上げていくならば、１個
のメモリセルあたりの半導体基板の占有面積の縮小化を
図らなければならない。特に、ＭＩＳトランジスタの縮
小化に対しては、前述したドレイン領域端部のピンチオ
フ領域において、インパクトイオン化により発生したホ
ットキャリアにより、トランジスタの特性が長期的に劣
化するホットキャリア現象と呼ばれる信頼性上の問題が
生じてくる。この問題のため、ＭＩＳトランジスタのチ
ャネル長がサブミクロン領域に入ってくると、その縮小
化が非常に困難になるという問題点があった。

【０００８】一方、米国特許第４４２３４９０号には、
ＭＩＳトランジスタと同じ電界効果トランジスタである
接合型電界効果トランジスタを用いたＤＲＡＭが開示さ
れている。しかし、接合型電界効果トランジスタはプラ
ス電位とマイナス電位の２つの電源を必要とし、どちら
か一方の電源しか必要としないＭＩＳトランジスタに比
べ回路構成が複雑になるという問題点があった。これに
ついて以下に説明する。

【０００９】図８は接合型電界効果トランジスタの問題
点を説明した図で、ｎチャネルの例である。ドレイン電
極９ｃにはプラス電位が印加されている。チャネルの空
乏層を制御してＯＮ／ＯＦＦを行うため、ゲート電位は
ｐ型不純物拡散層からなるゲート電極３を介してドレイ
ン電位９ｃとは逆のマイナス電位を印加せざるを得な
い。したがって、図８に示したようにドレイン電極９ｃ
とゲート電極３には異なる方向の電位を印加しなければ
ならない。なお、ｐチャネルの場合それぞれの電極に印
加する電位は、ｎチャネルの逆になる。一方、図６に示
したｎチャネル型のＭＩＳトランジスタの例では、ドレ
イン電極９ｃにはプラス電位が印加されている。絶縁ゲ
ート型であるから、チャネル領域は電気的に完全にゲー
ト電極３と分離しており、前述したようにチャネルの制
御はゲート電極３にプラス電位を印加することで可能で
ある（チャネル領域が電気的にゲート電極３と分離して
いなければ（すなわちゲート誘電体膜が無ければ）、プ
ラス電位の印加により順方向電流が流れバイポーラ動作
をしてしまう）。したがって、図６に示したようにドレ
イン電極９ｃとゲート電極３には同じプラス電位を印加
すればよい。なお、ｐチャネルの場合は両電極に印加す
る電位はマイナスになる。以上から、プラスかマイナス
のどちらか一方の電位しか必要としないＭＩＳトランジ
スタに対し、接合型電界効果トランジスタは両方の２つ
の電位を必要とする。

【００１０】さらに、接合型電界効果トランジスタには
図９に示すようなショットキ接合型電界効果トランジス
タがあるが、これに関しても基本動作は同一である。同
図に示すように、従来のショットキ接合型電界効果トラ
ンジスタのゲート電極３にはＰｔ（白金）が用いられて
おり、ｎ型半導体との接触でショットキバリア効果を示
しダイオード動作をする。図９に示すように白金側、す
なわちゲート電極３側にマイナス電位を印加することで
逆バイアス状態になり、チャネルの空乏層を制御してオ
ン／オフを行う。したがって、ここでも同じように、プ
ラス、マイナスの２つの電位を必要とする。

【００１１】そこで、この発明は、上記のような問題点
を解消するためになされたもので、メモリセルを構成す
るトランジスタにおいて、その縮小化によって特性の劣
化が生じない、かつ、一般の接合型電界効果トランジス
タのようにプラス電位とマイナス電位の２つの電源を必
要としない電界効果トランジスタを得ることを目的とす
る。

【００１２】

【課題を解決するための手段】この発明の請求項１に係
るショットキ接合型電界効果トランジスタは、ｎ型不純
物を含むシリコン基板と、このシリコン基板主面上の、
ソース電極となる第１の領域と、この第１の領域に隣接
配置されたチャネル領域となる第２の領域と、この第２
の領域に隣接配置されたドレイン電極となる第３の領域
との３つの領域からなるｐ型不純物拡散層と、前記第２
の領域（チャネル領域）のｐ型不純物拡散層表面に接続
されたＢａ（バリウム）からなるゲート電極とから構成
されたものである。

【００１３】この発明の請求項２に係るショットキ接合
型電界効果トランジスタは、ｐ型不純物を含むシリコン
基板と、このシリコン基板主面上のｎ型不純物拡散によ
る島と、この島上の、ソース電極となる第１の領域と、
この第１の領域に隣接配置されたチャネル領域となる第
２の領域と、この第２の領域に隣接配置されたドレイン
電極となる第３の領域との３つの領域からなるｐ型不純
物拡散層と、前記第２の領域（チャネル領域）のｐ型不
純物拡散層表面に接続されたＢａ（バリウム）からなる
ゲート電極とから構成されたものである。

【００１４】

【作用】ＭＩＳトランジスタにおけるホットキャリア現
象による影響は、ドレイン領域端部のピンチオフ領域
（高電界領域）においてインパクトイオン化によりホッ
トエレクトロンが発生し、これが絶縁ゲートにおける誘
電体膜にトラップされることによって、トランジスタ特
性が長期的に劣化することである。この発明のショット
キ接合型電界効果トランジスタにおいても、トランジス
タがオンからオフ、オフからオンに変化する際にホット
キャリア現象が生じ、ホットエレクトロンが発生する。
しかしながら、接合型電界効果トランジスタにおいては
誘電体膜が存在しないため、ＭＩＳトランジスタのよう
にホットエレクトロンの誘電体膜へのトラップによるト
ランジスタ特性の劣化といった問題は発生しない。した
がって、トランジスタのゲート長の縮小化を図ることが
でき、高集積化が可能になる。

【００１５】また、この発明のショットキ接合型電界効
果トランジスタは、シリコン基板のチャネルに対するゲ
ート電極に、シリコンと大きく仕事関数が異なるバリウ
ムを用いることから、一般の接合型電界効果トランジス
タおよび従来のＰｔ（白金）を用いるたショットキ接合
型電界効果トランジスタのような、プラス電位とマイナ
ス電位の２つの電源を必要とし、回路構成を複雑にさせ
るという問題を生じさせずに、微細化を図ることができ
る。

【００１６】

【実施例】実施例１．図１は、この発明の実施例１によ
るショットキ接合型電界効果トランジスタの断面構造図
である。ｎ型シリコン基板１の主面上にｐ型不純物拡散
層２が形成されている。ｐ型不純物拡散層２の中央部の
シリコン基板１主面上にバリウムからなるゲート電極３
が配置されている。ここで、ゲート電極３の下層に位置
するｐ型不純物拡散層２の領域がチャネル領域２ｂ、そ
の両側のｐ型不純物拡散層２の領域がそれぞれソース電
極２ａ、ドレイン電極２ｃとなる。以上がこの発明のシ
ョットキ接合型電界効果トランジスタの構造で、ゲート
電極３の材料が白金からバリウムに変わった以外はまっ
たく従来と同様である。この発明のショットキ接合型電
界効果トランジスタは、図１に示したｐチャネル型のみ
でｎチャネル型は有り得ない。

【００１７】図２は、この発明のショットキ接合型電界
効果トランジスタのエネルギバンド図で、以下、図２に
ついて説明する。図２は、バリウムからなるゲート電極
３とｐ型不純物拡散層２からなるチャネル領域２ｂの、
接触部分のエネルギバンドを示しており、この部分はい
わゆるショットキバリアダイオードの状態になってい
る。ここで、ショットキバリアダイオードのエネルギ障
壁の高さについて説明する。このエネルギ障壁の高さ
は、すなわち金属と半導体との仕事関数の差φＭＳであ
り、次式（１）により求まる。

【００１８】 φＭＳ＝φＭ−（χ＋Ｅｇ／２＋ψＢ）（１）

【００１９】ここで、φＭは金属の仕事関数でバリウム
の場合２．５１ｅＶ、χはシリコンの電子親和力で４．
１５ｅＶ、Ｅｇはシリコンのバンドギャプエネルギで
１．１ｅＶである。ψＢは、真性半導体のフェルミ準位
Ｅｉと不純物半導体のフェルミ準位Ｅｆの差であり、実
施例のｐ型不純物拡散層２の場合０．３ｅＶとすると、
φＭＳ＝−２．４９ｅＶになる。したがって、接触面に
おける半導体のエネルギバンドは、図２に示すように大
きく下側に曲がる。この大きなエネルギ障壁が得られる
バリウムを用いることが、この発明の特徴である。

【００２０】つぎに、従来の白金によるショットキ接合
型電界効果トランジスタのエネルギバンド図と比較して
みる。図１０は、従来の白金をゲート電極に用いたショ
ットキ接合型電界効果トランジスタのエネルギバンド図
で、半導体はｎ型となる。接触面における半導体のエネ
ルギバンドは、図２と比較すると上側に曲がる程度は小
さい。これは、白金の仕事関数φＭが５．３２ｅＶであ
ることによるもので、ｎ型半導体のψＢを−０．３ｅＶ
とすると、φＭＳ＝０．９２ｅＶとなり、したがって、
エネルギ障壁はバリウムに比べ非常に小さくなる。エネ
ルギ障壁の高さは、半導体の電子親和力と金属の仕事関
数との差が、大きいか小さいかによって大まかに知るこ
とができる。なお、白金を半導体に接触させた場合、接
触面における半導体のエネルギバンドはｐ型半導体であ
っても上側に曲がり、このときのキャリアはホールであ
るから、エネルギ障壁は存在せずショットキ接合になら
ない。一方、バリウムを半導体に接触させた場合は、接
触面における半導体のエネルギバンドはｎ型半導体であ
っても下側に曲がり、このときのキャリアは電子である
から、エネルギ障壁は存在せずショットキ接合にならな
い。したがって、前述したように本発明のバリウムを用
いたショットキ接合型電界効果トランジスタは、ｐチャ
ネル型のみでｎチャネル型は有り得ないのである。

【００２１】つぎに、図１に示したこの発明によるショ
ットキ接合型電界効果トランジスタの動作を説明する。
まずその前に、図９に示した従来の白金をゲート電極に
用いたショットキ接合型電界効果トランジスタの動作を
説明する。図１１が、これを説明したチャネル部分のエ
ネルギバンド図（ａ），（ｃ）と、空乏層の状態を示し
た図（ｂ），（ｄ）である。まず（ａ），（ｂ）はトラ
ンジスタがＯＮしている状態で、ＶＤは５Ｖ，ＶＧはＯ
Ｖである。このとき（ａ）に示すように、金属３と半導
体９の接触面における半導体のエネルギバンドは上側に
曲がっているが、ｎ型の領域は存在するため電子の移動
が可能で電流が流れる。すなわち（ｂ）に示すように、
ｐ型シリコン基板５とｎ型不純物拡散層９の間の空乏層
４と、ショットキバリア効果によるｎ型不純物拡散層９
内の空乏層４とは、接触しておらずソース・ドレイン電
極間のｎ型不純物拡散層９にはチャネルが存在するため
電流が流れる。一方、（ｃ），（ｄ）はトランジスタが
オフしている状態で、ＶＤは（ａ）と同じ５Ｖ，ＶＧは
−５である。このとき（ｃ）に示すように、金属３と半
導体９の接触面における半導体のエネルギバンドは、金
属３へのマイナス電位の印加により大きく上側に曲が
り、ｎ型の領域は存在できなくなる。したがって、電子
が移動する領域が無くなり電流が流れなくなる。すなわ
ち（ｄ）に示すように、ｐ型シリコン基板５とｎ型不純
物拡散層９の間の空乏層４に、ショットキバリア効果に
よるｎ型不純物拡散層９内の空乏層４が延びて接触し、
ソース・ドレイン電極間のチャネルがふさがっているた
め電流は流れない。

【００２２】従来のショットキ接合型電界効果トランジ
スタの動作は以上のとおりであり、これと対比しなが
ら、この発明のショットキ接合型電界効果トランジスタ
の動作を説明する。図３が、これを説明したチャネル部
分のエネルギバンド図（ａ），（ｃ）と、空乏層の状態
を示した図（ｂ），（ｄ）である。まず、説明の都合上
（ｃ），（ｄ）のトランジスタがオフしている状態から
始める。この発明のショットキ接合型電界効果トランジ
スタはｐチャネル型であるから、オフ状態のとき、ＶＤ
は−５Ｖ，ＶＧは従来のショットキ接合型電界効果トラ
ンジスタのオン状態の印加電位であるＯＶである。この
とき、従来のショットキ接合型電界効果トランジスタと
同じ考えに基づけば、金属３と半導体２の接触面におけ
る半導体のエネルギバンドは下側に曲がっているが、キ
ャリアであるホールが移動するためのｐ型の領域は存在
するはずである。しかし、エネルギ障壁の高さが高いた
め空乏層４が従来のショットキ接合型電界効果トランジ
スタの場合より延びること、さらに、ｐ型領域を深さを
調整することによって、（ｃ）に示すようにｐ型領域が
存在できないようにする。したがって、ホールが移動す
る領域が無くなり電流が流れなくなる。すなわち、
（ｄ）に示すように、ｎ型シリコン基板１とｐ型不純物
拡散層２の間の空乏層４に、ショットキバリア効果によ
るｐ型不純物拡散層２内の空乏層４が接触し、ソース・
ドレイン電極間のチャネルが塞がっている状態である。
つぎに、（ａ），（ｂ）はトランジスタがオンしている
状態で、ＶＤは−５Ｖ，ＶＧは−１．５Ｖを印加する。
このとき（ａ）に示すように、金属３と半導体２の接触
面における半導体のエネルギバンドは下側に曲がったま
まであるが、ｐ型の領域が現れるためホールの移動が可
能になり電流が流れる。すなわち、（ｂ）に示すよう
に、ｎ型シリコン基板１とｐ型不純物拡散層２の間の空
乏層４と、ショットキバリア効果によるｐ型不純物拡散
層２内の空乏層４とは、接触面しておらずソース・ドレ
イン電極間のｐ型不純物拡散層２にはチャネルが存在し
ている。

【００２３】以上に示した動作を得るには、つぎに示す
条件を満足できるようにチップ構造（ｐ型不純物拡散層
２の深さ、それぞれの不純物拡散層の濃度等）を最適化
しておかなくてはならないことを付け加えておく。図３
（ａ）、すなわち図１におけるエネルギ障壁（φＭＳ）
は、−２．４９ｅＶであるから、ＶＧ＝−２．４９Ｖ以
下の電位を印加するとゲートに順方向電流（ゲート電
流）が流れる。しかし、−２．４９Ｖ以上でもゲート電
流は僅かに流れ、−２．４９Ｖに近づくにしたがってゲ
ート電流は微妙に増加する。許容できるゲート電流値時
のゲート電位（ＶＧ）で、必要なだけのドレイン電流を
流すことが可能でかつ、ＶＧ＝ＯＶのとき（オフ時）の
ドレイン電流が許容値以下ではならない。

【００２４】以上のようにこの発明のショットキ接合型
電界効果トランジスタは、ドレイン電位（ＶＤ）および
ゲート電位（ＶＧ）に同じマイナス電位を印加すればよ
く、従来の接合型電界効果トランジスタおよび、白金を
ゲート電極に用いたショットキ接合型電界効果トランジ
スタのように、プラス電位とマイナス電位の２つの電源
を必要とし、回路構成を複雑にさせるという問題を生じ
させずに、微細化を図ることができる。これは、ゲート
電極にバリウムを用いることによって、ショットキ接合
のエネルギ障壁を高くしたことに起因するものである。

【００２５】さらに、この発明のショットキ接合型電界
効果トランジスタの動作説明を確実なものにするため
に、従来のショットキ接合型電界効果トランジスタをこ
の発明のショットキ接合型電界効果トランジスタと同じ
考えに基づいて動作させた場合について説明する。図１
２はこれを示したエネルギバンド図で、（ａ）がオフ状
態、（ｂ）がオン状態を示す。（ａ）のオフ状態のと
き、ＶＤは５Ｖ、ＶＧはＯＶである。このとき、この発
明のショットキ接合型電界効果トランジスタと同じ考え
に基づいて、金属３と半導体２の接触面における半導体
のエネルギバンドは上側に曲がっており、キャリアであ
る電子が移動するためのｎ型の領域は存在しなくなるよ
うに、ｎ型不純物拡散層９の深さを浅くするなどしてチ
ップ構造を設計する。つぎに、（ｂ）に示すトランジス
タがオンしている状態では、ＶＤは５Ｖ、ＶＧは０．６
Ｖを印加している。このとき、金属３と半導体２の接触
面における半導体のエネルギバンドは上側に曲がったま
まであるが、ｎ型の領域が現れるためホールの移動が可
能になり電流が流れる。ここでは、金属３と半導体２の
接触面におけるエネルギ障壁（φＭＳ）が、０．９２ｅ
Ｖと小さいことから、ＶＧは０．６Ｖと小さな電圧しか
印加できない。しかし、しきい値電圧（エネルギ障壁
（φＭＳ）の値）に非常に近いことからエネルギ障壁が
低くなり、（ｂ）に示すように電子が金属（白金）側に
流れ、ゲート電流を増大させてしまう。すなわち、許容
できるゲート電流値以下のゲート電位（ＶＧ）で、かつ
必要なだけのドレイン電流を流すという２つの条件を両
立できない。これは、ショットキ接合のエネルギ障壁が
低いことに起因するものである。

【００２６】つぎに、図１に示したこの発明によるショ
ットキ接合型電界効果トランジスタの動作をさらに詳し
く説明する。図３（ｅ）は、図１に示したこの発明によ
るショットキ接合型電界効果トランジスタのＶＤ−ＩＤ
特性を示した図で、以下、これに基づいてショットキ接
合型電界効果トランジスタの動作を説明する。図３
（ｅ）を参照して、ＶＧを−１．５Ｖとした場合のＶＧ
−ＩＤ特性において、線形領域αでは図３（ｂ）に示す
ように、ｎ型シリコン基板１とｐ型不純物拡散層２の間
の空乏層の４がショットキバリア効果によるｎ型不純物
拡散層２内の空乏層４が接触しておらず、ｐ型不純物拡
散層２中にチャネルが存在する。したがってＶＤの増加
に伴ってＩＤがリニアに増加する。一方飽和領域βで
は、図３（ｄ）に示すように高くなったＶＤによって、
ドレイン側の空乏層４が広がり、ｎ型シリコン基板１と
ｐ型不純物拡散層２の間の空乏層４がショットキバリア
効果によるｎ型不純物拡散層２内の空乏層４に接触す
る。その結果、ＩＤは空乏層４内のアバランシェ現象に
よって流れる。ここでは、ＶＤを高くしてもその分横方
向に空乏層４が広がり、空乏層４内の電界強度はほぼ一
定に保たれることから、ＩＤはほとんど増加せず飽和傾
向を示す。つぎに、ＶＧを−１．５から高くしていくと
ゲート電極３とドレイン電極２のｐ型不純物拡散層２間
の電位差が大きくなり、ショットキバリア効果によるｎ
型不純物拡散層２内の空乏層４がより広がりやすくな
る。したがって、低いＶＤでこのショットキバリア効果
による空乏層４が、ｎ型シリコン基板１とドレイン電極
２ｃ間の空乏層４に接触するようになる。ゆえに、
（ｅ）に示すように線形領域αと飽和領域βの変曲点が
ＶＧの上昇に伴い低いＶＤへとシフトする。ここで、Ｖ
ＤＳを５Ｖ一定としＶＧを制御することで、図３（ｂ）
に示すようなオン状態（ＶＧ＝−１．５Ｖ，（ｅ）に示
す線形領域αのＡ点）や（ｄ）に示すようなオフ状態
（ＶＧ＝ＯＶ，（ｅ）に示す飽和領域βのＢ点）を得る
ことができる。

【００２７】以上のように、この発明のショットキ接合
型電界効果トランジスタにおいても、トランジスタがオ
ンからオフ、オフからオンに変化する際に、飽和領域β
を通過することからホットキャリア現象が生じ、ホット
エレクトロンが発生する。しかし、接合型電界効果トラ
ンジスタにおいては絶縁膜が存在しないため、ＭＩＳト
ランジスタのようにホットエレクトロンの絶縁膜へのト
ラップによるトランジスタ特性の劣化といった問題は発
生せず、したがって、トランジスタのゲート長の縮小化
を図ることができる。

【００２８】実施例２．図４は、この発明の実施例２に
よるショットキ接合型電界効果トランジスタの断面構造
図である。ｐ型シリコン基板５の主面上にｎ型不純物拡
散層からなる島２０を形成し、この主面上にｐ型不純物
拡散層２が形成されている。ｐ型不純物拡散層２の中央
部のシリコン基板１主面上にバリウムからなるゲート電
極３が配置されている。ここで、ゲート電極３の下層に
位置するｐ型不純物拡散層２の領域がチャネル領域２
ｂ、その両側のｐ型不純物拡散層２の領域がそれぞれソ
ース電極２ａ、ドレイン電極２ｃとなる。以上がこの発
明の実施例２によるショットキ接合型電界効果トランジ
スタの構造である。実施例２の特徴は、図４に示すよう
に島２０にドレイン電位やゲート電位と同じマイナス電
位（但しｐ−ｎ接合のＶｔｈ以下）や場合によってはプ
ラス電位を印加し、この値を調整することで、トランジ
スタのオン状態におけるドレイン電流やしきい値電圧を
制御できることにある。つぎに、動作については、図１
に示した実施例１とまったく同一で同じ効果を奏する。

【００２９】

【発明の効果】以上のように、この発明の請求項１に係
る接合型電界効果トランジスタは、ｎ型不純物を含むシ
リコン基板と、このシリコン基板主面上の、ソース電極
となる第１の領域と、この第１の領域に隣接配置された
チャネル領域となる第２の領域と、この第２の領域に隣
接配置されたドレイン電極となる第３の領域との３つの
領域からなるｐ型不純物拡散層と、前記第２の領域（チ
ャネル領域）のｐ型不純物拡散層表面に接続されたＢａ
（バリウム）からなるゲート電極とから構成されるの
で、従来のＭＩＳトランジスタにあったホットキャリア
現象によるトランジスタ特性劣化の問題、および従来の
接合型電界効果トランジスタにあったプラス電位とマイ
ナス電位の２つの電源を必要とし回路構成を複雑にさせ
るという問題を解消し、容易に微細化、回路の高集積化
を図ることができるという効果を奏する。

【００３０】またこの発明の請求項２に係る接合型電界
効果トランジスタは、ｐ型不純物を含むシリコン基板
と、このシリコン基板主面上のｎ型不純物拡散による島
と、この島上の、ソース電極となる第１の領域と、この
第１の領域に隣接配置されたチャネル領域となる第２の
領域と、この第２の領域に隣接配置されたドレイン電極
となる第３の領域との３つの領域からなるｐ型不純物拡
散層と、前記第２の領域（チャネル領域）のｐ型不純物
拡散層表面に接続されたＢａ（バリウム）からなるゲー
ト電極とから構成されるので、上述した効果の他に、島
２０にドレイン電位やゲート電位と同じマイナス電位
（但しｐ−ｎ接合のＶｔｈ以下）や場合によってはプラ
ス電位を印加し、この値を調整することで、トランジス
タのオン状態におけるドレイン電流やしきい値電圧を制
御できるという効果をも奏する。

【図面の簡単な説明】

【図１】この発明の実施例１を示す断面図である。

【図２】この発明のショットキ接合型電界効果トランジ
スタのエネルギバンドを示す図である。

【図３】この発明のショットキ接合型電界効果トランジ
スタの動作を説明する図である。

【図４】この発明の実施例２を示す図である。

【図５】従来のＤＲＡＭメモリセルの一例を示す断面図
である。

【図６】従来のＭＩＳトランジスタを示す断面図であ
る。

【図７】従来のＭＩＳトランジスタの動作を説明する図
である。

【図８】従来の接合型電界効果トランジスタを示す断面
図である。

【図９】従来のショットキ接合型電界効果トランジスタ
を示す断面図である。

【図１０】従来のショットキ接合型電界効果トランジス
タのエネルギバンドを示す図である。

【図１１】従来のショットキ接合型電界効果トランジス
タの動作を説明する図である。

【図１２】従来のショットキ接合型電界効果トランジス
タの動作を説明する図である。

【符号の説明】

１ｎ型シリコン基板２ｐ型不純物拡散層２ａソース電極２ｂチャネル領域２ｃドレイン電極３ゲート電極２０島

Claims

【特許請求の範囲】

【請求項１】ｎ型不純物を含むシリコン基板と、このシリコン基板主面上の、ソース電極となる第１の領
域と、この第１の領域に隣接配置されたチャネル領域と
なる第２の領域と、この第２の領域に隣接配置されたド
レイン電極となる第３の領域との３つの領域からなるｐ
型不純物拡散層と、前記第２の領域のｐ型不純物拡散層表面に接続されたＢ
ａ（バリウム）からなるゲート電極と、から構成されたショットキ接合型電界効果トランジス
タ。
【請求項２】ｐ型不純物を含むシリコン基板と、このシリコン基板主面上のｎ型不純物拡散による島と、
この島上の、ソース電極となる第１の領域と、この第１
の領域に隣接配置されたチャネル領域となる第２の領域
と、この第２の領域に隣接配置されたドレイン電極とな
る第３の領域との３つの領域からなるｐ型不純物拡散層
と、前記第２の領域のｐ型不純物拡散層表面に接続されたＢ
ａ（バリウム）からなるゲート電極と、から構成されたショットキ接合型電界効果トランジス
タ。