JPH0613586Y2 - パワ−出力素子の保護回路 - Google Patents
パワ−出力素子の保護回路Info
- Publication number
- JPH0613586Y2 JPH0613586Y2 JP4498285U JP4498285U JPH0613586Y2 JP H0613586 Y2 JPH0613586 Y2 JP H0613586Y2 JP 4498285 U JP4498285 U JP 4498285U JP 4498285 U JP4498285 U JP 4498285U JP H0613586 Y2 JPH0613586 Y2 JP H0613586Y2
- Authority
- JP
- Japan
- Prior art keywords
- power
- output element
- power output
- circuit
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Protection Of Static Devices (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 この考案は、ＰＷＭインバータ等に於いて相補的に用い
られるパワー出力素子に対する保護回路に関するもので
ある。
られるパワー出力素子に対する保護回路に関するもので
ある。
第２図は従来のインバータ回路を示す回路図である。図
に於いて１は主回路部、２は直流電源、３，４は直流電
源１の両極に接続された直流電源母線５，６間に相補的
に直列接続されたパワー出力素子としてのパワーＭＯＳ
ＦＥＴであって、パワーＭＯＳＦＥＴ３はＮチヤンネ
ル、パワーＭＯＳＦＥＴ４はＰチヤンネルとなつてい
る。７は直流電源母線の配線インダクタンス、８はパワ
ーＭＯＳＦＥＴ３，４を駆動するゲート駆動回路であ
る。そして、このゲート駆動回路８は直列に接続された
電源９ａ，９ｂと、この電源９ａ，９ｂの両端間に相補
的に直列接続され、その接続中点から抵抗１０を介して
パワーＭＯＳＦＥＴ３，４の各ゲートにゲート駆動信号
を供給するトランジスタ１１，１２と、外部入力信号を
絶縁してトランジスタ１１，１２のゲートに供給するホ
トカプラ１３とによつて構成されている。１４はパワー
ＭＯＳＦＥＴ３，４の中点に接続された負荷、１５はゲ
ート駆動回路８を構成するホトカプラ１３の入力側にオ
ン・オフ信号を供給する制御回路である。そして、この
制御回路１５は、ＰＷＭ信号を発生するＰＷＭ信号発生
回路１６と、異常判別信号ＡとＰＷＭ信号とを入力とす
るナンドゲート回路１７および電源１８を有している。
に於いて１は主回路部、２は直流電源、３，４は直流電
源１の両極に接続された直流電源母線５，６間に相補的
に直列接続されたパワー出力素子としてのパワーＭＯＳ
ＦＥＴであって、パワーＭＯＳＦＥＴ３はＮチヤンネ
ル、パワーＭＯＳＦＥＴ４はＰチヤンネルとなつてい
る。７は直流電源母線の配線インダクタンス、８はパワ
ーＭＯＳＦＥＴ３，４を駆動するゲート駆動回路であ
る。そして、このゲート駆動回路８は直列に接続された
電源９ａ，９ｂと、この電源９ａ，９ｂの両端間に相補
的に直列接続され、その接続中点から抵抗１０を介して
パワーＭＯＳＦＥＴ３，４の各ゲートにゲート駆動信号
を供給するトランジスタ１１，１２と、外部入力信号を
絶縁してトランジスタ１１，１２のゲートに供給するホ
トカプラ１３とによつて構成されている。１４はパワー
ＭＯＳＦＥＴ３，４の中点に接続された負荷、１５はゲ
ート駆動回路８を構成するホトカプラ１３の入力側にオ
ン・オフ信号を供給する制御回路である。そして、この
制御回路１５は、ＰＷＭ信号を発生するＰＷＭ信号発生
回路１６と、異常判別信号ＡとＰＷＭ信号とを入力とす
るナンドゲート回路１７および電源１８を有している。
次に動作について説明する。まず、異常判別信号Ａが
“Ｈ”レベルとなつて正常状態を示している場合には、
ＰＷＭ信号発生回路１６から出力されるＰＷＭ信号に応
じてナンドゲート回路１７の出力信号が“Ｈ”，“Ｌ”
に変化する動作を繰り返すことから、これに応じてホト
カプラ１３もオン・オフ動作を繰り返してその出力信号
をトランジスタ１１，１２のゲートに供給する。この場
合、トランジスタ１１，１２は相対構成となつているこ
とから、交互にオン・オフ動作を行ない、その出力信号
がゲート駆動信号としてパワーＭＯＳＦＥＴ３，４のゲ
ートに供給される。ここで、パワーＭＯＳＦＥＴ３，４
も相補構成となつていることから、相互にオン・オフ動
作を行なつて、負荷１４をＰＷＭ制御によつて駆動す
る。
“Ｈ”レベルとなつて正常状態を示している場合には、
ＰＷＭ信号発生回路１６から出力されるＰＷＭ信号に応
じてナンドゲート回路１７の出力信号が“Ｈ”，“Ｌ”
に変化する動作を繰り返すことから、これに応じてホト
カプラ１３もオン・オフ動作を繰り返してその出力信号
をトランジスタ１１，１２のゲートに供給する。この場
合、トランジスタ１１，１２は相対構成となつているこ
とから、交互にオン・オフ動作を行ない、その出力信号
がゲート駆動信号としてパワーＭＯＳＦＥＴ３，４のゲ
ートに供給される。ここで、パワーＭＯＳＦＥＴ３，４
も相補構成となつていることから、相互にオン・オフ動
作を行なつて、負荷１４をＰＷＭ制御によつて駆動す
る。
次に、異常判別信号Ａが“Ｌ”となつて異常状態である
ことを示すと、ナンドゲート回路１７の出力信号は
“Ｈ”状態を続けることから、ホトカプラ１３もオフ状
態となる。この結果、トランジスタ１１はオン状態を続
け、またトランジスタ１２はオフ状態を続けることか
ら、ゲート駆動信号は“Ｈ”状態を続けてパワーＭＯＳ
ＦＥＴ３がオンでパワーＭＯＳＦＥＴ４がオフとなり続
ける。
ことを示すと、ナンドゲート回路１７の出力信号は
“Ｈ”状態を続けることから、ホトカプラ１３もオフ状
態となる。この結果、トランジスタ１１はオン状態を続
け、またトランジスタ１２はオフ状態を続けることか
ら、ゲート駆動信号は“Ｈ”状態を続けてパワーＭＯＳ
ＦＥＴ３がオンでパワーＭＯＳＦＥＴ４がオフとなり続
ける。
従来のパワー出力素子を相補的に用いた回路は以上のよ
うに構成されていたので、例えばパワーＭＯＳＦＥＴ３
が導通破壊すると、パワーＭＯＳＦＥＴ４のオン時に短
絡状態が生ずることから、過大電流が流れて大事故を引
き起すとともに、パワーＭＯＳＦＥＴ４も破損してしま
う問題点があつた。また、ホトカプラはオフ時の信号伝
達がオン時に比較して極めて遅いことおよびゲート駆動
回路の遅れによつてホトカプラがオフしてからパワーＭ
ＯＳＦＥＴ４の入力電圧ＶGS2がＶ1〔V〕１に達するま
でに時間がかかることから、異常判別信号Ａが“Ｌ”と
なつてもパワーＭＯＳＦＥＴがオフするまでにかなりの
時間遅れが生じてしまう問題点があつた。更に、パワー
ＭＯＳＦＥＴに短絡電流が流れている時に、異常判別信
号Ａが“Ｌ”になるとパワーＭＯＳＦＥＴ４のゲートと
ソース間に電源９ａの出力Ｖ1〔V〕が大きな逆バイアス
として加わることから、このパワーＭＯＳＦＥＴ４が瞬
時にオフとなつて直流電源母線に流れていた過大電流Ｉ
DCが急激に減少する。しかし、直流電源母線には配線イ
ンダクタンス７を有することから、大きな誘起電圧 が生じてパワーＭＯＳＦＥＴを破損する問題点があつ
た。
うに構成されていたので、例えばパワーＭＯＳＦＥＴ３
が導通破壊すると、パワーＭＯＳＦＥＴ４のオン時に短
絡状態が生ずることから、過大電流が流れて大事故を引
き起すとともに、パワーＭＯＳＦＥＴ４も破損してしま
う問題点があつた。また、ホトカプラはオフ時の信号伝
達がオン時に比較して極めて遅いことおよびゲート駆動
回路の遅れによつてホトカプラがオフしてからパワーＭ
ＯＳＦＥＴ４の入力電圧ＶGS2がＶ1〔V〕１に達するま
でに時間がかかることから、異常判別信号Ａが“Ｌ”と
なつてもパワーＭＯＳＦＥＴがオフするまでにかなりの
時間遅れが生じてしまう問題点があつた。更に、パワー
ＭＯＳＦＥＴに短絡電流が流れている時に、異常判別信
号Ａが“Ｌ”になるとパワーＭＯＳＦＥＴ４のゲートと
ソース間に電源９ａの出力Ｖ1〔V〕が大きな逆バイアス
として加わることから、このパワーＭＯＳＦＥＴ４が瞬
時にオフとなつて直流電源母線に流れていた過大電流Ｉ
DCが急激に減少する。しかし、直流電源母線には配線イ
ンダクタンス７を有することから、大きな誘起電圧 が生じてパワーＭＯＳＦＥＴを破損する問題点があつ
た。
この発明は上記のような問題点を解消するためになされ
たもので、相補接続されたパワーＭＯＳＦＥＴに対する
ゲート駆動回路が１個であつても、異常時にパワーＭＯ
ＳＦＥＴを２つともオフ制御することができるととも
に、伝送遅れが小さくかつ異常時にはパワーＭＯＳＦＥ
Ｔをゆつくりオフさせることが出来るパワー出力素子の
保護回路を得ることを目的とする。
たもので、相補接続されたパワーＭＯＳＦＥＴに対する
ゲート駆動回路が１個であつても、異常時にパワーＭＯ
ＳＦＥＴを２つともオフ制御することができるととも
に、伝送遅れが小さくかつ異常時にはパワーＭＯＳＦＥ
Ｔをゆつくりオフさせることが出来るパワー出力素子の
保護回路を得ることを目的とする。
この考案に係るパワー出力素子の保護回路は、各パワー
出力素子の入力回路に異常判別信号によつて駆動される
ホトカプラの出力側をそれぞれ接続してゲート駆動信号
を落すものである。
出力素子の入力回路に異常判別信号によつて駆動される
ホトカプラの出力側をそれぞれ接続してゲート駆動信号
を落すものである。
この考案によるパワー出力素子の保護回路は、各パワー
出力素子の入力回路に接続される各ホトカプラが、異常
判別信号が異常状態を示す時にオンし、各パワー出力素
子の入力が零電位に近い電圧に落されることから、大き
な逆バイアス電圧が加わらずに、比較的ゆるやかにパワ
ー出力素子がオフされることになる。
出力素子の入力回路に接続される各ホトカプラが、異常
判別信号が異常状態を示す時にオンし、各パワー出力素
子の入力が零電位に近い電圧に落されることから、大き
な逆バイアス電圧が加わらずに、比較的ゆるやかにパワ
ー出力素子がオフされることになる。
以下、この考案の一実施例を図について説明する。第１
図はこの考案によるパワー出力素子の保護回路を示す回
路図であつて、第２図と同一部分は同一記号を用いてそ
の詳細説明を省略してある。図に於いて１９，２０は異
常判別信号Ａを入力信号とするホトカプラであつて、そ
の出力側はそれぞれ抵抗２１，２２を介してパワーＭＯ
ＳＦＥＴ３，４のゲート・ソース間にそれぞれ接続され
ている。
図はこの考案によるパワー出力素子の保護回路を示す回
路図であつて、第２図と同一部分は同一記号を用いてそ
の詳細説明を省略してある。図に於いて１９，２０は異
常判別信号Ａを入力信号とするホトカプラであつて、そ
の出力側はそれぞれ抵抗２１，２２を介してパワーＭＯ
ＳＦＥＴ３，４のゲート・ソース間にそれぞれ接続され
ている。
この様に構成された回路に於いて、パワーＭＯＳＦＥＴ
３，４の経路に於いて短絡が生じて過大電流が流れてい
る時に、異常判別信号Ａが“Ｌ”となつて異常状態を示
すと、電源１８の出力が加えられているホトカプラ１
９，２０が共にオンとなる。ここで、ホトカプラ１９，
２０はそれぞれ抵抗２１，２２を介してパワーＭＯＳＦ
ＥＴ３，４のゲート・ソース間に接続されているため
に、オン状態になると出力端間が低インピーダンスとな
つてゲートをソース電位に落すことになる。この結果、
ゲート・ソース間電圧ＶGS1およびＶGS2が零電圧近くに
低下するために、パワーＭＯＳＦＥＴ３，４は共にオフ
となる。そして、この場合に於けるパワーＭＯＳＦＥＴ
３，４のオフ動作は、従来の場合に比較してゆるやかな
変化することから、直流電源母線５，６を流れる過大電
流ＩDCの減少率も小さなものとなる。この結果、直流電
源母線の配線インダクタンス７によつて発生される誘導
起電力 も従来に比較して大幅に小さくなることから、この誘起
起電圧によるパワーＭＯＳＦＥＴ３，４の破損が防止さ
れることになる。また、ホトカプラのオン時に於ける伝
送遅れ時間が少ないこと、およびホトカプラの出力側が
パワーＭＯＳＦＥＴに直接接続されてゲート駆動回路８
内の遅れが作用しないことから、異常判別信号Ａが
“Ｌ”となつて異常状態を示してから、パワーＭＯＳＦ
ＥＴ３，４のゲートにオフ制御が加えられるまでの遅れ
時間が極めて少ないものとなる。
３，４の経路に於いて短絡が生じて過大電流が流れてい
る時に、異常判別信号Ａが“Ｌ”となつて異常状態を示
すと、電源１８の出力が加えられているホトカプラ１
９，２０が共にオンとなる。ここで、ホトカプラ１９，
２０はそれぞれ抵抗２１，２２を介してパワーＭＯＳＦ
ＥＴ３，４のゲート・ソース間に接続されているため
に、オン状態になると出力端間が低インピーダンスとな
つてゲートをソース電位に落すことになる。この結果、
ゲート・ソース間電圧ＶGS1およびＶGS2が零電圧近くに
低下するために、パワーＭＯＳＦＥＴ３，４は共にオフ
となる。そして、この場合に於けるパワーＭＯＳＦＥＴ
３，４のオフ動作は、従来の場合に比較してゆるやかな
変化することから、直流電源母線５，６を流れる過大電
流ＩDCの減少率も小さなものとなる。この結果、直流電
源母線の配線インダクタンス７によつて発生される誘導
起電力 も従来に比較して大幅に小さくなることから、この誘起
起電圧によるパワーＭＯＳＦＥＴ３，４の破損が防止さ
れることになる。また、ホトカプラのオン時に於ける伝
送遅れ時間が少ないこと、およびホトカプラの出力側が
パワーＭＯＳＦＥＴに直接接続されてゲート駆動回路８
内の遅れが作用しないことから、異常判別信号Ａが
“Ｌ”となつて異常状態を示してから、パワーＭＯＳＦ
ＥＴ３，４のゲートにオフ制御が加えられるまでの遅れ
時間が極めて少ないものとなる。
なお、上記実施例に於いては、パワー出力素子としてパ
ワーＭＯＳＦＥＴを用いた場合について説明したが、パ
ワートランジスタ等の他のパワー出力素子を用いても良
いことは言うまでもない。また、ホトカプラ１９，２０
の出力側に接続した抵抗２１，２２は、場合によつては
不用とするものである。
ワーＭＯＳＦＥＴを用いた場合について説明したが、パ
ワートランジスタ等の他のパワー出力素子を用いても良
いことは言うまでもない。また、ホトカプラ１９，２０
の出力側に接続した抵抗２１，２２は、場合によつては
不用とするものである。
以上のようにこの発明によれば、パワー出力素子のゲー
トに異常判別信号によつてオンとなることにより、ゲー
ト電位を下げるゲート遮断用のホトカプラを接続したも
のであるために、過電流が流れている場合にオフさせて
も、比較的ゆるやかに過電流をオフさせることができ、
これに伴なつてオフ時に発生する誘起起電圧を小さくす
ることによりパワー出力素子の保護が行なえる。また、
オフ制御は、ホトカプラを介してパワー出力素子のゲー
トに直接作用することから、信号遅れが除去されて迅速
なオフ制御が行なえる等の種々の効果がある。
トに異常判別信号によつてオンとなることにより、ゲー
ト電位を下げるゲート遮断用のホトカプラを接続したも
のであるために、過電流が流れている場合にオフさせて
も、比較的ゆるやかに過電流をオフさせることができ、
これに伴なつてオフ時に発生する誘起起電圧を小さくす
ることによりパワー出力素子の保護が行なえる。また、
オフ制御は、ホトカプラを介してパワー出力素子のゲー
トに直接作用することから、信号遅れが除去されて迅速
なオフ制御が行なえる等の種々の効果がある。
第１図はこの考案の一実施例によるパワー出力素子の保
護回路を示す回路図、第２図は従来のパワー出力素子の
保護回路を示す回路図である。 ３，４はパワーＭＯＳＦＥＴ、８はゲート駆動回路、１
９，２０はホトカプラ。 なお、図中、同一符号は同一、又は相当部分を示す。
護回路を示す回路図、第２図は従来のパワー出力素子の
保護回路を示す回路図である。 ３，４はパワーＭＯＳＦＥＴ、８はゲート駆動回路、１
９，２０はホトカプラ。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】直流電源母線間に相補的に直列接続された
互いに異なる極性のパワー出力素子と、外部入力信号を
絶縁して前記パワー出力素子のゲートに供給するゲート
駆動回路と、出力側をそれぞれ前記パワー出力素子のゲ
ート・ソース間に接続し入力側をそれぞれ直列に接続し
てその一端を電源に接続し他端に異常判別信号を供給す
るホトカプラとを備えたパワー出力素子の保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4498285U JPH0613586Y2 (ja) | 1985-03-29 | 1985-03-29 | パワ−出力素子の保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4498285U JPH0613586Y2 (ja) | 1985-03-29 | 1985-03-29 | パワ−出力素子の保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61162258U JPS61162258U (ja) | 1986-10-07 |
| JPH0613586Y2 true JPH0613586Y2 (ja) | 1994-04-06 |
Family
ID=30558064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4498285U Expired - Lifetime JPH0613586Y2 (ja) | 1985-03-29 | 1985-03-29 | パワ−出力素子の保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0613586Y2 (ja) |
-
1985
- 1985-03-29 JP JP4498285U patent/JPH0613586Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61162258U (ja) | 1986-10-07 |
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