JPH06132944A - Non-hit switching method for transmission line - Google Patents
Non-hit switching method for transmission lineInfo
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- JPH06132944A JPH06132944A JP28334092A JP28334092A JPH06132944A JP H06132944 A JPH06132944 A JP H06132944A JP 28334092 A JP28334092 A JP 28334092A JP 28334092 A JP28334092 A JP 28334092A JP H06132944 A JPH06132944 A JP H06132944A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ディジタル多重伝送シ
ステムで同期多重信号のＳＴＭ信号を伝送する同期網
（ＳＤＨ：Ｓｙｎｃｈｔｏｎｏｕｓ Ｄｉｇｉｔａｌ
ＨＩＥＲＡＲＣＨＹ）において、伝送信号が二重化され
た伝送路の運用系・非運用系の切替えに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a synchronous network (SDH: Synchronous Digital) for transmitting an STM signal of a synchronous multiplex signal in a digital multiplex transmission system.
HIERARCHY) relates to switching between an active system and a non-active system of a transmission line in which a transmission signal is duplicated.
【０００２】近年、情報量の増大に対処するために、伝
送路の大容量化で、ＳＤＨディジタル多重伝送方式が普
及されていている。このＳＤＨディジタル多重伝送方式
において用いられる伝送信号は、ＳＴＭ−ｎ信号（ＳＴ
Ｍ−ｎフォーマットを有するデータ）が用いられてい
る。In recent years, in order to cope with an increase in the amount of information, the SDH digital multiplex transmission system has become widespread by increasing the capacity of the transmission line. The transmission signal used in this SDH digital multiplex transmission system is an STM-n signal (ST
Data having an M-n format) is used.
【０００３】ＳＴＭ−ｎ信号というのは、ＳＴＭ−１信
号（約１５０Ｍｂ／ｓ）をｎ多重（ｎは任意の整数で、
現在”ｎ”としては、１，４，１６が用いられている）
したフレームフォーマットを有し、図６に示すＳＴＭ−
１信号のフレームフォーマットの例では、ＳＯＨ（Ｓｅ
ｃｔｉｏｎ Ｏｖｅｒ Ｈｅａｄ）と称して、１フレー
ムのデータ長は、２７０バイト×９＝２４３０バイトで
ある。このＳＴＭ−１信号を１つの帯域として伝送する
方式をＶＣ−４方式という。The STM-n signal is an STM-1 signal (about 150 Mb / s) n-multiplexed (n is an arbitrary integer,
Currently, 1, 4, 16 are used as "n")
STM- which has a frame format
In the example of the frame format of one signal, SOH (Se
The data length of one frame is 270 bytes × 9 = 2,430 bytes. The method of transmitting this STM-1 signal as one band is called the VC-4 method.
【０００４】１フレームのデータには、フレーム同期や
伝送信号の運用保守のための信号を伝送する各種の信号
領域（９バイト×８＝７２バイト）と、ポインタと称す
る数バイト以内の信号の位相を調整する領域（９バイ
ト）、ペイロードと称する最も大きな有効なデータ領域
（２６１バイト×９＝２３４９バイト）、１フレーム中
９つに区分されたペイロードの所定の位置にＰＯＨ（Ｐ
ｈａｓｓ Ｏｖｅｒ Ｈｅａｄ）と称して、ＶＣ−４方
式における運用保守のためのステータス情報信号領域が
設けられており、データの進遅により、このＰＯＨの位
置は対応してデータ進遅のバイト数だけ、進遅するよう
になっている。One frame of data includes various signal areas (9 bytes × 8 = 72 bytes) for transmitting signals for frame synchronization and operation and maintenance of transmission signals, and the phase of signals within several bytes called a pointer. Area (9 bytes), which is the largest effective data area called a payload (261 bytes x 9 = 2349 bytes), and POH (P
A status information signal area for operation and maintenance in the VC-4 system is provided, and the position of this POH corresponds to the number of bytes of data advance / retreat corresponding to the progress of data. It is designed to move forward and backward.
【０００５】この大容量データを伝送するＳＤＨディジ
タル多重伝送路は信頼性・保守性の向上のため、伝送路
の二重化も採用されているが、伝送路における運用系・
非運用系を無瞬断で容易に切替えることができる方法が
強く要求されて来ている。In order to improve reliability and maintainability, the SDH digital multiplex transmission line for transmitting a large amount of data has a dual transmission line.
There is a strong demand for a method that can easily switch non-operation systems without interruption.
【０００６】[0006]
【従来の技術】従来は、伝送路を０系信号と１系信号の
二重化を行っていても、単に二重化されているだけであ
り、伝送路の切替えには、必ず瞬断が伴っていた。2. Description of the Related Art Conventionally, even if a 0-system signal and a 1-system signal are duplicated on a transmission line, they are simply duplicated, and switching of the transmission line always involves a momentary interruption.
【０００７】[0007]
【発明が解決しようとする課題】このように、従来の回
路では伝送路の二重化を行っていても、２つの系の信号
の位相も確認していないため、無瞬断切替えができなか
った。また、中継される伝送路距離によって、２つの系
の信号の位相が完全に補償できないという問題があっ
た。As described above, in the conventional circuit, even if the transmission lines are duplicated, the phases of the signals of the two systems are not confirmed, so that the switching without interruption cannot be performed. In addition, there is a problem that the phases of the signals of the two systems cannot be completely compensated by the distance of the relayed transmission path.
【０００８】更に、非同期系の信号においては、２つの
系の位相およびペイロードの位相を合わせる方法がなか
った。本発明は、係る問題を解決するもので、新同期網
ＳＤＨディジタル多重伝送方式の二重化伝送路の切替え
において、距離に関係なく２つの伝送路間データの無瞬
断切替えを可能とする伝送路無瞬断切替方法を提供する
ことを目的とする。Further, in the case of asynchronous signals, there was no way to match the phases of the two systems and the phase of the payload. SUMMARY OF THE INVENTION The present invention solves the above problem, and in the switching of a duplex transmission line of a new synchronous network SDH digital multiplex transmission system, there is no transmission line that enables non-instantaneous switching of data between two transmission lines regardless of distance. The purpose is to provide a method for switching between instantaneous interruptions.
【０００９】[0009]
【課題を解決するための手段】図１は、本発明に係わる
伝送路無瞬断切替方法の原理構成図である。図中、１０
は送信部、１１は識別信号挿入部、２０は０系受信部，
３０は１系受信部、４０は０系フレームアライナ、５０
は１系フレームアライナ、６０は識別信号分離部、７０
は読出制御部、８０は選択部である。FIG. 1 is a principle block diagram of a transmission line non-instantaneous interruption switching method according to the present invention. 10 in the figure
Is a transmitting unit, 11 is an identification signal inserting unit, 20 is a 0-system receiving unit,
30 is a 1-system receiving unit, 40 is a 0-system frame aligner, 50
Is a 1-system frame aligner, 60 is an identification signal separation unit, 70
Is a read control unit, and 80 is a selection unit.
【００１０】本発明は、同期多重化信号のＳＴＭフレー
ムフォーマットの信号を伝送する新同期網ＳＤＨディジ
タル多重伝送方式で、０系，１系と伝送路が二重化さ
れ、受信側の０系信号を入力する０系受信部２０と１系
信号を入力する１系受信部３０の出力側で行う伝送路切
替方法において、送信側では、送信部１０から送出する
ＳＴＭフレームフォーマット信号のパスオーバヘッド領
域の任意の信号に、所定の識別信号を挿入する識別信号
挿入部１１を設ける。The present invention is a new synchronous network SDH digital multiplex transmission system for transmitting a STM frame format signal of a synchronous multiplexed signal, in which the 0-system and 1-system and the transmission path are duplexed, and the 0-system signal on the receiving side is input. In the transmission path switching method performed on the output side of the 0-system receiving section 20 and the 1-system receiving section 30 for inputting the 1-system signal, the transmitting side selects an arbitrary path overhead area of the STM frame format signal transmitted from the transmitting section 10. An identification signal inserting section 11 for inserting a predetermined identification signal into the signal is provided.
【００１１】受信側では、０系入力信号と装置内クロッ
クを入力し、該０系入力信号を、該装置内クロックを用
いてクロック乗換えを行い、１系と位相同期を合わせた
０系データを生成して出力すると共に、該装置内クロッ
クを用いて書込クロックを生成して出力する該０系受信
部２０から出力する該０系データと、該書込クロックを
入力して内部のフレームメモリに記憶し、入力する読出
フレーム信号で該０系データを読出して出力する０系フ
レームアライナ４０と、１系入力信号と装置内クロック
を入力し、該１系入力信号を、該装置内クロックを用い
てクロック乗換えを行い、０系と同期を合わせた１系デ
ータを生成して出力すると共に、該装置内クロックを用
いて書込クロックを生成して出力する該１系受信部３０
から出力する該１系データと、該書込クロックを入力し
て内部のフレームメモリに記憶し、入力する読出フレー
ム信号で該１系データを読出して出力する１系フレーム
アライナ５０とを設ける。On the receiving side, the 0-system input signal and the in-device clock are input, the 0-system input signal is clock-transferred using the in-device clock, and the 0-system data in phase synchronization with the 1-system is obtained. The 0-system data output from the 0-system receiving unit 20 that generates and outputs the write clock using the in-device clock and the write clock are input to the internal frame memory. A 0-system frame aligner 40 which reads out and outputs the 0-system data by a read frame signal which is stored in, and a 1-system input signal and a device clock are input, and the 1-system input signal is supplied to the device clock. The 1-system receiving unit 30 that uses the internal clock to generate and output the 1-system data that is synchronized with the 0-system and generates and outputs the write clock
The 1-system frame aligner 50 which outputs the 1-system data and the write clock which is input and stored in the internal frame memory and which reads and outputs the 1-system data by the input read frame signal is provided.
【００１２】また、該０系受信部２０から出力する該０
系データと、該１系受信部３０から出力する該１系デー
タとを入力し、それぞれのデータより、前記識別信号挿
入部１１で挿入した該識別信号を分離取り出し、両者を
比較して両者のフレームずれを検出し、フレーム差情報
を出力する識別信号分離部６０と、該識別信号分離部６
０からの該フレーム差情報を入力して、外部からの選択
指示を入力すると、非運用側について、フレーム差だけ
データの読出しを制御する読出フレーム信号を該０系フ
レームアライナ４０と該１系フレームアライナ５０に供
給した後、該選択指示に対応した選択信号を送出する読
出制御部７０と、該０系フレームアライナ４０の出力す
る該読出データと、該１系フレームアライナ５０の出力
する該読出データとを入力し、該読出制御部７０からの
選択信号に対応した系の該読出データを選択して出力す
る選択部８０とを設ける。The 0 output from the 0-series reception unit 20
System data and the 1-system data output from the 1-system receiving unit 30 are input, the identification signal inserted by the identification signal inserting unit 11 is separated from each data, and the two are compared and compared. An identification signal separation unit 60 that detects a frame shift and outputs frame difference information, and the identification signal separation unit 6
When the frame difference information from 0 is inputted and a selection instruction from the outside is inputted, a read frame signal for controlling the reading of data by the frame difference is inputted to the non-operation side by the 0 system frame aligner 40 and the 1 system frame. After being supplied to the aligner 50, a read control unit 70 that sends a selection signal corresponding to the selection instruction, the read data output by the 0-system frame aligner 40, and the read data output by the 1-system frame aligner 50. And a selector 80 for selecting and outputting the read data of the system corresponding to the selection signal from the read controller 70.
【００１３】そして、該識別信号分離部６０において、
入力する該０系データと該１系データとの間にフレーム
差を検出すると、対応したフレーム差情報を該読出制御
部７０に送出し、該読出制御部７０では、選択指示を入
力すると、該フレーム差情報に対応したフレーム差分だ
け非運用側についてデータの読出しを制御して運用側と
同じフレームになるよう該読出フレーム信号を該０系フ
レームアライナ４０と該１系フレームアライナ５０に送
出した後、該選択部８０を切替えるようにすることによ
り、目的を達成することができる。Then, in the identification signal separation section 60,
When a frame difference is detected between the 0-system data and the 1-system data to be input, corresponding frame difference information is sent to the read control unit 70, and when the read control unit 70 inputs a selection instruction, After sending the read frame signal to the 0-system frame aligner 40 and the 1-system frame aligner 50 so that the reading of data is controlled on the non-operation side by the frame difference corresponding to the frame difference information and the same frame as the operation side is obtained. By switching the selector 80, the object can be achieved.
【００１４】また、非同期系信号の前記０系入力信号と
前記１系入力信号において、前記０系フレームアライナ
４０と前記１系フレームアライナ５０とにそれぞれ入力
するスタッフ量情報信号に対応した制御信号を送出する
位相制御機能を付加する。Further, in the 0-system input signal and the 1-system input signal which are asynchronous signals, control signals corresponding to the stuff amount information signals respectively inputted to the 0-system frame aligner 40 and the 1-system frame aligner 50 are provided. A phase control function for sending is added.
【００１５】そして、前記０系受信部２０と前記１系受
信部３０より、それぞれスタッフ量情報パルスとイネー
ブル信号を前記０系フレームアライナ４０と前記１系フ
レームアライナ５０とに送出し、該０系フレームアライ
ナ４０と該１系フレームアライナ５０では、該スタッフ
量情報信号と、該イネーブル信号とを受けて該スタッフ
量に対応して内部フレームメモリに記憶したデータの読
出の制御を装置内クロックに基づいて行うことにより、
目的を達成することができる。Then, the stuff amount information pulse and the enable signal are sent from the 0-system receiving section 20 and the 1-system receiving section 30 to the 0-system frame aligner 40 and the 1-system frame aligner 50, respectively. The frame aligner 40 and the 1-system frame aligner 50 receive the stuffing amount information signal and the enable signal and control the reading of the data stored in the internal frame memory corresponding to the stuffing amount based on the internal clock. By doing
The purpose can be achieved.
【００１６】[0016]
【作用】本発明は、送信側に、識別信号挿入部１１を設
けて、送信部１０から送出するＳＴＭフレームフォーマ
ット信号のパスオーバヘッド領域の任意の信号に、受信
側で検出するための識別信号を挿入する。According to the present invention, the identification signal insertion section 11 is provided on the transmission side, and an identification signal for detection on the reception side is added to an arbitrary signal in the path overhead area of the STM frame format signal transmitted from the transmission section 10. insert.
【００１７】そして、識別信号を挿入したＳＴＭフレー
ムフォーマット信号を、０系，１系の２つの伝送路で受
信側に送る。受信側には、０系受信部２０において０系
入力信号と装置内クロックを入力し、０系入力信号を、
装置内クロックを用いてクロック乗換えを行い、１系と
位相同期を合わせた０系データを生成して出力すると共
に、装置内クロックを用いて書込クロックを生成して出
力する。Then, the STM frame format signal in which the identification signal is inserted is sent to the receiving side through two transmission paths of 0 system and 1 system. On the receiving side, the 0-system input signal and the device clock are input in the 0-system receiving section 20, and the 0-system input signal is
Clock transfer is performed using the in-device clock to generate and output 0-system data that is in phase synchronization with the 1-system, and a write clock is generated and output using the in-device clock.
【００１８】そして、０系受信部２０の出力に０系フレ
ームアライナ４０を設け、０系受信部２０から出力する
該０系データと、該書込クロックを入力して内部のフレ
ームメモリに記憶し、読出フレーム信号で該０系データ
を出力するようにする。A 0-system frame aligner 40 is provided at the output of the 0-system receiving section 20, and the 0-system data output from the 0-system receiving section 20 and the write clock are input and stored in an internal frame memory. The 0-system data is output by the read frame signal.
【００１９】１系についても、１系受信部３０を設け、
１系入力信号と装置内クロックを入力し、１系入力信号
を、装置内クロックを用いてクロック乗換えを行い、０
系と位相同期を合わせた１系データを生成して出力する
と共に、該装置内クロックを用いて書込クロックを生成
し出力するようにする。Also for the 1-system, the 1-system receiving section 30 is provided,
Input the 1-system input signal and the in-device clock, change the 1-system input signal using the in-device clock, and
The 1-system data which is phase-synchronized with the system is generated and output, and the write clock is generated and output using the clock in the apparatus.
【００２０】そして、１系受信部３０の出力に１系フレ
ームアライナ５０を設け、１系受信部３０から出力する
該１系データと、書込クロックを入力して内部のフレー
ムメモリに記憶し、読出フレーム信号で１系データを出
力するようにする。A 1-system frame aligner 50 is provided at the output of the 1-system receiving section 30, and the 1-system data output from the 1-system receiving section 30 and a write clock are input and stored in an internal frame memory. The 1-system data is output by the read frame signal.
【００２１】また、識別信号分離部６０を設け、０系受
信部２０から出力する０系データと、１系受信部３０か
ら出力する１系データとを入力し、それぞれ０系データ
と１系データに含まれる識別信号を分離取り出し、両者
を比較して両者のフレームずれを検出し、フレーム差情
報を出力する。Further, an identification signal separation unit 60 is provided, and the 0-system data output from the 0-system receiving unit 20 and the 1-system data output from the 1-system receiving unit 30 are input, and the 0-system data and the 1-system data are input respectively. The identification signal included in is extracted and compared, both are compared to detect the frame shift between the two, and the frame difference information is output.
【００２２】また、読出制御部７０を設け、識別信号分
離部６０からのフレーム差情報を入力し、このとき、選
択指示を受けると、０系と１系のフレームを合わせるよ
う非運用側について、フレーム差分だけデータの読出し
を制御するように読出フレーム信号を０系フレームアラ
イナ４０と１系フレームアライナ５０に供給する。そし
て、外部からの選択指示に対応した選択信号を送出する
ようにする。Further, the read control unit 70 is provided to input the frame difference information from the identification signal separation unit 60. At this time, when the selection instruction is received, the non-operation side is arranged so that the 0-system and 1-system frames are matched. A read frame signal is supplied to the 0-system frame aligner 40 and the 1-system frame aligner 50 so as to control the reading of data by the frame difference. Then, the selection signal corresponding to the selection instruction from the outside is transmitted.
【００２３】また、選択部８０を設け、０系フレームア
ライナ４０の出力する読出データと、１系フレームアラ
イナ５０の出力する読出データとを入力し、読出制御部
７０からの選択信号に対応した系の読出データを選択し
て出力するようにする。A selection unit 80 is provided to input the read data output from the 0-system frame aligner 40 and the read data output from the 1-system frame aligner 50, and to the system corresponding to the selection signal from the read control unit 70. The read data of is selected and output.
【００２４】このようにすることにより、識別信号分離
部６０において、入力する０系データと１系データとの
間にフレーム差を検出すると、対応したフレーム差情報
を読出制御部７０に送出することができる。By doing so, when the identification signal separation unit 60 detects a frame difference between the 0-system data and the 1-system data to be input, the corresponding frame difference information is sent to the read control unit 70. You can
【００２５】すると、読出制御部７０は、選択部８０を
切替えるための選択指示を受けるとフレーム差情報に対
応したフレーム差分だけデータの読出を制御するように
読出フレーム信号を０系フレームアライナ４０と１系フ
レームアライナ５０に送出して、読出データのフレーム
同期をとることができるので、０系，１系とも同じフレ
ームのデータを読出すことができるようになる。そし
て、０系，１系とも同じフレームのデータを読出した
後、読出制御部７０の制御で、選択部８０を切替えるの
で、無瞬断で０系データと１系データとを切替えること
ができる。Then, when the read control unit 70 receives a selection instruction for switching the selection unit 80, the read control unit 70 sends the read frame signal to the 0-system frame aligner 40 so as to control the reading of data by the frame difference corresponding to the frame difference information. Since the read data can be frame-synchronized by being sent to the 1-system frame aligner 50, the 0-system and 1-system data of the same frame can be read. After the data of the same frame is read in both the 0-system and the 1-system, the selection unit 80 is switched under the control of the read control unit 70, so that the 0-system data and the 1-system data can be switched without interruption.
【００２６】また、０系入力信号と１系入力信号とも非
同期系信号の場合に対しては、０系フレームアライナ４
０と１系フレームアライナ５０とに、それぞれ位相制御
機能を付加する。When both the 0-system input signal and the 1-system input signal are asynchronous signals, the 0-system frame aligner 4
A phase control function is added to each of the 0 and 1 system frame aligners 50.
【００２７】そして、０系受信部２０と１系受信部３０
とから、それぞれスタッフ量情報信号とイネーブル信号
をそれぞれ０系フレームアライナ４０と１系フレームア
ライナ５０に送出する。Then, the 0-system receiving section 20 and the 1-system receiving section 30
Then, the stuff amount information signal and the enable signal are sent to the 0-system frame aligner 40 and the 1-system frame aligner 50, respectively.
【００２８】また、０系フレームアライナ４０と１系フ
レームアライナ５０では、それぞれ０系受信部２０と１
系受信部３０から送出する、スタッフ量情報信号とイネ
ーブル信号とを受けて、スタッフ量に対応して内部フレ
ームメモリに記憶したデータの読出の制御を装置内クロ
ックに基づいて行うように構成する。In the 0-system frame aligner 40 and the 1-system frame aligner 50, the 0-system receiving sections 20 and 1 are respectively provided.
In response to the stuff amount information signal and the enable signal sent from the system receiving unit 30, the control of reading the data stored in the internal frame memory corresponding to the stuff amount is performed based on the internal clock.
【００２９】このようにすることにより、０系受信部２
０と１系受信部３０において、装置内クロックに対する
受信信号のスタッフ量を検出し、スタッフ量情報信号を
それぞれ０系，１系フレームアライナ４０，５０へ送出
する。また、受信信号が非同期系であるので、受信信号
であるＳＴＭフレームフォーマット信号の有効データと
無効データとを明確にする必要があり、０系受信部２０
と１系受信部３０において、それぞれ有効データと無効
データとを明確にするイネーブル信号を生成し、それぞ
れ０系フレームアライナ４０と１系フレームアライナ５
０とに送出するようにする。By doing so, the 0-system receiving section 2
The 0- and 1-system receiver 30 detects the stuff amount of the received signal with respect to the internal clock and sends the stuff amount information signal to the 0-system and 1-system frame aligners 40 and 50, respectively. Further, since the received signal is an asynchronous system, it is necessary to clarify the valid data and invalid data of the STM frame format signal which is the received signal.
In the 1-system receiving section 30 and the 1-system receiving section 30, an enable signal for defining valid data and invalid data is generated, and the 0-system frame aligner 40 and the 1-system frame aligner 5 are respectively generated.
0 and so on.
【００３０】０系フレームアライナ４０と１系フレーム
アライナ５０では、受信部２０，３０から０系，１系そ
れぞれのデータとスタッフ量情報信号とイネーブル信号
とを受けて、それぞれ内蔵するメモリに、０系，１系そ
れぞれのデータをスタッフ量だけ制御し、位相が一致し
た状態で記憶させる。そして、読出制御部７０からの読
出フレーム信号を受けて、０系，１系のフレーム差分だ
け、非運用側の読出しを運用側に合わせるよう制御して
読出フレーム信号を０系フレームアライナ４０と１系フ
レームアライナ５０に送出するので、読出データのフレ
ーム同期をとることができ、その結果として、選択部８
０の切替えにおいて、無瞬断で受信側に同期したデータ
を得ることができる。The 0-system frame aligner 40 and the 1-system frame aligner 50 receive the 0-system and 1-system data, the stuff amount information signal, and the enable signal from the receiving units 20 and 30, and store them in their internal memories. The data of each system is controlled by the stuff amount, and the data is stored in the state where the phases match. Then, receiving the read frame signal from the read control unit 70, the read frame signal is controlled to match the read on the non-operation side to the operation side by the frame difference between the 0 system and the 1 system, and the read frame signal is transmitted to the 0 system frame aligners 40 and 1. Since it is sent to the system frame aligner 50, the read data can be frame-synchronized, and as a result, the selection unit 8
In switching 0, data synchronized with the receiving side can be obtained without interruption.
【００３１】[0031]
【実施例】次に、実施例について、図２〜図６を用いて
説明する。図２は本発明に係わる伝送路無瞬断切替方法
における識別信号分離部の実施例で、図３は本発明に係
わる伝送路無瞬断切替方法におけるフレームアライナと
読出制御部の実施例で、図４は本発明の実施例における
読出データのフレーム同期を説明する図で、図５は本発
明の実施例における識別信号分離部へ入力する入力信号
例で、図６は本発明に係わるＳＴＭ−１フレームフォー
マットである。EXAMPLES Next, examples will be described with reference to FIGS. 2 is an embodiment of an identification signal separation unit in the transmission path non-interruption switching method according to the present invention, and FIG. 3 is an embodiment of a frame aligner and a read control unit in the transmission path non-interruption switching method according to the present invention. 4 is a diagram for explaining frame synchronization of read data in the embodiment of the present invention, FIG. 5 is an example of an input signal input to the identification signal separation unit in the embodiment of the present invention, and FIG. 6 is an STM-related to the present invention. It is a one-frame format.
【００３２】なお、図２の，で示す位置のデータ
は、図５の，に示すデータ例と一致する。図中、図
１と同じ符号は同じものを示し、４１，５１は書込制御
回路、４２，５２はフレームメモリ、４３，５３は読出
制御回路、４４，５４は位相制御回路、６１，６２はＰ
ＯＨ識別信号検出回路、６３，６４はメモリ、６５は比
較回路、７１，７２はカウンタ0 ，カウンタ1 、７３は
差分制御回路である。The data at the positions indicated by and in FIG. 2 coincide with the data examples indicated by and in FIG. In the figure, the same reference numerals as those in FIG. 1 indicate the same parts, 41 and 51 are write control circuits, 42 and 52 are frame memories, 43 and 53 are read control circuits, 44 and 54 are phase control circuits, and 61 and 62 are P
An OH identification signal detection circuit, 63 and 64 are memories, 65 is a comparison circuit, 71 and 72 are counter 0 , counter 1 and 73 are difference control circuits.
【００３３】本発明の実施例においては、例えば、ＶＣ
−４方式を例に説明すると、識別信号として、図６に示
すＳＴＭ−１フレームフォーマットにおいて、ＶＣ−４
ＰＯＨのＺ３〜Ｚ５（予備用）のうちの、例えば、Ｚ
３のバイト領域（注：各領域とも８ビットパラレル信
号）に、図１に示す送信側の識別信号挿入部１１より、
シーケンシャル番号を０００００００１，００００００
１０，００００００１１，・・・のように順次、フレー
ム毎に挿入する。In the embodiment of the present invention, for example, VC
-4 system as an example, the identification signal VC-4 in the STM-1 frame format shown in FIG.
Of Z3 to Z5 (for spare) of POH, for example, Z
In the byte area 3 (note: each area is an 8-bit parallel signal), the identification signal insertion unit 11 on the transmission side shown in FIG.
Sequential number 00000001,000,000
, Etc. are sequentially inserted for each frame.
【００３４】そして、識別信号分離部６０のＰＯＨ識別
信号検出回路６１において、０系データの中から、送信
側でＰＯＨのＺ３バイト領域に挿入したシーケンシャル
番号を検出して、メモリ６３へ送出する。Then, the POH identification signal detection circuit 61 of the identification signal separation unit 60 detects the sequential number inserted in the Z3 byte area of POH on the transmitting side from the 0-system data and sends it to the memory 63.
【００３５】同様に、識別信号分離部６０のＰＯＨ識別
信号検出回路６２において、１系データの中からも送信
側でＰＯＨのＺ３バイト領域に挿入したシーケンシャル
番号を検出して、メモリ６４へ送出する。Similarly, in the POH identification signal detection circuit 62 of the identification signal separation unit 60, the sequential number inserted in the Z3 byte area of POH on the transmission side is also detected from the 1-system data and sent to the memory 64. .
【００３６】メモリ６３，６４では、入力したシーケン
シャル番号を順次シフトしながら、比較回路６５にシー
ケンシャル番号を送出する。比較回路６５では、メモリ
６３，６４から送られて来たシーケンシャル番号を比較
し、フレーム差情報を出力する。例えば、図５の（１）
の例に示すように、０系データと１系データから検出
し、メモリ６３，６４のＰＯＨ Ｎから送出するＺ３バ
イト領域のシーケンシャル番号とも０００００１０１で
あった場合は、フレームのずれはなく、比較回路６５か
らはフレーム差情報は送出されない。しかしながら、例
えば、図５の（２）の例に示すように、０系データから
検出し、メモリ６３のＰＯＨ Ｎから送出するＺ３バイ
ト領域のシーケンシャル番号が０００００１０１であ
り、また、１系データから検出し、メモリ６４のＰＯＨ
Ｎから送出するＺ３バイト領域のシーケンシャル番号
が０００００１００であった場合は１フレームのずれで
あり、比較回路６５からは１フレームずれのフレーム差
情報を読出制御部７０へ送出する。The memories 63 and 64 send the sequential numbers to the comparison circuit 65 while sequentially shifting the input sequential numbers. The comparison circuit 65 compares the sequential numbers sent from the memories 63 and 64 and outputs the frame difference information. For example, (1) in FIG.
When the sequential number of the Z3 byte area detected from the 0-system data and the 1-system data and sent from the POH N of the memories 63 and 64 is also 0000101, there is no frame shift and the comparison circuit No frame difference information is sent from 65. However, for example, as shown in the example of (2) of FIG. 5, the sequential number of the Z3 byte area which is detected from the 0-system data and sent from the POH N of the memory 63 is 00000101, and is detected from the 1-system data. And POH of memory 64
If the sequential number of the Z3 byte area sent from N is 00000100, there is a shift of one frame, and the comparison circuit 65 sends the frame difference information with a shift of one frame to the read control unit 70.
【００３７】読出制御部７０は、例えば、図３に示すよ
うな回路で構成し、比較回路６５から、例えば、１フレ
ームのフレーム差情報を差分制御回路７３で受けとり、
選択指示で０系から１系に切替える指示を受けとると、
０系のフレーム位相に１系の位相を合わせるために、１
系カウンタ1 ７２を０系カウンタ0 ７１と同じ値にロー
ドする。The read control unit 70 is constituted by a circuit as shown in FIG. 3, for example, and the difference control circuit 73 receives frame difference information of, for example, one frame from the comparison circuit 65.
When receiving the instruction to switch from the 0 system to the 1 system by the selection instruction,
In order to match the phase of the 1-system with the frame phase of the 0-system, 1
The system counter 1 72 is loaded with the same value as the system 0 counter 0 71.
【００３８】そして、０系フレームアライナ４０，１系
フレームアライナ５０に対して１フレーム分だけ非運用
側（図４では１系）について、運用側のフレームと同じ
フレームのデータを読み出すように、同じ読出フレーム
信号を送出する。例えば、図４（１）に示すように、運
用側（０系とする）が１フレームだけ位相が進んでいる
と、非運用側（１系）のデータ読出は１フレーム分スキ
ップして早く読出しを行う。図４（１）の例では、フレ
ーム番号１３をスキップしている。Then, the 0-system frame aligner 40 and the 1-system frame aligner 50 are the same in that the non-operation side (the 1-system in FIG. 4) is read by the same frame data as the operation side frame for one frame. Send a read frame signal. For example, as shown in FIG. 4 (1), when the phase of the working side (0 system) is advanced by one frame, the data reading of the non-working side (1 system) is skipped by one frame and read quickly. I do. In the example of FIG. 4A, the frame number 13 is skipped.
【００３９】また、図４（２）に示すように、運用側
（０系）が１フレームだけ位相が遅れていると、非運用
側（１系）のデータ読出は１フレーム分だけ重複して読
出してフレーム同期をとることになる。図４（２）の例
では、フレーム番号１４を重複して読出している。Further, as shown in FIG. 4B, when the phase on the working side (0 system) is delayed by one frame, the data reading on the non-operating side (1 system) overlaps by one frame. The data is read and the frame is synchronized. In the example of FIG. 4B, the frame number 14 is read redundantly.
【００４０】ここで、０系フレームアライナ４０，１系
フレームアライナ５０は４フレーム分程度のメモリ容量
ものと仮定する。図４の例では、４フレーム分を記憶す
る例を示している。Here, it is assumed that the 0-system frame aligner 40 and the 1-system frame aligner 50 have a memory capacity of about 4 frames. In the example of FIG. 4, an example of storing four frames is shown.
【００４１】このようにして、０系フレームアライナ４
０，１系フレームアライナ５０から送出される読出デー
タは同じフレームのデータとなるので、例えば、装置内
点検等により、０系、又は、１系を一時停止させるため
の選択部８０による切替えを行っても、データの瞬断が
発生することはない。In this way, the 0-series frame aligner 4
Since the read data sent from the 0, 1 system frame aligner 50 is the same frame data, switching is performed by the selection unit 80 for temporarily stopping the 0 system or the 1 system, for example, due to an inspection in the apparatus. However, there is no data interruption.
【００４２】また、送信側から送られて来る信号が０
系，１系とも非同期信号である場合には、去る平成４年
６月１６日富士通株式会社より特許出願している「位相
制御回路（整理番号９２０１３６１）」の技術を併用す
ることにより可能となる。Further, the signal sent from the transmitting side is 0
When both system and system 1 are asynchronous signals, it is possible by using the technology of "Phase control circuit (reference number 9201361)" filed by Fujitsu Limited on June 16, 1992. .
【００４３】即ち、この技術として、０系，１系のフレ
ームアライナ４０，５０の書込制御回路４１，５１と読
出制御回路４３，５３との間の位相を制御する位相制御
回路４４，５４として付加し、また、図１に点線で示す
ように、０系受信部２０，１系受信部３０で、それぞれ
装置内クロックに対する入力信号のスタッフ量を検出
し、そのスタッフ量情報パルスを書込クロックと共に、
０系，１系のフレームアライナ４０，５０の書込制御回
路４１，５１に送出する。That is, as this technique, as phase control circuits 44 and 54 for controlling the phase between the write control circuits 41 and 51 and the read control circuits 43 and 53 of the 0-system and 1-system frame aligners 40 and 50, respectively. In addition, as shown by the dotted line in FIG. 1, the 0-system receiving section 20 and the 1-system receiving section 30 each detect the stuff amount of the input signal with respect to the in-device clock and write the stuff amount information pulse to the write clock. With
It is sent to the write control circuits 41 and 51 of the 0-system and 1-system frame aligners 40 and 50.
【００４４】そして、書込制御回路４１，５１では、書
込クロックをスタッフ量だけ、補正した補正書込クロッ
クでそれぞれ０系データ，１系データをフレームメモリ
４２，５２に書込む。Then, the write control circuits 41 and 51 write 0-system data and 1-system data into the frame memories 42 and 52, respectively, with the corrected write clocks obtained by correcting the write clocks by the stuff amount.
【００４５】次に、位相制御回路４４，５４は、各受信
部２０，３０からのスタッフ量を読取り、そのスタッフ
量に対応した制御信号を読出制御回路４３，５３に送
り、読出制御回路４３，５３は、フレームメモリ４２，
５２からのデータ読出の制御を読出制御部７０からの読
出フレーム信号と、位相制御回路４４，５４からの制御
信号とにより行う。Next, the phase control circuits 44 and 54 read the stuff amount from each of the receiving sections 20 and 30, send a control signal corresponding to the stuff amount to the read control circuits 43 and 53, and the read control circuits 43 and 53. 53 is a frame memory 42,
Data read from 52 is controlled by a read frame signal from read control unit 70 and control signals from phase control circuits 44 and 54.
【００４６】その結果、０系フレームアライナ４０から
読出されるデータと、１系フレームアライナ５０から読
出されるデータとは、同じフレームで位相同期がとれた
データになっており、選択部８０による切替えにおい
て、瞬断することなく、切替えることができる。As a result, the data read from the 0-system frame aligner 40 and the data read from the 1-system frame aligner 50 are phase-synchronized data in the same frame, and are switched by the selection unit 80. In, it is possible to switch without instantaneous interruption.
【００４７】[0047]
【発明の効果】以上説明したように、本発明によれば、
同期多重化信号のＳＴＭフレームフォーマットの信号を
伝送する新同期網ＳＤＨディジタル多重伝送方式で、伝
送路が二重化にされた０系データと１系データとの伝送
路切替えにおいて、伝送路の無瞬断切替えが可能とな
り、通信システムの信頼性、及び保守性が大幅に向上可
能となる。As described above, according to the present invention,
In the new synchronous network SDH digital multiplex transmission system for transmitting the STM frame format signal of the synchronous multiplexed signal, there is no interruption of the transmission line when the transmission line is switched between the 0 system data and the 1 system data in which the transmission line is duplicated. Switching is possible, and the reliability and maintainability of the communication system can be greatly improved.
【００４８】また、非同期系の伝送路の場合も、簡単な
回路を追加することにより、位相変動を吸収することに
より、伝送路の無瞬断切替えが可能となるため、異なる
通信システムとの接続においても、通信回線の信頼性確
保にに寄与するところが大きい。Also in the case of an asynchronous transmission line, since a simple circuit is added to absorb phase fluctuations, it is possible to switch the transmission line without interruption, so that connection with a different communication system can be performed. Even in this case, it greatly contributes to ensuring the reliability of the communication line.
【図１】本発明に係わる伝送路無瞬断切替方法の原理構
成図である。FIG. 1 is a principle configuration diagram of a transmission path non-instantaneous interruption switching method according to the present invention.
【図２】本発明に係わる伝送路無瞬断切替方法における
識別信号分離部の実施例である。FIG. 2 is an embodiment of an identification signal separation unit in the transmission path hitless switching method according to the present invention.
【図３】本発明に係わる伝送路無瞬断切替方法における
フレームアライナと読出制御部の実施例である。FIG. 3 is an embodiment of a frame aligner and a read control unit in the transmission path hitless switching method according to the present invention.
【図４】本発明の実施例における読出データのフレーム
同期を説明する図である。FIG. 4 is a diagram illustrating frame synchronization of read data according to the embodiment of the present invention.
【図５】本発明の実施例における識別信号分離部へ入力
する入力信号例である。FIG. 5 is an example of an input signal input to the identification signal separation unit in the embodiment of the present invention.
【図６】本発明に係わるＳＴＭ−１フレームフォーマッ
トである。FIG. 6 is an STM-1 frame format according to the present invention.
１０ 送信部 １１ 識別信号挿入部 ２０，３０ ０系受信部，１系受信部 ４０，５０ ０系フレームアライナ，１系フレームア
ライナ ４１，５１ 書込制御回路 ４２，５２ フレームメモリ ４３，５３ 読出制御回路 ４４，５４ 位相制御回路 ６０ 識別信号分離部 ６１，６２ ＰＯＨ識別信号検出回路 ６３，６４ メモリ ６５ 比較回路 ７０ 読出制御部 ７１，７２ カウンタ1 ，カウンタ2 ７３ 差分制御回路 ８０ 選択部10 transmitter 11 identification signal inserter 20, 30 0 receiver, 1 receiver 40, 50 0 frame aligner, 1 frame aligner 41, 51 write control circuit 42, 52 frame memory 43, 53 read control circuit 44, 54 Phase control circuit 60 Discrimination signal separation unit 61, 62 POH discrimination signal detection circuit 63, 64 Memory 65 Comparison circuit 70 Read control unit 71, 72 Counter 1 , counter 2 73 Difference control circuit 80 Selection unit
フロントページの続き (72)発明者 鈴木 綾 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内Continued Front Page (72) Aya Suzuki Aya 1015 Kamiodanaka, Nakahara-ku, Kawasaki-shi, Kanagawa Fujitsu Limited
Claims (2)
マットの信号を伝送する新同期網ＳＤＨディジタル多重
伝送方式で、０系，１系と伝送路が二重化され、受信側
の０系信号を入力する０系受信部（２０）と１系信号を
入力する１系受信部（３０）の出力側で行う伝送路切替
方法において、 送信側では、送信部（１０）から送出するＳＴＭフレー
ムフォーマット信号のパスオーバヘッド領域の任意の信
号に、所定の識別信号を挿入する識別信号挿入部（１
１）を設け、 受信側では、０系入力信号と装置内クロックを入力し、
該０系入力信号を、該装置内クロックを用いてクロック
乗換えを行い、１系と同期を合わせた０系データを生成
して出力すると共に、該装置内クロックを用いて書込ク
ロックを生成して出力する該０系受信部（２０）から出
力する該０系データと、該書込クロックを入力して内部
のフレームメモリに記憶し、入力する読出フレーム信号
で該０系データを読出して出力する０系フレームアライ
ナ（４０）と、 １系入力信号と装置内クロックを入力し、該１系入力信
号を、該装置内クロックを用いてクロック乗換えを行
い、０系と同期を合わせた１系データを生成して出力す
ると共に、該装置内クロックを用いて書込クロックを生
成して出力する該１系受信部（３０）から出力する該１
系データと、該書込クロックを入力して内部のフレーム
メモリに記憶し、入力する読出フレーム信号で該１系デ
ータを読出して出力する１系フレームアライナ（５０）
と、 該０系受信部（２０）から出力する該０系データと、該
１系受信部（３０）から出力する該１系データとを入力
し、それぞれのデータより、前記識別信号挿入部（１
１）で挿入した該識別信号を分離取り出し、両者を比較
して両者のフレームずれを検出し、フレーム差情報を出
力する識別信号分離部（６０）と、 該識別信号分離部（６０）からの該フレーム差情報を入
力して、外部からの選択指示を入力すると、非運用側に
ついてフレーム差だけデータの読出しを制御する読出フ
レーム信号を該０系フレームアライナ（４０）と該１系
フレームアライナ（５０）に供給した後、該選択指示に
対応した選択信号を送出する読出制御部（７０）と、 該０系フレームアライナ（４０）の出力する該読出デー
タと、該１系フレームアライナ（５０）の出力する該読
出データとを入力し、該読出制御部（７０）からの選択
信号に対応した系の該読出データを選択して出力する選
択部（８０）とを設け、 該識別信号分離部（６０）において、入力する該０系デ
ータと該１系データとの間にフレーム差を検出すると、
対応したフレーム差情報を該読出制御部（７０）に送出
し、該読出制御部（７０）では、選択指示を入力する
と、該フレーム差情報に対応したフレーム差分だけ補正
する該読出フレーム信号を該０系フレームアライナ（４
０）と該１系フレームアライナ（５０）に送出した後、
該選択部（８０）を切替えることを特徴とする伝送路無
瞬断切替方法。1. A new synchronous network SDH digital multiplex transmission system for transmitting a STM frame format signal of a synchronous multiplexed signal, wherein a 0-system signal is input to a 0-system signal on the receiving side by duplicating the 0-system and 1-system transmission lines. In the transmission path switching method performed on the output side of the system receiver (20) and the system 1 receiver (30) for inputting the system 1 signal, in the transmitter, the path overhead of the STM frame format signal sent from the transmitter (10) An identification signal inserting section (1) for inserting a predetermined identification signal into an arbitrary signal in the area
1) is provided, and on the receiving side, the 0 system input signal and the device internal clock are input,
The 0-system input signal is clock-switched using the internal clock of the device, and the 0-system data synchronized with the 1-system is generated and output, and the write clock is generated using the internal clock of the device. The 0-system data output from the 0-system receiving section (20) and the write clock are input and stored in the internal frame memory, and the 0-system data is read and output by the input read frame signal. A 0-system frame aligner (40) for inputting a 1-system input signal and an in-device clock, and changing the clock of the 1-system input signal using the in-device clock to synchronize with the 0-system The data is generated and output, and the write clock is generated and output using the in-device clock, and the data is output from the 1-system receiving unit (30).
1-system frame aligner (50) for inputting system data and the write clock, storing the same in an internal frame memory, and reading and outputting the 1-system data by an input read frame signal
, The 0-system data output from the 0-system receiving section (20) and the 1-system data output from the 1-system receiving section (30) are input, and the identification signal insertion section ( 1
The identification signal inserted in 1) is separated and taken out, the two are compared to detect the frame shift between them, and an identification signal separation section (60) for outputting frame difference information, and an identification signal separation section (60) When the frame difference information is input and a selection instruction from the outside is input, a read frame signal for controlling the data read by the frame difference on the non-operation side is transmitted to the 0-system frame aligner (40) and the 1-system frame aligner (40). 50), a read control unit (70) for sending a selection signal corresponding to the selection instruction, the read data output by the 0-system frame aligner (40), and the 1-system frame aligner (50). And a selector (80) for selecting and outputting the read data of the system corresponding to the selection signal from the read controller (70). In part (60) detects a frame difference between the 0-system data and the system 1 data to be input,
Corresponding frame difference information is sent to the read control unit (70), and when the selection instruction is input, the read control unit (70) outputs the read frame signal for correcting only the frame difference corresponding to the frame difference information. 0 series frame aligner (4
0) and the 1-system frame aligner (50),
A transmission line non-instantaneous interruption switching method, characterized in that the selection unit (80) is switched.
系入力信号と前記１系入力信号において、前記０系フレ
ームアライナ（４０）と前記１系フレームアライナ（５
０）とに、それぞれ入力するスタッフ量情報パルスに対
応した制御信号を送出する位相制御機能を付加し、 前記０系受信部（２０）と、前記１系受信部（３０）よ
り、それぞれスタッフ量情報パルスと、イネーブル信号
を前記０系フレームアライナ（４０）と前記１系フレー
ムアライナ（５０）とに送出し、該０系フレームアライ
ナ（４０）と該１系フレームアライナ（５０）では、該
スタッフ量情報パルスと、該イネーブル信号とを受けて
該スタッフ量に対応して内部フレームメモリに記憶した
データの読出の制御を装置内クロックに基づいて行うこ
とを特徴とする伝送路無瞬断切替方法。2. The 0 of the asynchronous signal according to claim 1.
In the system input signal and the 1-system input signal, the 0-system frame aligner (40) and the 1-system frame aligner (5
0) and a phase control function for transmitting a control signal corresponding to the input stuff amount information pulse, respectively, and the stuff amount from the 0-system receiving unit (20) and the 1-system receiving unit (30) respectively. An information pulse and an enable signal are sent to the 0-system frame aligner (40) and the 1-system frame aligner (50), and the 0-system frame aligner (40) and the 1-system frame aligner (50) use the stuff. A transmission line non-interruption switching method, characterized in that, in response to the quantity information pulse and the enable signal, the reading of the data stored in the internal frame memory corresponding to the stuff quantity is controlled based on the internal clock. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28334092A JPH06132944A (en) | 1992-10-22 | 1992-10-22 | Non-hit switching method for transmission line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28334092A JPH06132944A (en) | 1992-10-22 | 1992-10-22 | Non-hit switching method for transmission line |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06132944A true JPH06132944A (en) | 1994-05-13 |
Family
ID=17664220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28334092A Withdrawn JPH06132944A (en) | 1992-10-22 | 1992-10-22 | Non-hit switching method for transmission line |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06132944A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100539917B1 (en) * | 1998-12-30 | 2006-02-28 | 삼성전자주식회사 | Frame Alignment Monitoring Circuit of Transmitter |
-
1992
- 1992-10-22 JP JP28334092A patent/JPH06132944A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100539917B1 (en) * | 1998-12-30 | 2006-02-28 | 삼성전자주식회사 | Frame Alignment Monitoring Circuit of Transmitter |
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