JPH06131294A - Data transfer device - Google Patents
Data transfer deviceInfo
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- JPH06131294A JPH06131294A JP30597892A JP30597892A JPH06131294A JP H06131294 A JPH06131294 A JP H06131294A JP 30597892 A JP30597892 A JP 30597892A JP 30597892 A JP30597892 A JP 30597892A JP H06131294 A JPH06131294 A JP H06131294A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、例えばコンピュータシ
ステムなどに用いて好適なデータ転送装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data transfer device suitable for use in, for example, a computer system.
【０００２】[0002]
【従来の技術】従来のコンピュータシステムにおいて
は、そのメインメモリから周辺デバイス（例えば画像処
理ボードや音声処理ボード）へのデータの転送は、ＣＰ
Ｕ（中央演算処理装置）を介して行われるようになって
いる。2. Description of the Related Art In a conventional computer system, a CP is used to transfer data from its main memory to a peripheral device (for example, an image processing board or an audio processing board).
It is designed to be performed via U (central processing unit).
【０００３】即ち、例えば図７（ａ）に示すコンピュー
タシステムにおいては、そのメインメモリ３から周辺デ
バイス４へデータを転送する場合、ＣＰＵ１は、リード
命令を受け取り、その解読を行う。そして、メインメモ
リ３に制御信号としてのリード信号を出力する。ＣＰＵ
１よりメインメモリ３にリード信号が出力されると、メ
インメモリ３からデータが読み出され、ＣＰＵ１の内蔵
するレジスタ１ａに転送される。That is, for example, in the computer system shown in FIG. 7A, when transferring data from the main memory 3 to the peripheral device 4, the CPU 1 receives a read command and decodes it. Then, a read signal as a control signal is output to the main memory 3. CPU
When a read signal is output from the main memory 3 to the main memory 3, the data is read from the main memory 3 and transferred to the register 1a incorporated in the CPU 1.
【０００４】レジスタ１ａに転送されたデータは、そこ
で一時記憶され、ＣＰＵ１から周辺デバイス４に制御信
号としてのライト信号が出力される。ＣＰＵ１より周辺
デバイス４にライト信号が出力されると、レジスタ１ａ
に記憶されたデータがそこから読み出され、周辺デバイ
ス４に転送される。The data transferred to the register 1a is temporarily stored therein, and the CPU 1 outputs a write signal as a control signal to the peripheral device 4. When a write signal is output from the CPU 1 to the peripheral device 4, the register 1a
The data stored in is read from it and transferred to the peripheral device 4.
【０００５】なお、図中、太い矢印はデータの流れを示
し、細い矢印は制御信号を示す。In the figure, thick arrows indicate data flow, and thin arrows indicate control signals.
【０００６】以上のように、このコンピュータシステム
においては、リード命令の受け取り→リード命令の解読
→メインメモリ３からのデータの読み出し→周辺デバイ
ス４へのデータの転送という４つのステップ（図７
（ｂ））を１サイクルとして、メインメモリ３からＣＰ
Ｕ１を介して周辺デバイス４へのデータの転送が行われ
るようになっている。As described above, in this computer system, the four steps of receiving the read command, decoding the read command, reading the data from the main memory 3, and transferring the data to the peripheral device 4 (FIG. 7).
(B)) is set as one cycle, and CP from the main memory 3
Data is transferred to the peripheral device 4 via U1.
【０００７】従って、データの転送に時間がかかる課題
があった。Therefore, there is a problem that it takes time to transfer the data.
【０００８】そこで、メインメモリ３から周辺デバイス
４（または、その逆）へのデータの転送を、ＣＰＵ１を
介さずに行うＤＭＡ（Direct Memory Access）と呼ばれ
るデータ転送方式がある。ＤＭＡによりデータの転送を
行うコンピュータシステムにおいては、図８（ａ）に示
すように、ＣＰＵ１に制御されるＤＭＡコントローラ３
１がＣＰＵ１に代わって、メインメモリ３にリード信号
を出力すると、メインメモリ３からデータが読み出され
る。さらに、ＤＭＡコントローラ３１がＣＰＵ１に代わ
って、周辺デバイス４にライト信号を出力すると、メイ
ンメモリ３から読み出されたデータが、ＣＰＵ１を介さ
ず、直接、周辺デバイス４に転送される。Therefore, there is a data transfer method called DMA (Direct Memory Access) in which data is transferred from the main memory 3 to the peripheral device 4 (or vice versa) without passing through the CPU 1. In a computer system that transfers data by DMA, as shown in FIG. 8A, the DMA controller 3 controlled by the CPU 1
When 1 outputs a read signal to the main memory 3 instead of the CPU 1, the data is read from the main memory 3. Further, when the DMA controller 31 outputs a write signal to the peripheral device 4 instead of the CPU 1, the data read from the main memory 3 is directly transferred to the peripheral device 4 without passing through the CPU 1.
【０００９】従って、メインメモリ３からのデータの読
み出し→周辺デバイス４へのデータの転送という２つの
ステップ（図８（ｂ））を１サイクルとして、メインメ
モリ３から周辺デバイス４へのデータの転送が行われる
ようになっているので、図７（ａ）における場合に比較
して、より短時間でデータを転送することができる。Therefore, the transfer of data from the main memory 3 to the peripheral device 4 is performed with the two steps of reading data from the main memory 3 to transferring the data to the peripheral device 4 (FIG. 8B) as one cycle. As described above, the data can be transferred in a shorter time as compared with the case of FIG. 7A.
【００１０】さらに、この場合、ＣＰＵ１はデータの転
送処理にほとんど係る必要がないので、ＣＰＵ１は他の
処理を行うことができ、従って装置の処理能力を向上さ
せることができる。Further, in this case, since the CPU 1 has almost no need to be involved in the data transfer processing, the CPU 1 can perform other processing, and thus the processing capacity of the device can be improved.
【００１１】[0011]
【発明が解決しようとする課題】ところで、ＤＭＡコン
トローラ３１が、例えば２チャンネルなど、複数チャン
ネルのＤＭＡ転送を制御する場合がある。従来、このよ
うに２チャンネル以上のＤＭＡ転送を制御する場合、一
方のチャンネルのＤＭＡ転送を実行中に、優先順位の高
い他のＤＭＡ転送の要求があったとしても、現在実行中
のＤＭＡ転送が終了するまで、優先順位の高い他のＤＭ
Ａ転送を実行することができない課題があった。By the way, there are cases where the DMA controller 31 controls DMA transfer of a plurality of channels such as two channels. Conventionally, when controlling a DMA transfer of two or more channels in this way, even if there is a request for another DMA transfer having a high priority during the DMA transfer of one channel, the currently executed DMA transfer is Until the end, other DM with high priority
There was a problem that A transfer could not be executed.
【００１２】さらにまた、例えば図９に示すように、Ｃ
ＰＵ１が処理Ａを実行した後、ＤＭＡ転送を１０回以上
行ってから処理Ｂに移行するような場合、ＣＰＵ１は処
理Ａを実行中に、ＤＭＡ転送が１回終了する毎に、ＤＭ
Ａコントローラ３１からの割込を受け付け、ＤＭＡの転
送回数をカウントしなければならなかった。このため、
プログラムが煩雑になり、実行速度が低下する課題があ
った。Furthermore, as shown in FIG. 9, for example, C
In the case where the PU1 executes the process A and then performs the DMA transfer 10 times or more and then shifts to the process B, the CPU 1 DMs each time the DMA transfer ends once while the process A is being executed.
It has been necessary to accept an interrupt from the A controller 31 and count the number of DMA transfers. For this reason,
There is a problem that the program becomes complicated and the execution speed decreases.
【００１３】本発明はこのような状況に鑑みてなされた
ものであり、優先順位の高いＤＭＡ転送を速やかに開始
することができるようにし、また、コンピュータの処理
速度が低下するのを抑制するものである。The present invention has been made in view of the above circumstances, and makes it possible to quickly start a high-priority DMA transfer and suppress a decrease in the processing speed of a computer. Is.
【００１４】[0014]
【課題を解決するための手段】請求項１に記載のデータ
転送装置は、中央演算処理装置としてのＣＰＵ１を介さ
ずに、例えば周辺デバイス４などの任意の装置から、例
えばメインメモリ３などの他の装置へのデータの転送を
制御するデータ転送装置において、データ転送中に、他
のデータ転送のリクエストが発生したとき、データ転送
の優先順位を判定し、優先順位の低いデータ転送を中断
し、優先順位の高いデータ転送を開始させる制御手段と
してのＤＭＡ制御回路１５と、データ転送を途中で中断
するとき、中断した時点におけるステイタスを記憶する
記憶手段としての回数レジスタ１３、アドレスレジスタ
１６とを備え、ＤＭＡ制御回路１５は、優先順位の高い
データ転送が終了したとき、回数レジスタ１３およびア
ドレスレジスタ１６に記憶されているステイタスに対応
して、優先順位の低いデータ転送を再開させることを特
徴とする。A data transfer device according to a first aspect of the present invention is arranged such that, for example, a peripheral device 4 or any other device, for example, a main memory 3 or the like, other than a main memory 3 or the like, without using a CPU 1 as a central processing unit. In the data transfer device that controls the transfer of data to the device, when a request for another data transfer is generated during the data transfer, the priority order of the data transfer is determined, and the low-priority data transfer is interrupted, A DMA control circuit 15 is provided as a control means for starting high-priority data transfer, and a number register 13 and an address register 16 are provided as storage means for storing the status at the time of interrupting the data transfer. , DMA control circuit 15 counts the number of registers 13 and address register 1 when the high priority data transfer is completed. In response to status stored in, characterized in that to resume the low data priority.
【００１５】このデータ転送装置は、データ転送中に、
他のデータ転送のリクエストが発生したとき、データ転
送の優先順位を判定し、優先順位の低いデータ転送を中
断し、優先順位の高いデータ転送を開始させることを許
容するか否かを指定する指定手段としてのコントロール
レジスタ１８をさらに設けることができる。This data transfer device, during data transfer,
When other data transfer requests occur, the priority of the data transfer is determined, and it is specified whether to interrupt the data transfer of the low priority and start the data transfer of the high priority. A control register 18 as a means can be further provided.
【００１６】請求項３に記載のデータ転送装置は、中央
演算処理装置としてのＣＰＵ１を介さずに、例えば周辺
デバイス４などの任意の装置から、例えばメインメモリ
３などの他の装置へのデータの転送を制御するデータ転
送装置において、データ転送が終了したとき、終了時点
におけるステイタスを記憶し、ＣＰＵ１の演算が終了し
たとき、記憶したステイタスをＣＰＵ１に提供する記憶
手段としての転送後ステイタスレジスタ４１を備えるこ
とを特徴とする。A data transfer apparatus according to a third aspect of the invention transfers data from an arbitrary device such as the peripheral device 4 to another device such as the main memory 3 without going through the CPU 1 as the central processing unit. In a data transfer device that controls transfer, a post-transfer status register 41 is stored as a storage unit that stores the status at the end when the data transfer ends and provides the stored status to the CPU 1 when the operation of the CPU 1 ends. It is characterized by being provided.
【００１７】このデータ転送装置は、ステイタスを、Ｃ
ＰＵ１とともにアクセスが可能なメインメモリ３の所定
のアドレスに書き込むようにすることができる。また、
データ転送が終了したとき、ステイタスが所定の条件を
満たすか否かを判定し、ステイタスが所定の条件を満た
すとき、ＣＰＵ１に対して割込をかけるようにすること
ができる。In this data transfer device, the status is changed to C
It is possible to write to a predetermined address of the main memory 3 which can be accessed together with PU1. Also,
When the data transfer is completed, it is possible to determine whether or not the status satisfies a predetermined condition, and when the status satisfies the predetermined condition, the CPU 1 can be interrupted.
【００１８】[0018]
【作用】請求項１に記載のデータ転送装置においては、
優先順位の低いデータ転送が実行されている場合、優先
順位の高いデータ転送のリクエストが発生したとき、優
先順位の低いデータ転送が中断され、優先順位の高いデ
ータ転送が開始される。中断した時点におけるステイタ
スが回数レジスタ１３とアドレスレジスタ１６に記憶さ
れ、優先順位の高いデータ転送が終了したとき、この記
憶値に対応して、優先順位の低いデータ転送が再開され
る。従って、より優先順位の高いデータ転送を迅速に実
行することが可能となる。In the data transfer device according to claim 1,
When low-priority data transfer is being executed, when a high-priority data transfer request occurs, the low-priority data transfer is interrupted and the high-priority data transfer is started. The status at the time of the interruption is stored in the number register 13 and the address register 16, and when the data transfer with the high priority is completed, the data transfer with the low priority is restarted corresponding to the stored value. Therefore, it is possible to quickly perform data transfer with a higher priority.
【００１９】請求項３に記載のデータ転送装置において
は、データ転送が終了したとき、その終了時点における
ステイタスが、転送後ステイタスレジスタ４１に記憶さ
れる。従って、転送回数をＣＰＵ１が管理する必要がな
くなり、コンピュータの全体の実行速度を実質的に向上
させることができる。In the data transfer device according to the third aspect of the present invention, when the data transfer is completed, the status at the end of the data transfer is stored in the post-transfer status register 41. Therefore, the CPU 1 does not need to manage the number of transfers, and the overall execution speed of the computer can be substantially improved.
【００２０】[0020]
【実施例】図１は、本発明のデータ転送装置を応用した
コンピュータシステムの一実施例の構成を示すブロック
図である。図中、図７または図８における場合と対応す
る部分については、同一の符号を付してある。バスＩ／
Ｆ（バスインターフェイス）２は、ＣＰＵ１へのデータ
または制御信号の入出力をＣＰＵ１に代わって制御す
る。ＤＭＡコントローラ５は、例えば図２に示すように
構成される。1 is a block diagram showing the configuration of an embodiment of a computer system to which the data transfer apparatus of the present invention is applied. In the figure, parts corresponding to those in FIG. 7 or 8 are designated by the same reference numerals. Bus I /
An F (bus interface) 2 controls input / output of data or control signals to / from the CPU 1, instead of the CPU 1. The DMA controller 5 is configured, for example, as shown in FIG.
【００２１】即ち、データバスバッファ１１は、メイン
バスのデータバス（図１）に入出力するデータを一時記
憶する。アドレスバスバッファ１２は、メインバスのア
ドレスバス（図１）に入出力するアドレスを一時記憶す
る。That is, the data bus buffer 11 temporarily stores data to be input / output to / from the data bus (FIG. 1) of the main bus. The address bus buffer 12 temporarily stores the address to be input / output to / from the address bus (FIG. 1) of the main bus.
【００２２】２チャンネル分の回数レジスタ１３ａ，１
３ｂは、それぞれ、例えば８ビットのレジスタで構成さ
れ、そこには、メインメモリ３上でブロックに分割され
たデータを転送する各チャンネルのＤＭＡの回数がセッ
トされる。即ち、回数レジスタ１３（以下、特に１３
ａ，１３ｂと、チャンネルを区別する必要がない場合、
このようにまとめて記載する）には、転送するデータの
ブロックの数がセットされる。また、２チャンネル分の
現在回数レジスタ２３ａ，２３ｂは、それぞれ、例えば
８ビットのレジスタで構成され、ここには、各チャンネ
ルの既に行なわれた転送回数（現在回数）、即ち、転送
されたブロックの数（現在ブロック数）がセットされ
る。Count registers 13a, 1 for two channels
Each 3b is composed of, for example, an 8-bit register, and the number of DMAs of each channel for transferring the data divided into blocks on the main memory 3 is set therein. That is, the frequency register 13 (hereinafter, especially 13
If it is not necessary to distinguish between a and 13b and the channel,
In this way, the number of blocks of data to be transferred is set. The current count registers 23a and 23b for two channels are each composed of, for example, an 8-bit register. Here, the number of times of transfer (current count) of each channel, that is, the number of transferred blocks The number (current number of blocks) is set.
【００２３】２チャンネル分の転送量レジスタ１４ａ，
１４ｂは、それぞれ、例えば８ビットのレジスタで構成
され、そこには、１ブロック分のデータを転送するため
の各チャンネルのＤＭＡの繰り返し回数がセットされ
る。Transfer amount registers 14a for two channels,
Each of the 14b is composed of, for example, an 8-bit register, in which the number of DMA repetitions of each channel for transferring one block of data is set.
【００２４】即ち、例えばメインメモリ３におけるデー
タの語長がワード（３２ビット）で、２チャンネル分の
周辺デバイス４ａ，４ｂで取り扱われるデータの語長
が、それぞれバイト（８ビット）であり、また、周辺デ
バイス４（４ａ，４ｂ）が、１回の転送で受け取ること
のできるデータの量に基づいて、データを、例えば１６
バイト（１２８ビット＝８ビット×１６）単位のブロッ
クに分割するとした場合、メインメモリ３から、ワード
単位でデータを読み出し、周辺デバイス４へ転送するＤ
ＭＡの動作を４回だけ繰り返せば、１ブロック分、即ち
１６バイト（＝ワード（４バイト）×４回）のデータが
転送されることになる。従って、この場合、転送量レジ
スタ１４（１４ａ，１４ｂ）には、１ブロック分のデー
タを転送するためのＤＭＡの繰り返し回数としての４回
がセットされる。That is, for example, the word length of the data in the main memory 3 is a word (32 bits), the word length of the data handled by the peripheral devices 4a and 4b for two channels is a byte (8 bits), and , The peripheral device 4 (4a, 4b) receives data, for example, 16 based on the amount of data that can be received in one transfer.
If the block is divided into units of bytes (128 bits = 8 bits × 16), the data is read from the main memory 3 in units of words and transferred to the peripheral device D.
If the operation of MA is repeated only four times, one block, that is, 16 bytes (= word (4 bytes) × 4 times) of data will be transferred. Therefore, in this case, the transfer amount register 14 (14a, 14b) is set to four times as the number of repeats of the DMA for transferring the data of one block.
【００２５】さらに、例えばメインメモリ３におけるデ
ータの語長がバイト（８ビット）で、周辺デバイス４で
取り扱われるデータの語長がワード（３２ビット）であ
り、またデータが、上述した場合と同様に、１６バイト
（１２８ビット＝８ビット×１６）単位のブロックに分
割されるものとすると、メインメモリ３から、バイト単
位でデータを４回読み出し、即ちデータを１ワード分読
み出し、周辺デバイス４へ転送するＤＭＡの動作を４回
だけ繰り返せば、１ブロック分、即ち１６バイトのデー
タが転送されることになる。従って、この場合において
も、転送量レジスタ１４には、１ブロック分のデータを
転送するためのＤＭＡの繰り返し回数としての４回がセ
ットされることになる。Further, for example, the word length of the data in the main memory 3 is a byte (8 bits), the word length of the data handled by the peripheral device 4 is a word (32 bits), and the data is the same as that described above. Further, assuming that the block is divided into 16-byte (128 bits = 8 bits × 16) units, data is read from the main memory 3 four times in units of bytes, that is, one word of data is read, and the data is read to the peripheral device 4. If the DMA operation for transferring is repeated only four times, one block, that is, 16 bytes of data will be transferred. Therefore, also in this case, the transfer amount register 14 is set to four times as the number of times of repeating DMA for transferring one block of data.
【００２６】つまり、転送量レジスタ１４には、メイン
メモリ３におけるデータの語長、および周辺デバイス４
で取り扱われるデータの語長のうちの、いずれか大きい
方の値で、１ブロック分のデータ量を割った値がセット
される。That is, the transfer amount register 14 stores the word length of the data in the main memory 3 and the peripheral device 4.
A value obtained by dividing the data amount for one block by the larger one of the word lengths of the data handled in step 1 is set.
【００２７】なお、上述したことから、転送量レジスタ
１４にセットされた値と、メインメモリ３におけるデー
タの語長、および周辺デバイス４で取り扱われるデータ
の語長のうちの、いずれか大きい方の値とを乗算すれ
ば、１ブロックの大きさ（データ量）を求めることがで
きる。よって、メインメモリ３におけるデータの語長、
および周辺デバイス４で取り扱われるデータの語長は、
いずれも装置の設計段階で決まるものであるから、１ブ
ロックの大きさ（データ量）が、転送量レジスタ１４に
セットされる値に基づいて決定されると考えることがで
きる。From the above, the value set in the transfer amount register 14, the word length of the data in the main memory 3, or the word length of the data handled by the peripheral device 4, whichever is larger, is selected. By multiplying with the value, the size (data amount) of one block can be obtained. Therefore, the word length of the data in the main memory 3,
And the word length of the data handled by the peripheral device 4 is
Since all of them are determined at the design stage of the device, it can be considered that the size (data amount) of one block is determined based on the value set in the transfer amount register 14.
【００２８】ＤＭＡ制御回路１５は、内部制御バスを介
して、ＤＭＡコントローラ５を構成する各レジスタを監
視するとともに制御する。さらに、ＤＭＡ制御回路１５
は、周辺デバイス４ａまたは４ｂ（図１）からの、ＤＭ
Ａの要求１（ＤＭＡリクエスト１）（ＤＭＡ Ｒｅｑ
１）、または、ＤＭＡの要求２（ＤＭＡリクエスト２）
（ＤＭＡ Ｒｅｑ２）の入力を受け（ＤＭＡリクエスト
信号１または２を受信し）、コンピュータシステム（図
１）がＤＭＡによるデータの転送をすることができる状
態であれば、ＤＭＡの要求を出力した周辺デバイス４ａ
または４ｂに、ＤＭＡの許可１（Ａｃｋ１）、または許
可２（Ａｃｋ２）を与える（許可信号１または２を出力
する）。The DMA control circuit 15 monitors and controls each register constituting the DMA controller 5 via an internal control bus. Further, the DMA control circuit 15
Is the DM from the peripheral device 4a or 4b (FIG. 1).
Request 1 of A (DMA request 1) (DMA Req
1) or DMA request 2 (DMA request 2)
If the computer system (FIG. 1) is ready to transfer data by DMA after receiving (DMA Req2) input (receives DMA request signal 1 or 2), the peripheral device that outputs the DMA request 4a
Alternatively, DMA permission 1 (Ack1) or permission 2 (Ack2) is given to 4b (permit signal 1 or 2 is output).
【００２９】２チャンネル分のアドレスレジスタ１６
ａ，１６ｂは、それぞれ、例えば３２ビットのレジスタ
で構成され、そこには、各チャンネルのＤＭＡにより転
送されるデータのブロックの現在アドレスがセットされ
る。なお、このアドレスレジスタ１６（１６ａ，１６
ｂ）は、ＤＭＡによるデータの転送が終了してもリセッ
トされず、そのまま値を記憶（保持）するようになされ
ている（後述）。Address register 16 for two channels
Each of a and 16b is composed of, for example, a 32-bit register in which the current address of a block of data transferred by the DMA of each channel is set. The address register 16 (16a, 16a
In b), the value is not reset even after the transfer of data by DMA is completed, and the value is stored (held) as it is (described later).
【００３０】２チャンネル分のスタートアドレスレジス
タ１７ａ，１７ｂは、それぞれ、例えば３２ビットのレ
ジスタで構成され、そこには、各チャンネルのＤＭＡに
より転送するデータのスタートアドレスがあらかじめセ
ットされている。なお、スタートアドレスレジスタ１７
（１７ａ，１７ｂ）の記憶値は、ＣＰＵ１の制御により
必要に応じて変更することができるようになっている。Each of the start address registers 17a and 17b for two channels is composed of, for example, a 32-bit register, and the start address of the data transferred by the DMA of each channel is preset therein. The start address register 17
The stored value of (17a, 17b) can be changed as required by the control of the CPU 1.
【００３１】コントロールレジスタ１８は、装置の動作
上必要な情報がセットされる、次に示すレジスタから構
成される。The control register 18 is composed of the following registers in which information necessary for the operation of the device is set.
【００３２】アドレスＩＮＣ／ＤＥＣレジスタ・・・Ｄ
ＭＡによるデータ転送中に、アドレスレジスタ１６にセ
ットされるアドレス（現在アドレス）を増加（ＩＮＣ）
／減少（ＤＥＣ）させることを設定するレジスタ。Address INC / DEC register ... D
Increases the address (current address) set in address register 16 during data transfer by MA (INC)
/ Register to set decrement (DEC).
【００３３】ＤＩＲレジスタ・・・データの転送方向
を、例えばメインメモリ３→周辺デバイス４、または、
周辺デバイス４→メインメモリ３の各方向に設定するレ
ジスタ。DIR register: Data transfer direction is, for example, main memory 3 → peripheral device 4, or
Registers set in each direction from peripheral device 4 to main memory 3.
【００３４】メモリ語長レジスタ・・・メインメモリ３
におけるデータの語長がセットされるレジスタ。なお、
このメモリ語長レジスタには、例えばバイト（８ビッ
ト）、ハーフワード（１６ビット）、ワード（３２ビッ
ト）のいずれかをセットすることができるようになって
いる。そして、本実施例においては、メインメモリ３に
おけるデータの語長が、例えば３２ビットになってお
り、従ってメモリ語長レジスタには、ワードがあらかじ
めセットされている。Memory word length register: main memory 3
A register in which the word length of the data in is set. In addition,
In this memory word length register, for example, any of byte (8 bits), half word (16 bits), and word (32 bits) can be set. In this embodiment, the word length of the data in the main memory 3 is, for example, 32 bits, so that the word is preset in the memory word length register.
【００３５】Ｉ／Ｏ語長レジスタ・・・周辺デバイス４
で取り扱われるデータの語長がセットされるレジスタ。
このＩ／Ｏ語長レジスタにおいても、メモリ語長レジス
タと同様に、バイト（８ビット）、ハーフワード（１６
ビット）、ワード（３２ビット）のいずれかをセットす
ることができるようになっている。そして、本実施例に
おいては、周辺デバイス４で取り扱われるデータの語長
が、例えばバイトになっており、従ってＩ／Ｏ語長レジ
スタには、バイトがあらかじめセットされている。I / O word length register: peripheral device 4
A register in which the word length of the data handled in is set.
Also in this I / O word length register, similarly to the memory word length register, byte (8 bits), half word (16 bits)
Either bit) or word (32 bits) can be set. In the present embodiment, the word length of the data handled by the peripheral device 4 is, for example, a byte, and therefore the I / O word length register has a preset byte.
【００３６】ＩＲＱＥＮレジスタ・・・ＤＭＡによるデ
ータ（ブロック分割されたデータおよびブロック分割さ
れていないデータの両方を含む）の転送を終了した後
の、ＩＲＱ（割り込み要求）制御回路２１のＩＲＱ信号
の出力の許可／禁止を設定するレジスタ。IRQEN register: Output of IRQ signal of IRQ (interrupt request) control circuit 21 after transfer of data (including both block-divided data and non-block-divided data) by DMA is completed Register to set permission / prohibition of.
【００３７】ＤＭＡＥＮレジスタ・・・ＤＭＡコントロ
ーラ５の起動／停止を設定するレジスタ。DMAEN register ... A register for setting start / stop of the DMA controller 5.
【００３８】ＣＨＣＬＲレジスタ・・・転送するデータ
のチャンネルのレジスタの初期化をする場合には、０お
よび１のうちの、例えば１がセットされるレジスタ。な
お、通常時には、０および１のうちの、例えば０がセッ
トされる。CHCLR register: A register in which, for example, 1 of 0 and 1 is set when the register of the channel of the data to be transferred is initialized. Note that normally, for example, 0 of 0 and 1 is set.
【００３９】ＢＤＭＡＥＮレジスタ・・・ブロック単位
でのデータの転送の許可／禁止を設定するレジスタ。BDMAEN register: a register for setting permission / prohibition of data transfer in block units.
【００４０】ＢＩＲＱＥＮレジスタ・・・ブロック分割
されたデータの、最後のブロックを転送した後の、ＩＲ
Ｑ制御回路２１のＩＲＱ信号の出力の許可／禁止を設定
するレジスタ。なお、このＢＩＲＱＥＮレジスタの設定
は、ＢＤＭＡＥＮレジスタに、ブロック単位でのデータ
の転送の許可が設定されている場合のみ有効になる。し
かしながら、ＩＲＱＥＮレジスタの設定値には依存しな
い。BIRQEN register: IR after transferring the last block of block-divided data
A register for setting permission / prohibition of the output of the IRQ signal of the Q control circuit 21. The setting of the BIRQEN register is valid only when the BDMAEN register is set to allow data transfer in block units. However, it does not depend on the setting value of the IRQEN register.
【００４１】ＢＦＳＡＤＤＥＮレジスタ・・・ブロック
分割されたデータの、最後のブロックを転送した後に、
スタートアドレスレジスタ１７に記憶されているアドレ
スを、アドレスレジスタ１６にセットすることを許可／
禁止することを設定するレジスタ。但し、ＣＨＣＬＲレ
ジスタに初期化モードがセットされ、ＤＭＡコントロー
ラ５が初期化された後、初めてＤＭＡＥＮレジスタに、
ＤＭＡコントローラ５の起動の設定が行われた場合、即
ちＤＭＡコントローラ５が起動された場合、ＢＦＳＡＤ
ＤＥＮレジスタの設定値に拘らず、アドレスレジスタ１
６には、スタートアドレスレジスタ１７に記憶されてい
るアドレスがセットされる。BFSADDEN register ... After transferring the last block of the data divided into blocks,
Allows the address stored in the start address register 17 to be set in the address register 16 /
Register to set prohibition. However, after the initialization mode is set in the CHCLR register and the DMA controller 5 is initialized, the DMAEN register is first
When the DMA controller 5 is set to be activated, that is, when the DMA controller 5 is activated, BFSAD
Address register 1 regardless of the setting value of the DEN register
The address stored in the start address register 17 is set in 6.
【００４２】ＰＲＩＮＴレジスタ・・・優先順位の低い
ＤＭＡ転送を中断し、優先順位の高いＤＭＡ転送を開始
する動作の許可／禁止を設定するレジスタ。PRINT register: a register for setting permission / prohibition of an operation for interrupting a low priority DMA transfer and starting a high priority DMA transfer.
【００４３】ＩＮＴレジスタ・・・優先順位の低いＤＭ
Ａ転送を中断したとき、それを記憶しておくレジスタ。INT register: DM with low priority
A register that stores the transfer when it is interrupted.
【００４４】なお、上述したレジスタの説明で、例えば
許可／禁止などのように、○／×と記載した部分におい
て、○側を意味する場合には、０および１のうちの、例
えば１がレジスタにセットされるようになっており、ま
た、×側を意味する場合には、０および１のうちの、例
えば０がレジスタにセットされるようになっている。In the above description of the register, in the part described as ◯ / × such as permission / prohibition, when the ◯ side is meant, for example, 1 of 0 and 1 is the register. Is set to 0. When the x side is meant, for example, 0 of 0 and 1 is set to the register.
【００４５】２チャンネル分の周辺アドレスレジスタ１
９ａ，１９ｂは、それぞれ、例えば３２ビットのレジス
タで構成され、そこには、各チャンネルのＤＭＡの対象
となる周辺デバイス（図１においては、周辺デバイス４
ａ，４ｂ）の内蔵するバッファに割り当てられたアドレ
スがセットされる。Peripheral address register 1 for 2 channels
Each of 9a and 19b is composed of, for example, a 32-bit register in which a peripheral device to be the target of DMA of each channel (in FIG. 1, the peripheral device 4
The addresses assigned to the built-in buffers a, 4b) are set.
【００４６】タイミング制御回路２０は、例えばタイマ
ＩＣ（図示せず）などより供給されるクロックから所定
の同期信号を生成し、内部制御バスを介して、ＤＭＡコ
ントローラ５を構成する各ブロックに供給する。ＩＲＱ
制御回路２１は、ＤＭＡコントローラ５が所定の状態に
なったとき、バスＩ／Ｆ２を介し、ＣＰＵ１（図１）に
対して割り込み要求を出す（割り込み要求信号（ＩＲＱ
信号）を出力する）。The timing control circuit 20 generates a predetermined synchronization signal from a clock supplied from, for example, a timer IC (not shown), and supplies it to each block constituting the DMA controller 5 via an internal control bus. . IRQ
When the DMA controller 5 enters a predetermined state, the control circuit 21 issues an interrupt request to the CPU 1 (FIG. 1) via the bus I / F 2 (interrupt request signal (IRQ
Signal))).
【００４７】バス制御回路２２は、内部制御バスを制御
する他、ＤＭＡ制御回路１５で周辺デバイス４からのＤ
ＭＡリクエスト信号が受信されると、メインバス（デー
タバス、アドレスバス、リード線、およびライト線のす
べて）をＤＭＡによるデータの転送で使用することがで
きるように、バスＩ／Ｆ２を介し、ＣＰＵ１（図１）に
対してバスリクエスト（Ｂｕｓ Ｒｅｑ）を出す（バス
リクエスト信号を出力する）。そして、メインバスが空
くと（未使用状態になると）、ＣＰＵ１が、メインバス
が空いたことを示す許可（Ａｃｋ）信号を出力するの
で、バス制御回路２２は、バスＩ／Ｆ２を介してこれを
受信し、内部制御バスを介して、ＤＭＡ制御回路１５に
メインバスが空いたことを知らせる。The bus control circuit 22 controls the internal control bus, and the DMA control circuit 15 controls the D from the peripheral device 4.
When the MA request signal is received, the main bus (all of data bus, address bus, read line, and write line) can be used for data transfer by DMA, CPU 1 A bus request (Bus Req) is issued to (FIG. 1) (a bus request signal is output). Then, when the main bus is vacant (when it is in an unused state), the CPU 1 outputs a permission (Ack) signal indicating that the main bus is vacant, so that the bus control circuit 22 sends this signal via the bus I / F 2. To notify the DMA control circuit 15 that the main bus is empty via the internal control bus.
【００４８】さらに、バス制御回路２２は、ＣＰＵ１よ
りバスＩ／Ｆ２を介してメインバス（データバス、アド
レスバス、リード線、およびライト線）が空いたことが
知らされると、ＣＰＵ１に代わって、リード線およびラ
イト線（メインバス）を制御する（リード信号およびラ
イト信号を出力するようになる）。Further, the bus control circuit 22 takes the place of the CPU 1 when it is notified by the CPU 1 via the bus I / F 2 that the main bus (data bus, address bus, read line, and write line) is empty. , Control read lines and write lines (main bus) (to output read signals and write signals).
【００４９】次に、その動作について説明する。最初
に、データをブロックに分割して転送する動作について
説明し、次に、データ転送中に優先順位の高いデータ転
送のリクエストが発生した場合の動作について説明す
る。Next, the operation will be described. First, the operation of dividing data into blocks and transferring the data will be described, and then the operation when a request for data transfer with a high priority occurs during data transfer will be described.
【００５０】なお、データ転送は、チャンネル毎に独立
に行われるのであるが、特にチャンネルを区別する必要
がない限り、チャンネルは無視して説明を行う。Although data transfer is performed independently for each channel, the channel will be ignored in the description unless it is necessary to distinguish the channel.
【００５１】例えば、メインメモリ３のアドレス１００
０００００Ｈ乃至１０００００ＦＦＨに記憶されている
２５６バイトのデータを、１６バイトを１ブロックとし
て、１６ブロックＢ1乃至Ｂ16に分割し（図４）、下位
アドレスに記憶されたデータから、ＤＭＡにより周辺デ
バイス４に転送する場合、まずＣＰＵ１において、バス
Ｉ／Ｆ２およびメインバスのデータバスを介して、ＤＭ
Ａコントローラ５の回数レジスタ１３、転送量レジスタ
１４、スタートアドレスレジスタ１７、コントロールレ
ジスタ１８、または周辺アドレスレジスタ１９の設定が
それぞれ行われる。For example, the address 100 of the main memory 3
The 256-byte data stored in 00000H to 100000FFH is divided into 16 blocks B 1 to B 16 with 16 bytes as one block (FIG. 4), and the peripheral device 4 by DMA from the data stored in the lower address. In the case of transferring to the DM, first, in the CPU 1, the DM is transmitted via the bus I / F 2 and the main bus data bus.
The number register 13, transfer amount register 14, start address register 17, control register 18, or peripheral address register 19 of the A controller 5 are set.
【００５２】ここで、本明細書中において、下位アドレ
スとは、値の小さいアドレスを意味する。In this specification, the lower address means an address having a smaller value.
【００５３】即ち、１６個のブロックのデータは、１６
回のＤＭＡにより転送することができるので、回数レジ
スタ１３には、メインメモリ３上でブロックに分割され
たデータを転送するＤＭＡの回数としての１６がセット
される。That is, the data of 16 blocks is 16
Since the transfer can be performed by the number of times of DMA, the number of times register 13 is set to 16 as the number of times of DMA of transferring the data divided into blocks on the main memory 3.
【００５４】さらに、上述したように、メインメモリ３
におけるデータの語長がワード（３２ビット）で、周辺
デバイス４で取り扱われるデータの語長がバイト（８ビ
ット）であり、またデータが、１６バイト（１２８ビッ
ト＝８ビット×１６）単位のブロックに分割されるの
で、転送量レジスタ１４には、メインメモリ３における
データの語長（ワード）、および周辺デバイス４で取り
扱われるデータの語長（バイト）のうちの大きい方の語
長（ワード）で、１ブロック分のデータ量（１６バイト
＝４ワード）を割った値としての４がセットされる。Further, as described above, the main memory 3
The word length of the data is a word (32 bits), the word length of the data handled by the peripheral device 4 is a byte (8 bits), and the data is a block in units of 16 bytes (128 bits = 8 bits × 16). Therefore, the transfer amount register 14 stores in the transfer amount register 14 the larger word length (word) of the data word length (word) in the main memory 3 and the data word length (byte) handled by the peripheral device 4. Then, 4 is set as a value obtained by dividing the data amount for one block (16 bytes = 4 words).
【００５５】スタートアドレスレジスタ１７には、ＤＭ
Ａによるデータの転送を開始するときのデータのアドレ
ス（転送元のスタートアドレス）としてのメインメモリ
３上のアドレス１０００００００Ｈがセットされ、周辺
アドレスレジスタ１９には、ＤＭＡによるデータの転送
先となる周辺デバイス４の内蔵するバッファ（図示せ
ず）のアドレス（転送先のスタートアドレス）として
の、例えば２０００００００Ｈがセットされる。The start address register 17 contains DM
The address 10000000H on the main memory 3 is set as the address of the data (start address of the transfer source) when the data transfer by A is started, and the peripheral address register 19 stores the peripheral device as the transfer destination of the data by the DMA. For example, 20000000H is set as the address (start address of the transfer destination) of the buffer (not shown) built in the No. 4 buffer.
【００５６】コントロールレジスタ１８においては、ま
ずＤＭＡＥＮレジスタに０がセットされ、ＤＭＡコント
ローラ５の動作が停止されるとともに、ＣＨＣＬＲレジ
スタに０→１→０が順次セットされ、転送するデータの
チャンネルのレジスタの初期化が行われる。さらに、ア
ドレスＩＮＣ／ＤＥＣレジスタに１がセットされ、ＤＭ
Ａによるデータ転送中に、アドレスレジスタ１６にセッ
トされたアドレスが増加（ＩＮＣ）されるように設定さ
れるとともに、ＤＩＲレジスタに１がセットされ、デー
タの転送方向が、メインメモリ３→周辺デバイス４に設
定される。In the control register 18, first, 0 is set in the DMAEN register, the operation of the DMA controller 5 is stopped, and 0 → 1 → 0 is sequentially set in the CHCLR register to set the register of the channel of the data to be transferred. Initialization is performed. Furthermore, 1 is set in the address INC / DEC register, and DM
During the data transfer by A, the address set in the address register 16 is set to be incremented (INC) and the DIR register is set to 1, and the data transfer direction is changed from the main memory 3 to the peripheral device 4. Is set to.
【００５７】また、ＩＲＱＥＮレジスタに０がセットさ
れ、ＤＭＡによるデータの転送を終了した後の、ＩＲＱ
制御回路２１のＩＲＱ信号の出力が禁止されるととも
に、ＢＤＭＡＥＮレジスタに１がセットされ、ブロック
単位でデータを転送するように設定される。同時に、Ｂ
ＩＲＱＥＮレジスタに１がセットされ、ブロック分割さ
れたデータの、最後のブロック（図４の実施例の場合、
ブロックＢ16）を転送した後の、ＩＲＱ制御回路２１の
ＩＲＱ信号の出力が許可されるとともに、ＢＦＳＡＤＤ
ＥＮレジスタに０がセットされ、ブロック分割されたデ
ータの、最後のブロックを転送した後に、スタートアド
レスレジスタ１７に記憶されているアドレスを、アドレ
スレジスタ１６にセットすることが禁止される。Further, after 0 is set in the IRQEN register and the data transfer by DMA is completed, the IRQ
The output of the IRQ signal of the control circuit 21 is prohibited, 1 is set in the BDMAEN register, and data is transferred in block units. At the same time, B
The IRQEN register is set to 1 and the last block of the data divided into blocks (in the case of the embodiment of FIG. 4,
After the transfer of the block B 16 ), the output of the IRQ signal from the IRQ control circuit 21 is permitted, and BFSADD
The EN register is set to 0, and it is prohibited to set the address stored in the start address register 17 to the address register 16 after transferring the last block of the data divided into blocks.
【００５８】以上のように、回数レジスタ１３、転送量
レジスタ１４、スタートアドレスレジスタ１７、コント
ロールレジスタ１８、または周辺アドレスレジスタ１９
の設定がそれぞれ行われた後、ＣＰＵ１において、ＤＭ
Ａコントローラ５におけるコントロールレジスタのうち
の、ＤＭＡＥＮレジスタに１がセットされ、ＤＭＡコン
トローラ５が起動される。As described above, the count register 13, transfer amount register 14, start address register 17, control register 18, or peripheral address register 19
After each setting of DM, in the CPU1, DM
Of the control registers in the A controller 5, 1 is set in the DMAEN register and the DMA controller 5 is activated.
【００５９】そして、周辺デバイス４よりＤＭＡリクエ
スト信号（図３（ａ））が出力され、それが、ＤＭＡ制
御回路１５に入力されると、ＤＭＡ制御回路１５から内
部制御バスを介してバス制御回路２２に制御信号が出力
される。そして、バス制御回路２２から、メインバス
（データバス、アドレスバス、リード線、およびライト
線）をＤＭＡによるデータの転送で使用することができ
るように、バスＩ／Ｆ２を介し、ＣＰＵ１（図１）にバ
スリクエスト信号（図３（ｂ））が出力される。その
後、メインバスが空くと（未使用状態になると）、ＣＰ
Ｕ１より、メインバスが空いたことを示す許可（Ａｃ
ｋ）信号（図３（ｃ））が出力され、それが、バス制御
回路２２で受信される。バス制御回路２２において、Ｃ
ＰＵ１からの許可（Ａｃｋ）信号が受信されると、内部
制御バスを介して、ＤＭＡ制御回路１５にメインバスが
空いたことが知らされる。When the DMA request signal (FIG. 3A) is output from the peripheral device 4 and is input to the DMA control circuit 15, the DMA control circuit 15 sends the bus control circuit via the internal control bus. A control signal is output to 22. Then, from the bus control circuit 22, the main bus (data bus, address bus, read line, and write line) can be used for data transfer by DMA, the CPU 1 (see FIG. 1) via the bus I / F 2. ), The bus request signal (FIG. 3B) is output. After that, when the main bus becomes available (when it is unused), CP
Permission from U1 indicating that the main bus is vacant (Ac
k) signal (FIG. 3 (c)) is output and is received by the bus control circuit 22. In the bus control circuit 22, C
When the permission (Ack) signal from PU1 is received, the DMA control circuit 15 is notified via the internal control bus that the main bus is empty.
【００６０】ＤＭＡ制御回路１５において、メインバス
が空いたことが判ると、周辺デバイス４にＤＭＡによる
データの転送を許可することを示す許可（Ａｃｋ）信号
（図３（ｄ））が出力され、メインメモリ３から周辺デ
バイス４への、ＤＭＡによるデータの転送が開始され
る。When the DMA control circuit 15 finds that the main bus is empty, a permission (Ack) signal (FIG. 3 (d)) indicating that the peripheral device 4 is permitted to transfer data by DMA is output. Data transfer by DMA from the main memory 3 to the peripheral device 4 is started.
【００６１】即ち、まずスタートアドレスレジスタ１７
の記憶値１０００００００Ｈが、アドレスレジスタ１６
にセットされ、アドレスバスバッファ１２、およびメイ
ンバス（アドレスバス）を介してメインメモリ３に供給
される。また、現在回数レジスタ２３に、これから転送
するブロックが、回数レジスタ１３に記憶されている回
数（ブロック数）のうちの最初の回（最初のブロック）
であることを示す値１がセットされる。That is, first, the start address register 17
10000000H is stored in the address register 16
Is supplied to the main memory 3 via the address bus buffer 12 and the main bus (address bus). Further, the block to be transferred to the current count register 23 is the first block (first block) of the counts (block number) stored in the count register 13.
The value 1 is set to indicate that.
【００６２】そして、メインメモリ３におけるデータの
語長がワードであることから、メインメモリ３のアドレ
ス１０００００００Ｈから順次１ワードのデータが読み
出され、即ちメインメモリ３の任意の１アドレスに記憶
されている（記憶することのできる）データ長が、例え
ば１バイト（バイト）であるとすると、メインメモリ３
のアドレス１０００００００Ｈ乃至１００００００３Ｈ
に、それぞれ１バイトずつ記憶されているデータが読み
出され、合計４バイト（１ワード）（３２ビット）のデ
ータが、３２ビットのメインバス（データバス）を介し
てＤＭＡコントローラ５のデータバスバッファ１１に供
給されて記憶される。Since the word length of the data in the main memory 3 is word, one word of data is sequentially read from the address 10000000H of the main memory 3, that is, stored in any one address of the main memory 3. If the data length (that can be stored) is, for example, 1 byte (byte), the main memory 3
Address of 10000000H to 10000003H
The data stored in each byte is read out, and a total of 4 bytes (1 word) (32 bits) of data is transferred to the data bus buffer of the DMA controller 5 via the 32-bit main bus (data bus). 11 and is stored.
【００６３】３２ビットのデータバスバッファ１１の下
位ビット乃至上位ビットを、Ｄ０乃至Ｄ３１と表すと、
周辺デバイス４で取り扱われるデータの語長がバイトで
あることから、まずデータバスバッファ１１におけるビ
ットＤ０乃至Ｄ７のデータが、周辺アドレスレジスタ１
９にセットされた、周辺デバイス４の内蔵するバッファ
のアドレス２０００００００Ｈに転送され、その後さら
に、Ｄ８乃至Ｄ１５のデータが周辺デバイス４の内蔵す
るバッファのアドレス２０００００００Ｈに転送され
る。以下同様にして、Ｄ１６乃至Ｄ２３のデータ、およ
びＤ２４乃至Ｄ３１のデータが、周辺デバイス４の内蔵
するバッファのアドレス２０００００００Ｈに順次転送
される。When the lower bits to the upper bits of the 32-bit data bus buffer 11 are represented as D0 to D31,
Since the word length of the data handled by the peripheral device 4 is byte, first, the data of the bits D0 to D7 in the data bus buffer 11 is the peripheral address register 1
The data is transferred to the address 20000000H of the buffer built in the peripheral device 4 set to 9, and then the data of D8 to D15 is further transferred to the address 20000000H of the buffer built in the peripheral device 4. Similarly, the data of D16 to D23 and the data of D24 to D31 are sequentially transferred to the address 20000000H of the buffer included in the peripheral device 4.
【００６４】次に、アドレスレジスタ１６が、メインメ
モリ３におけるデータの語長（３２ビット）を、メイン
メモリ３の任意の１アドレスに記憶されている（記憶す
ることのできる）データ量としてのバイト（８ビット）
で除算した値、即ち４だけインクリメントされ、その記
憶値が１００００００４Ｈとされる。Next, the address register 16 uses the word length (32 bits) of the data in the main memory 3 as a byte as the amount of data stored in (stored in) any one address of the main memory 3. (8 bits)
The value divided by is incremented by 4, that is, the stored value is 10000004H.
【００６５】そして、アドレスレジスタ１６に記憶され
た、メインメモリ３上のアドレス１００００００４Ｈか
ら、上述した場合と同様にして１ワードのデータが周辺
デバイス４に転送される。Then, from the address 10000004H on the main memory 3 stored in the address register 16, one word of data is transferred to the peripheral device 4 in the same manner as described above.
【００６６】以下、上述の動作が合計、転送量レジスタ
１４の記憶値、即ち４回だけ繰り返され、メインメモリ
３上のアドレス１０００００００Ｈ乃至１００００００
ＦＨに記憶された１ブロック分（１６バイト）のデータ
（図４において、ブロックＢ1で示す部分）が、周辺デ
バイス４に転送され、ＤＭＡによるデータの転送処理を
終了する。Hereinafter, the above-described operation is repeated in total, the storage value of the transfer amount register 14, that is, four times, and the addresses 10000000H to 1000000 on the main memory 3 are repeated.
One block (16 bytes) of data stored in the FH (portion indicated by block B 1 in FIG. 4) is transferred to the peripheral device 4, and the data transfer processing by DMA is completed.
【００６７】ここで、前述したように、ＩＲＱＥＮレジ
スタに０がセットされ、ＤＭＡによるデータの転送を終
了した後の、ＩＲＱ制御回路２１のＩＲＱ信号の出力が
禁止されているので、ブロックＢ1（図４）のデータの
転送が終了しても、ＩＲＱ制御回路２１よりＣＰＵ１に
ＩＲＱ信号は出力されない。As described above, since 0 is set in the IRQEN register and the output of the IRQ signal from the IRQ control circuit 21 is prohibited after the data transfer by DMA is completed, the block B 1 ( Even when the data transfer of FIG. 4) is completed, the IRQ signal is not output from the IRQ control circuit 21 to the CPU 1.
【００６８】また、アドレスレジスタ１６には、ブロッ
クＢ1（図４）のアドレス１０００００００Ｃ乃至１０
０００００ＦＨに記憶された１ワードのデータ（１個の
ブロックＢ1を構成する４ワードのうちの最後の１ワー
ドのデータ）が転送されるときにセットされた値（転送
元アドレス）１００００００ＣＨがそのまま記憶されて
いる。Further, the address register 16 has addresses 10000000C to 10000000C of the block B 1 (FIG. 4).
The value (transfer source address) 1000000CH set when the 1-word data stored in 00000FH (the last 1-word data of the 4 words forming one block B 1 ) is transferred is stored as it is. Has been done.
【００６９】そして、次のブロックＢ2を転送するため
に、周辺デバイス４より再びＤＭＡリクエスト信号が出
力されると、上述した場合と同様にして、ＤＭＡ制御回
路１５から、周辺デバイス４にＤＭＡによるデータの転
送を許可することを示す許可（Ａｃｋ）信号が出力さ
れ、メインメモリ３から周辺デバイス４への、ＤＭＡに
よるデータの転送が開始される。When the DMA request signal is output again from the peripheral device 4 to transfer the next block B 2 , the DMA control circuit 15 transmits the DMA request signal to the peripheral device 4 in the same manner as described above. A permission (Ack) signal indicating that the data transfer is permitted is output, and the DMA data transfer from the main memory 3 to the peripheral device 4 is started.
【００７０】この場合、まず、前のＤＭＡ処理が終了し
たときの、アドレスレジスタ１６の記憶値が、上述した
ときと同様に、メインメモリ３におけるデータの語長
（３２ビット）を、バイト（８ビット）で除算した値と
しての４Ｈだけインクリメントされる。In this case, first, when the previous DMA processing is completed, the stored value of the address register 16 is the same as the above-mentioned case when the word length (32 bits) of the data in the main memory 3 is changed to byte (8 bits). It is incremented by 4H as a value divided by (bit).
【００７１】即ち、アドレスレジスタ１６の記憶値（ア
ドレス）が、１００００００ＣＨから４Ｈだけインクリ
メントされ、１０００００１０Ｈとされる。That is, the storage value (address) of the address register 16 is incremented by 4H from 1000000CH to 10000010H.
【００７２】そして、このアドレスレジスタ１６の記憶
値（アドレス）１０００００１０Ｈを転送元のスタート
アドレスとして、メインメモリ３から周辺デバイス４へ
のデータの転送が開始される。Data transfer from the main memory 3 to the peripheral device 4 is started using the storage value (address) 10000010H of the address register 16 as the start address of the transfer source.
【００７３】また、このとき、現在回数レジスタ２３の
値がインクリメントされ、値２に変更される。At this time, the value of the current count register 23 is incremented and changed to the value 2.
【００７４】つまり、図４に示すブロックＢ1のデータ
を転送した場合と同様にして、ブロックＢ2のデータが
転送される。That is, the data of the block B 2 is transferred in the same manner as the case of transferring the data of the block B 1 shown in FIG.
【００７５】以下同様にして、周辺デバイス４よりＤＭ
Ａリクエスト信号が出力されるたびに、ＤＭＡによるデ
ータの転送が行われる。In the same manner, DM from the peripheral device 4
Each time the A request signal is output, data transfer by DMA is performed.
【００７６】そして、回数レジスタ１３の記憶値の回数
（１６回）だけ、周辺デバイス４よりＤＭＡリクエスト
信号が出力され、最後のブロックＢ16（図４）のデータ
の転送が終了すると（このとき、現在回数レジスタ２３
の記憶値も１６になる）、ＢＩＲＱＥＮレジスタに１が
セットされ、ブロック分割されたデータの、最後のブロ
ックを転送した後の、ＩＲＱ制御回路２１のＩＲＱ信号
の出力が許可されているので、ＩＲＱ制御回路２１より
ＣＰＵ１にＩＲＱ信号（図３（ｅ））が出力され、メイ
ンメモリ３のアドレス１０００００００Ｈ乃至１０００
００ＦＦＨに記憶されている２５６バイトのデータすべ
ての、周辺デバイス４への転送が終了したことが知らさ
れる。When the DMA request signal is output from the peripheral device 4 the number of times (16 times) stored in the number register 13 and the data transfer of the final block B 16 (FIG. 4) is completed (at this time, Current count register 23
Also becomes 16), 1 is set in the BIRQEN register, and the output of the IRQ signal of the IRQ control circuit 21 after transfer of the last block of the data divided into blocks is permitted. An IRQ signal (FIG. 3 (e)) is output from the control circuit 21 to the CPU 1, and addresses 10000000H to 1000 of the main memory 3 are output.
It is notified that transfer of all the 256-byte data stored in 00FFH to the peripheral device 4 has been completed.
【００７７】以上のように、例えば周辺デバイス４の内
蔵するバッファの記憶容量が小さく、１回で大量のデー
タを転送することができない場合、そのデータを小さな
ブロックに分割して転送するようにし、さらに転送した
データのアドレスを記憶しておき、そのアドレスに基づ
いて、次に転送するデータのスタートアドレスを設定す
るようにしたので、データを転送するたびに、ＣＰＵ１
がスタートアドレスを設定する必要がなく、装置の処理
能力を向上させることができる。即ち、ＣＰＵ１がデー
タの転送に係る時間が減少するので、ＣＰＵ１に他の処
理を行わせるようにすることができる。As described above, for example, when the storage capacity of the buffer built in the peripheral device 4 is small and a large amount of data cannot be transferred at one time, the data is divided into small blocks and transferred. Further, since the address of the transferred data is stored and the start address of the data to be transferred next is set based on the address, the CPU 1 is set every time the data is transferred.
There is no need to set a start address, and the processing capacity of the device can be improved. That is, since the time required for the CPU 1 to transfer data is reduced, the CPU 1 can be made to perform other processing.
【００７８】以上、本発明のデータ転送装置をコンピュ
ータシステムに適用した場合について説明したが、本発
明は、コンピュータシステムだけでなく、装置（回路）
間で、データを転送するあらゆるシステム（装置）に適
用することができる。The case where the data transfer apparatus of the present invention is applied to a computer system has been described above. However, the present invention is applicable not only to a computer system but also to an apparatus (circuit).
It can be applied to any system (device) that transfers data between.
【００７９】なお、本実施例においては、本来ならば１
回で転送する２５６バイトのデータを、１ブロックが１
６バイトのブロックに分割して転送するようにしたが、
例えば周辺デバイス４の内蔵するバッファの記憶容量が
十分大きければ、コントロールレジスタ１８におけるＢ
ＤＭＡＥＮレジスタを０にセットし、ブロック単位での
データの転送を禁止して、１回で２５６バイトのデータ
を転送するようにすることができる。It should be noted that, in the present embodiment, originally, it is 1
One block contains 256 bytes of data to be transferred at one time
I divided it into 6-byte blocks and transferred them.
For example, if the storage capacity of the buffer built in the peripheral device 4 is sufficiently large, B in the control register 18
It is possible to set the DMAEN register to 0, prohibit transfer of data in block units, and transfer 256 bytes of data at one time.
【００８０】さらに、本実施例では、ＩＲＱＥＮレジス
タに０をセットし、ＤＭＡによるデータの転送を終了し
た後の、ＩＲＱ制御回路２１のＩＲＱ信号の出力を禁止
するようにしたが、ＩＲＱＥＮレジスタに１をセット
し、ブロックごとのデータの転送が終了するたびに、Ｉ
ＲＱ制御回路２１よりＩＲＱ信号を出力させるようにす
ることができる。Further, in the present embodiment, 0 is set in the IRQEN register to prohibit the output of the IRQ signal of the IRQ control circuit 21 after the data transfer by the DMA is completed, but the IRQEN register is set to 1 Is set, and after each block of data transfer is completed, I
The IRQ signal can be output from the RQ control circuit 21.
【００８１】また、本実施例においては、ＢＦＳＡＤＤ
ＥＮレジスタに０をセットし、ブロック分割されたデー
タの、最後のブロックＢ16（図４）を転送した後に、ス
タートアドレスレジスタ１７に記憶されているアドレス
を、アドレスレジスタ１６にセットすることを禁止する
ようにしたので、最後のブロックＢ16（図４）を転送し
た後、アドレスレジスタ１６は、アドレス１０００００
ＦＣＨを記憶したままになる。従って、さらに周辺デバ
イス４よりＤＭＡリクエスト信号が出力されると、アド
レスレジスタ１６の記憶値（アドレス１０００００ＦＣ
Ｈ）が、上述したように４Ｈだけインクリメントされ、
これにより、メインメモリ３上のアドレス１００００１
００Ｈ以降に記憶されたデータが、ブロックごとに転送
されることになる。In the present embodiment, BFSADD is used.
It is prohibited to set the address stored in the start address register 17 to the address register 16 after setting the EN register to 0 and transferring the last block B 16 (FIG. 4) of the divided data. Therefore, after transferring the last block B 16 (FIG. 4), the address register 16 sets the address 100000.
FCH remains remembered. Therefore, when the DMA request signal is further output from the peripheral device 4, the value stored in the address register 16 (address 100000FC
H) is incremented by 4H as described above,
As a result, the address 100001 on the main memory 3
The data stored after 00H will be transferred block by block.
【００８２】さらに、ＢＦＳＡＤＤＥＮレジスタに１を
セットし、ブロック分割されたデータの、最後のブロッ
クＢ16（図４）を転送した後に、スタートアドレスレジ
スタ１７に記憶されているアドレスを、アドレスレジス
タ１６にセットすることを許可するようにすれば、最後
のブロックＢ16（図４）を転送した後、スタートアドレ
スレジスタ１７に記憶されているアドレス１０００００
００Ｈを、アドレスレジスタ１６にセットするようにす
ることができる。従って、この場合、さらに周辺デバイ
ス４よりＤＭＡリクエスト信号が出力されると、アドレ
スレジスタ１６にセットされたアドレス１００００００
０Ｈ以降に記憶されたデータ（ブロックＢ1乃至Ｂ16の
データ）が、再び転送されることになる。Further, after setting 1 to the BFSADDEN register and transferring the last block B 16 (FIG. 4) of the data divided into blocks, the address stored in the start address register 17 is set in the address register 16. If the setting is allowed, after the last block B 16 (FIG. 4) is transferred, the address 100000 stored in the start address register 17
00H can be set in the address register 16. Therefore, in this case, when the DMA request signal is further output from the peripheral device 4, the address 1000000 set in the address register 16 is set.
The data (data of blocks B 1 to B 16 ) stored after 0H will be transferred again.
【００８３】また、本実施例では、説明を簡単にするた
めに、メインメモリ３と、周辺デバイス４との間のデー
タ転送について説明したが、例えばメインメモリ３と、
他の周辺デバイスとの間や、周辺デバイスどうしの間に
おいても、同様にしてデータ転送をするようにすること
ができる。In the present embodiment, the data transfer between the main memory 3 and the peripheral device 4 has been described for the sake of simplicity. However, for example, the main memory 3 and
Data can be similarly transferred between other peripheral devices and between peripheral devices.
【００８４】次に、優先順位の低いＤＭＡ転送が行われ
ているときに、優先順位の高いＤＭＡ転送のリクエスト
が発生した場合の動作について説明する。例えば図５に
示すように、チャンネル１（ＣＨ１）で、周辺デバイス
４ａのアドレス２０００００００Ｈから読み出された１
０００Ｈバイト（４０９６バイト）のデータが、メイン
メモリ３の００００１０００Ｈから００００２０００Ｈ
までのアドレスに転送されている状態において、チャン
ネル２で、メインメモリ３の０００００５００Ｈから０
００００６００Ｈまでのアドレスに記憶されている１０
０Ｈバイト（２５６バイト）のデータを、周辺デバイス
４ｂのアドレス３０００００００ＨにＤＭＡ転送する場
合を例に説明する。いま、チャンネル１の周辺デバイス
４ａからメインメモリ３に対するＤＭＡ転送より、チャ
ンネル２のメインメモリ３から周辺デバイス４ｂへのＤ
ＭＡ転送の方が優先順位が高いものとする。Next, the operation when a request for a DMA transfer with a high priority occurs during a DMA transfer with a low priority will be described. For example, as shown in FIG. 5, in channel 1 (CH1), 1 read from address 20000000H of peripheral device 4a
Data of 000H bytes (4096 bytes) is stored in the main memory 3 from 00001000H to 00002000H.
In the state of being transferred to the addresses up to
10 stored at addresses up to 0000600H
An example will be described in which 0H bytes (256 bytes) of data is DMA-transferred to the address 30000000H of the peripheral device 4b. Now, by DMA transfer from the peripheral device 4a of channel 1 to the main memory 3, D from the main memory 3 of channel 2 to the peripheral device 4b is performed.
It is assumed that MA transfer has a higher priority.
【００８５】ＤＭＡ制御回路１５は、周辺デバイス４ａ
よりＤＭＡリクエスト１（ＤＭＡＲｅｑ１）が供給され
てきたとき、内部制御バスを介してバス制御回路２２に
制御信号を出力し、メインバスを確保させる。そして、
ＤＭＡ制御回路１５は、上述した場合と同様に、チャン
ネル１の各レジスタを初期設定する。周辺アドレスレジ
スタ１９ａには、周辺デバイス４ａのアドレス２０００
００００Ｈがセットされる。スタートアドレスレジスタ
１７ａには、メインメモリ３の転送先アドレス００００
１０００Ｈがセットされる。また、回数レジスタ１３ａ
には、合計２５６ブロック（２５６バイト）を転送する
必要があるため、２５６がセットされる。転送量レジス
タ１４ａは、１ブロック分の転送の回数を示すものであ
るため、上述した場合と同様に、４がセットされる。The DMA control circuit 15 uses the peripheral device 4a.
When the DMA request 1 (DMAReq1) is further supplied, a control signal is output to the bus control circuit 22 via the internal control bus to secure the main bus. And
The DMA control circuit 15 initializes each register of the channel 1 as in the case described above. The peripheral address register 19a stores the address 2000 of the peripheral device 4a.
0000H is set. The transfer destination address 0000 of the main memory 3 is stored in the start address register 17a.
1000H is set. In addition, the frequency register 13a
, 256 blocks (256 bytes) must be transferred in total, so 256 is set. Since the transfer amount register 14a indicates the number of transfers of one block, 4 is set as in the case described above.
【００８６】このような初期設定が完了したとき、ＤＭ
Ａ制御回路１５は、周辺デバイス４ａに対して、許可１
（Ａｃｋ１）信号を出力し、周辺デバイス４ａにＤＭＡ
転送を開始させる。When such initial setting is completed, DM
The A control circuit 15 gives permission 1 to the peripheral device 4a.
(Ack1) signal is output and DMA is sent to the peripheral device 4a.
Start the transfer.
【００８７】このとき、スタートアドレスレジスタ１７
ａにセットされているアドレス００００１０００Ｈがア
ドレスレジスタ１６ａにセットされる。また、現在回数
レジスタ２３ａは１にセットされる。アドレスレジスタ
１６ａにセットしたアドレスが、アドレスバッファ１
２、メインバスのアドレスバスを介してメインメモリ３
に供給されるため、周辺デバイス４ａより読み出された
最初の１６バイトのブロックＢ1のデータが、メインメ
モリ３のアドレス００００１０００Ｈに書き込まれる。At this time, the start address register 17
The address 00001000H set in a is set in the address register 16a. Further, the current count register 23a is set to 1. The address set in the address register 16a is the address buffer 1
2, the main memory 3 via the address bus of the main bus
The data of the first 16 bytes of the block B 1 read from the peripheral device 4a is written to the address 00001000H of the main memory 3.
【００８８】最初のブロックＢ1の次に、次の１６バイ
トのデータがブロックＢ2として転送される。このた
め、アドレスレジスタ１６ａのアドレスが００００１０
１０Ｈにインクリメントされるとともに、現在回数レジ
スタ２３ａの値が２に変更される。そして、メインメモ
リ３のアドレス００００１０１０Ｈに、ブロックＢ2の
データが書き込まれる。Following the first block B 1 , the next 16 bytes of data are transferred as block B 2 . Therefore, the address of the address register 16a is 000010.
The value of the current count register 23a is changed to 2 while being incremented to 10H. Then, the data of the block B 2 is written to the address 00001010H of the main memory 3.
【００８９】以下同様にして、前述した場合と同様に、
ブロック単位でデータがＤＭＡ転送される。In the same manner as described above, as in the case described above,
Data is DMA-transferred in block units.
【００９０】いま、例えばアドレスレジスタ１６ａに記
憶されている現在アドレスが、００００１４００Ｈであ
り、現在回数レジスタ２３ａの記憶値が６５になってい
るとき、即ち、ブロックＢ65のデータをメインメモリ３
のアドレス００００１４００Ｈに転送している最中に、
周辺デバイス４ｂからＤＭＡ制御回路１５に対して、Ｄ
ＭＡリクエスト２（ＤＭＡ Ｒｅｑ２）が供給されてき
たとすると、ＤＭＡ制御回路１５は、現在実行している
ＤＭＡ転送と、今回リクエストがあったＤＭＡ転送との
優先順位を判定する。Now, for example, when the present address stored in the address register 16a is 00001400H and the stored value of the present count register 23a is 65, that is, the data in the block B 65 is stored in the main memory 3
While transferring to the address 00001400H of
D from the peripheral device 4b to the DMA control circuit 15
Assuming that the MA request 2 (DMA Req2) is supplied, the DMA control circuit 15 determines the priority order of the currently executed DMA transfer and the DMA transfer requested this time.
【００９１】現在実行しているＤＭＡ転送の方が優先順
位が高い場合、そのまま現在実行中のＤＭＡ転送が継続
され、このＤＭＡ転送が終了した後、優先順位の低いＤ
ＭＡ転送が実行される。When the currently executed DMA transfer has a higher priority, the currently executed DMA transfer is continued as it is, and after this DMA transfer is completed, the D transfer having a lower priority is executed.
MA transfer is performed.
【００９２】しかしながら、いまの場合、ＤＭＡリクエ
スト２によるＤＭＡ転送の方が優先順位が高い。そこ
で、ＤＭＡ制御回路１５は、第６５番目のブロックＢ65
の転送が完了した時点において、周辺デバイス４ａから
メインメモリ３に対する優先順位の低いデータ転送を一
旦中断させる。そして、コントロールレジスタ１８のチ
ャンネル１に対応するＩＮＴレジスタに１がセットさ
れ、チャンネル１のＤＭＡ転送が中断されたことが記憶
される。さらに、ＤＭＡ制御回路１５は、許可１（Ａｃ
ｋ１）を反転して、周辺デバイス４ａに対してＤＭＡ転
送を禁止させる。However, in this case, the DMA transfer by the DMA request 2 has a higher priority. Therefore, the DMA control circuit 15 controls the 65th block B 65.
When the transfer is completed, the low priority data transfer from the peripheral device 4a to the main memory 3 is temporarily suspended. Then, 1 is set in the INT register corresponding to the channel 1 of the control register 18, and it is stored that the DMA transfer of the channel 1 is interrupted. Further, the DMA control circuit 15 uses the permission 1 (Ac
k1) is inverted and the peripheral device 4a is prohibited from DMA transfer.
【００９３】一方、ＤＭＡ制御回路１５は、チャンネル
２の各レジスタに対して初期設定を行う。このとき、周
辺アドレスレジスタ１９ｂには、周辺デバイス４ｂのア
ドレス３０００００００Ｈがセットされ、スタートアド
レスレジスタ１７ｂには、メインメモリ３の転送先のス
タートアドレス０００００５００Ｈがセットされる。転
送量レジスタ１４ｂには、転送量レジスタ１４ａと同様
に４がセットされるが、回数レジスタ１３ｂには合計１
６ブロックのデータを転送する必要があるため、１６が
セットされる。On the other hand, the DMA control circuit 15 initializes each register of channel 2. At this time, the address 30000000H of the peripheral device 4b is set in the peripheral address register 19b, and the start address 00000500H of the transfer destination of the main memory 3 is set in the start address register 17b. 4 is set in the transfer amount register 14b similarly to the transfer amount register 14a, but a total of 1 is set in the number of times register 13b.
Since 6 blocks of data need to be transferred, 16 is set.
【００９４】次に、ＤＭＡ制御回路１５は、周辺デバイ
ス４ｂに対して、許可２（Ａｃｋ２）を与え、ＤＭＡ転
送を開始させる。Next, the DMA control circuit 15 gives permission 2 (Ack2) to the peripheral device 4b to start the DMA transfer.
【００９５】このとき、スタートアドレスレジスタ１７
ｂにセットされているアドレス０００００５００Ｈが、
アドレスレジスタ１６ｂにセットされ、現在回数レジス
タ２３ｂの値が１にセットされる。そして、アドレスバ
ッファ１２を介してアドレスレジスタ１６ｂのアドレス
がメインメモリ３に供給される。これにより、アドレス
０００００５００Ｈから読み出された最初のブロックＢ
1のデータが、周辺デバイス４ｂのアドレス３００００
０００Ｈに転送される。At this time, the start address register 17
The address 00000500H set in b is
It is set in the address register 16b, and the value of the current count register 23b is set to 1. Then, the address of the address register 16b is supplied to the main memory 3 via the address buffer 12. As a result, the first block B read from the address 00000500H
The data of 1 is the address 30000 of the peripheral device 4b.
000H.
【００９６】次のブロックＢ2のデータを転送するため
に、アドレスレジスタ１６ｂの値が０００００５１０Ｈ
に更新され、現在回数レジスタ２３ｂの値が２に更新さ
れる。そして、上述した場合と同様にして、ブロックＢ
2のデータが転送される。In order to transfer the data of the next block B 2 , the value of the address register 16b is 0000510H.
And the value of the current count register 23b is updated to 2. Then, in the same manner as described above, block B
2 data is transferred.
【００９７】以上のようにして、メインメモリ３から最
後のブロックＢ16のデータが、周辺デバイス４ｂに転送
されたとき、ＤＭＡ制御回路１５には周辺デバイス４ｂ
からＤＭＡリクエスト２（ＤＭＡ Ｒｅｑ２）が供給さ
れてこなくなる。このとき、ＤＭＡ制御回路１５は、コ
ントロールレジスタ１８の他のチャンネルのＩＮＴレジ
スタの論理を読み取り、転送を中断したチャンネルがあ
るか否かを判定する。いまの場合、チャンネル１のＩＮ
Ｔレジスタに１がセットされているため、ＤＭＡ制御回
路１５はチャンネル１がデータ転送を途中で中断したこ
とを知る。そこで、ＤＭＡ制御回路１５は、周辺デバイ
ス４ａよりＤＭＡリクエスト１（ＤＭＡＲｅｑ１）が入
力されてきたとき、中断したＤＭＡ転送を再開させる。As described above, when the data of the last block B 16 is transferred from the main memory 3 to the peripheral device 4b, the DMA control circuit 15 is provided with the peripheral device 4b.
Does not supply the DMA request 2 (DMA Req2). At this time, the DMA control circuit 15 reads the logic of the INT register of the other channel of the control register 18 and determines whether there is a channel for which the transfer is interrupted. In the present case, IN of channel 1
Since the T register is set to 1, the DMA control circuit 15 knows that the channel 1 has interrupted the data transfer. Therefore, when the DMA request 1 (DMAReq1) is input from the peripheral device 4a, the DMA control circuit 15 restarts the interrupted DMA transfer.
【００９８】上述したように、チャンネル１のアドレス
レジスタ１６ａには、中断したときのアドレス００００
１４１０Ｈが記憶されており、また、現在回数レジスタ
２３ａには、それまで転送したブロック数に対応する値
６５が記憶されている。そこで、これらの値を００００
１４２０Ｈまたは６６に更新させ、第６６番目のブロッ
クＢ66のデータを、メインメモリ３のアドレス００００
１４２０Ｈに転送させる。以後の動作は、上述した場合
と同様である。As described above, the address register 16a of channel 1 has the address 0000 at the time of interruption.
1410H is stored, and the current count register 23a stores a value 65 corresponding to the number of blocks transferred so far. Therefore, set these values to 0000
1420H or 66, and the data of the 66th block B 66 is updated to the address 0000 of the main memory 3.
1420H. Subsequent operations are the same as those described above.
【００９９】以上の実施例においては、チャンネルを２
チャンネルとしたが、それ以上のチャンネル数とするこ
とも可能である。また、メインメモリが２つ以上ある場
合において、それらの間でデータのＤＭＡ転送を行う場
合においては、それらに対応して、スタートアドレスレ
ジスタ１７とアドレスレジスタ１６を、その数に対応し
て設けるようにすればよい。In the above embodiment, two channels are used.
Although the number of channels is set, it is possible to set the number of channels to be more than that. In addition, when there are two or more main memories, when performing DMA transfer of data between them, the start address register 17 and the address register 16 should be provided correspondingly to those numbers. You can do this.
【０１００】さらに以上の実施例においては、優先順位
の高いＤＭＡ転送を、優先順位の低いＤＭＡ転送に対し
て優先して行うようにしたが、途中でＤＭＡ転送が中断
されては困る場合においては、コントロールレジスタ１
８の中断を禁止するチャンネルのＰＲＩＮＴレジスタ
に、論理１をセットしておく。このようにしておくと、
論理１がセットされているチャンネルにおいては、ＤＭ
Ａ転送の中断が禁止される。従って、この場合において
は、優先順位に拘らず、最初に受け付けられたＤＭＡ転
送が完了するまで継続されることになる。Further, in the above-mentioned embodiments, the DMA transfer having the high priority is prioritized over the DMA transfer having the low priority. However, in the case where it is troublesome to interrupt the DMA transfer in the middle, , Control register 1
A logic 1 is set in the PRINT register of the channel for which interruption of 8 is prohibited. If you do this,
DM for channels with logic 1 set
A transfer interruption is prohibited. Therefore, in this case, regardless of the priority order, the DMA transfer accepted first is continued until it is completed.
【０１０１】図６は、ＤＭＡコントローラ５の他の実施
例を示している。この実施例においては、転送後ステイ
タスレジスタ４１とステイタス書込アドレスレジスタ４
２が設けられている。この転送後ステイタスレジスタ４
１には、ＤＭＡ転送が終了した時点におけるステイタス
が転送され、記憶されるようになされている。また、ス
テイタス書込アドレスレジスタ４２は、転送後ステイタ
スレジスタ４１に記憶されているステイタスを書き込む
メインメモリ３のアドレスを記憶している。その他の構
成は、図２における場合と同様である。FIG. 6 shows another embodiment of the DMA controller 5. In this embodiment, the post-transfer status register 41 and the status write address register 4
Two are provided. After this transfer status register 4
1, the status at the time when the DMA transfer is completed is transferred and stored. The status write address register 42 stores the address of the main memory 3 into which the status stored in the post-transfer status register 41 is written. Other configurations are similar to those in FIG.
【０１０２】即ち、この実施例においては、ＤＭＡ転送
が終了したとき（あるいは、所定のタイミングで記憶が
指示されたとき）、他のレジスタのその時点における値
が転送後ステイタスレジスタに記憶される。例えば、ア
ドレスレジスタ１６に記憶されている現在アドレスや、
現在回数レジスタ２３に記憶されている転送済の回数
（ブロック数）などが、ＤＭＡ転送が終了した時点、あ
るいは所定のタイミングにおいて転送され、転送後ステ
イタスレジスタ４１に記憶される。That is, in this embodiment, when the DMA transfer is completed (or when storage is instructed at a predetermined timing), the values of other registers at that time are stored in the post-transfer status register. For example, the current address stored in the address register 16,
The number of transferred times (the number of blocks) stored in the current number register 23 is transferred at the time when the DMA transfer is completed or at a predetermined timing, and is stored in the post-transfer status register 41.
【０１０３】その結果、例えば図９に示したように、Ｃ
ＰＵ１が処理Ａを実行した後、ＤＭＡ転送が１０回以上
繰り返されたとき処理Ｂに移行するような場合、ＣＰＵ
１はＤＭＡ転送が終了する度にＤＭＡコントローラ５に
割込を発生させ、その回数をチェックする必要がなくな
る。即ち、ＣＰＵ１は、自己の処理が終了した後、所定
のタイミングにおいて、転送後ステイタスレジスタ４１
（またはアドレスレジスタ１６や現在回数レジスタ２３
でもよい）に記憶されている値を読み出し、その値から
ＤＭＡ転送の回数を知ることができる。従って、ＣＰＵ
１は、この回数を管理するために、ＤＭＡコントローラ
５からの割込を、その都度受け付けなければならなくな
るようなことがなくなり、実質的に実行速度を向上させ
ることができる。そして、ステップ動作時などのデバッ
グ処理が容易となる。As a result, for example, as shown in FIG. 9, C
If the PU1 executes the process A and then shifts to the process B when the DMA transfer is repeated 10 times or more, the CPU
With No. 1, an interrupt is generated in the DMA controller 5 every time the DMA transfer is completed, and it is not necessary to check the number of times. That is, the CPU 1 has a post-transfer status register 41 at a predetermined timing after its own processing is completed.
(Or address register 16 and present count register 23
However, it is possible to know the number of times of DMA transfer from the value stored in the memory. Therefore, the CPU
No. 1 does not have to accept the interrupt from the DMA controller 5 each time in order to manage the number of times, and the execution speed can be substantially improved. Then, debug processing such as step operation becomes easy.
【０１０４】この転送後ステイタスレジスタ４１に記憶
されているステイタスは、ＤＭＡ転送が終了した時点、
あるいは所定のタイミングにおいて、ステイタス書込ア
ドレスレジスタ４２に記憶されているメインメモリ３の
アドレスに転送され、記憶される。従って、ＣＰＵ１
は、任意のタイミングでメインメモリ３のそのアドレス
にアクセスし、ＤＭＡ転送後のステイタスを知ることも
できる。このようにすれば、ＤＭＡコントローラ５の動
作状態に影響されずに、ステイタスを読み取ることがで
きる。After the transfer, the status stored in the status register 41 is
Alternatively, at a predetermined timing, it is transferred to and stored in the address of the main memory 3 stored in the status write address register 42. Therefore, CPU1
Can access the address of the main memory 3 at any timing to know the status after the DMA transfer. In this way, the status can be read without being affected by the operating state of the DMA controller 5.
【０１０５】ＩＲＱ制御回路２１に、転送後ステイタス
レジスタ４１（またはアドレスレジスタ１６や現在回数
レジスタ２３でもよい）に記憶されているステイタスが
所定の条件に達したとき、ＣＰＵ１に対して割込をかけ
るように、予め設定しておくこともできる。例えばアド
レスレジスタ１６に記憶されている現在アドレスの値
が、転送の一区切りを示すＸＸＸＸＸＸＸＣＨ（Ｘは不
定）になったとき、ＣＰＩ１に対して割込をかけるよう
に、ＩＲＱ制御回路２１に設定しておけば、ＣＰＵ１は
現在アドレスがＸＸＸＸＸＸＸＣＨになったか否か検出
するために、現在実行中の処理を中断し、ＤＭＡコント
ローラ５に対して頻繁に確認する必要がなくなり、時間
効率、デバッグ効率を向上させることができる。When the status stored in the post-transfer status register 41 (or the address register 16 or the current count register 23) reaches a predetermined condition, the IRQ control circuit 21 interrupts the CPU 1. As described above, it can be set in advance. For example, when the value of the current address stored in the address register 16 becomes XXXXXXXXXCH (X is indefinite) that indicates a break in transfer, the IRQ control circuit 21 is set to interrupt CPI1. In other words, the CPU 1 does not need to interrupt the process currently being executed and frequently check the DMA controller 5 in order to detect whether or not the current address has become XXXXXXXXX, improving time efficiency and debugging efficiency. be able to.
【０１０６】尚、転送後ステイタスを必要としないシス
テムの場合、処理時間節約のため、ステイタス格納処理
を省略することも可能である。In the case of a system that does not require status after transfer, the status storage processing can be omitted to save processing time.
【０１０７】[0107]
【発明の効果】以上の如く請求項１に記載のデータ転送
装置によれば、優先順位の低いデータを転送中に、優先
順位の高いデータの転送が指令された場合、優先順位の
低いデータ転送を中断し、その中断した時点におけるス
テイタスを記憶しておき、優先順位の高いデータ転送を
優先的に実行し、それが終了した後、中断した優先順位
の低いデータ転送を記憶したステイタスに対応して再開
するようにしたので、より効率的にデータ転送を実行す
ることが可能になる。As described above, according to the data transfer device of the first aspect, when the transfer of the high priority data is instructed during the transfer of the low priority data, the low priority data transfer is performed. The status at the time of the interruption is stored, the high-priority data transfer is preferentially executed, and after that, the interrupted low-priority data transfer is stored. Since it is restarted by doing so, it becomes possible to execute data transfer more efficiently.
【０１０８】請求項２に記載のデータ転送装置によれ
ば、優先順位の低いデータ転送を中断させるか否かを指
定できるようにしたので、必要に応じてデータ転送の中
断を禁止することが可能になる。According to the data transfer device of the second aspect, it is possible to specify whether or not to interrupt the data transfer of the low priority order. Therefore, the interrupting of the data transfer can be prohibited if necessary. become.
【０１０９】請求項３に記載のデータ転送装置によれ
ば、データ転送が終了した時点におけるステイタスを記
憶するようにしたので、中央演算処理装置は、データ転
送装置に対してアクセスする回数を減らすことができ、
実行速度を向上させることが可能となる。According to the data transfer device of the third aspect, since the status at the time when the data transfer is completed is stored, the central processing unit can reduce the number of accesses to the data transfer device. Can
It becomes possible to improve the execution speed.
【０１１０】請求項４に記載のデータ転送装置によれ
ば、終了時点におけるステイタスをメインメモリに書き
込むようにしたので、中央演算処理装置は任意のタイミ
ングで、容易にデータ転送終了時点におけるステイタス
を知ることができる。According to the data transfer device of the fourth aspect, since the status at the end time is written in the main memory, the central processing unit can easily know the status at the end time of the data transfer at any timing. be able to.
【０１１１】請求項５に記載のデータ転送装置によれ
ば、データ転送が終了した時点において、所定の条件が
満たされたとき、中央演算処理装置に対して割込をかけ
るようにしたので、中央演算処理装置は実行速度を向上
させることが可能となる。According to the data transfer device of the fifth aspect, when the predetermined condition is satisfied when the data transfer is completed, the central processing unit is interrupted. The arithmetic processing unit can improve the execution speed.
【図１】本発明のデータ転送装置を応用したコンピュー
タシステムの一実施例の構成を示すブロック図である。FIG. 1 is a block diagram showing the configuration of an embodiment of a computer system to which a data transfer device of the present invention is applied.
【図２】図１の実施例のＤＭＡコントローラ５のより詳
細な構成を示すブロック図である。FIG. 2 is a block diagram showing a more detailed configuration of a DMA controller 5 of the embodiment of FIG.
【図３】図１の実施例の動作を説明するためのタイミン
グチャートである。FIG. 3 is a timing chart for explaining the operation of the embodiment of FIG.
【図４】図１の実施例のメインメモリ３および周辺デバ
イス４の内蔵するバッファのメモリマップである。FIG. 4 is a memory map of a buffer incorporated in a main memory 3 and a peripheral device 4 of the embodiment shown in FIG.
【図５】図２の実施例の動作を説明する図である。FIG. 5 is a diagram for explaining the operation of the embodiment of FIG.
【図６】図１の実施例のＤＭＡコントローラ５の他の構
成例を示すブロック図である。FIG. 6 is a block diagram showing another configuration example of the DMA controller 5 of the embodiment of FIG.
【図７】従来のコンピュータシステムの一例の構成を示
すブロック図である。FIG. 7 is a block diagram showing a configuration of an example of a conventional computer system.
【図８】従来の、ＤＭＡによるデータの転送を行うコン
ピュータシステムの一例の構成を示すブロック図であ
る。FIG. 8 is a block diagram showing a configuration of an example of a conventional computer system that transfers data by DMA.
【図９】従来のコンピュータシステムの動作を説明する
フローチャートである。FIG. 9 is a flowchart illustrating the operation of a conventional computer system.
１ ＣＰＵ １ａ レジスタ ２ バスＩ／Ｆ ３ メインメモリ ４，４ａ，４ｂ 周辺デバイス ５ ＤＭＡコントローラ １１ データバスバッファ １２ アドレスバスバッファ １３，１３ａ，１３ｂ 回数レジスタ １４，１４ａ，１４ｂ 転送量レジスタ １５ ＤＭＡ制御回路 １６，１６ａ，１６ｂ アドレスレジスタ １７，１７ａ，１７ｂ スタートアドレスレジスタ １８ コントロールレジスタ １９，１９ａ，１９ｂ 周辺アドレスレジスタ ２０ タイミング制御回路 ２１ ＩＲＱ制御回路 ２２ バス制御回路 ２３，２３ａ，２３ｂ 現在回数レジスタ ３１ ＤＭＡコントローラ ４１ 転送後ステイタスレジスタ ４２ ステイタス書込アドレスレジスタ 1 CPU 1a Register 2 Bus I / F 3 Main Memory 4, 4a, 4b Peripheral Device 5 DMA Controller 11 Data Bus Buffer 12 Address Bus Buffer 13, 13a, 13b Count Register 14, 14a, 14b Transfer Rate Register 15 DMA Control Circuit 16 , 16a, 16b Address register 17, 17a, 17b Start address register 18 Control register 19, 19a, 19b Peripheral address register 20 Timing control circuit 21 IRQ control circuit 22 Bus control circuit 23, 23a, 23b Current count register 31 DMA controller 41 Transfer Post-status register 42 Status write address register
【手続補正書】[Procedure amendment]
【提出日】平成４年１２月４日[Submission date] December 4, 1992
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１４[Correction target item name] 0014
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１４】[0014]
【課題を解決するための手段】 請求項１に記載のデー
タ転送装置は、中央演算処理装置としてのＣＰＵ１を介
さずに、例えば周辺デバイス４などの任意の装置から、
例えばメインメモリ３などの他の装置へのデータの転送
を制御するデータ転送装置において、データ転送中に、
他のデータ転送のリクエストが発生したとき、データ転
送の優先順位を判定し、優先順位の低いデータ転送を中
断し、優先順位の高いデータ転送を開始させる制御手段
としてのＤＭＡ制御回路１５と、データ転送を途中で中
断するとき、中断した時点におけるステイタスを記憶す
る記憶手段としての現在転送量レジスタ２４、アドレス
レジスタ１６とを備え、ＤＭＡ制御回路１５は、優先順
位の高いデータ転送が終了したとき、現在転送量レジス
タ２４およびアドレスレジスタ１６に記憶されているス
テイタスに対応して、優先順位の低いデータ転送を再開
させることを特徴とする。A data transfer apparatus according to claim 1, wherein an arbitrary device such as a peripheral device 4 is provided without passing through a CPU 1 as a central processing unit,
For example, in a data transfer device that controls the transfer of data to another device such as the main memory 3, during data transfer,
When another data transfer request occurs, the priority order of the data transfer is determined, the data transfer with the lower priority order is interrupted, and the data transfer with the higher priority order is started. When the transfer is interrupted on the way, a current transfer amount register 24 and an address register 16 as storage means for storing the status at the time of the interrupt are provided, and the DMA control circuit 15 is Current transfer amount register
The data transfer with low priority is restarted corresponding to the status stored in the data register 24 and the address register 16.
【手続補正２】[Procedure Amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１８[Correction target item name] 0018
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１８】[0018]
【作用】 請求項１に記載のデータ転送装置において
は、優先順位の低いデータ転送が実行されている場合、
優先順位の高いデータ転送のリクエストが発生したと
き、優先順位の低いデータ転送が中断され、優先順位の
高いデータ転送が開始される。中断した時点におけるス
テイタスが現在転送量レジスタ２４とアドレスレジスタ
１６に記憶され、優先順位の高いデータ転送が終了した
とき、この記憶値に対応して、優先順位の低いデータ転
送が再開される。従って、より優先順位の高いデータ転
送を迅速に実行することが可能となる。In the data transfer device according to claim 1, when data transfer with a low priority is being executed,
When a request for data transfer with high priority is issued, data transfer with low priority is interrupted and data transfer with high priority is started. The status at the time of the interruption is stored in the current transfer amount register 24 and the address register 16, and when the data transfer with the high priority is completed, the data transfer with the low priority is restarted corresponding to the stored value. Therefore, it is possible to quickly perform data transfer with a higher priority.
【手続補正３】[Procedure 3]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２３[Name of item to be corrected] 0023
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００２３】 ２チャンネル分の転送量レジスタ１４
ａ，１４ｂは、それぞれ、例えば８ビットのレジスタで
構成され、そこには、データを転送するための各チャン
ネルのＤＭＡの繰り返し回数（ブロック転送する場合
は、１ブロック分のデータを転送するのに必要なＤＭＡ
の繰り返し回数）がセットされる。Transfer amount register 14 for two channels
a, 14b, respectively, for example, a 8-bit register, there is DMA number of repetitions of each channel for transferring data (when block transfer
Is the DMA required to transfer one block of data
Is set ) .
【手続補正４】[Procedure amendment 4]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２７[Name of item to be corrected] 0027
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００２７】 なお、上述したことから、転送量レジス
タ１４にセットされた値と、メインメモリ３におけるデ
ータの語長、および周辺デバイス４で取り扱われるデー
タの語長のうちの、いずれか大きい方の値とを乗算すれ
ば、１ブロックの大きさ（データ量）を求めることがで
きる。よって、メインメモリ３におけるデータの語長、
および周辺デバイス４で取り扱われるデータの語長は、
いずれも装置の設計段階で決まるものであるから、１ブ
ロックの大きさ（データ量）が、転送量レジスタ１４に
セットされる値に基づいて決定されると考えることがで
きる。２チャンネル分の現在転送量レジスタ２４ａ，２
４ｂは、それぞれ、例えば８ビットのレジスタで構成さ
れ、ここには、各チャンネルの既に行われた転送量（現
在転送量）、即ち、データを転送するのに必要な転送回
数のうち、現在行っている転送回数がセットされる。 From the above, the larger one of the value set in the transfer amount register 14, the word length of the data in the main memory 3, and the word length of the data handled by the peripheral device 4, whichever is larger, is selected. By multiplying with the value, the size (data amount) of one block can be obtained. Therefore, the word length of the data in the main memory 3,
And the word length of the data handled by the peripheral device 4 is
Since all of them are determined at the design stage of the device, it can be considered that the size (data amount) of one block is determined based on the value set in the transfer amount register 14. Current transfer amount registers 24a, 2 for two channels
Each 4b is composed of, for example, an 8-bit register.
Here, the transfer amount (currently
Current transfer amount), that is, the transfer count required to transfer data
Of the numbers, the number of transfers currently being performed is set.
【手続補正５】[Procedure Amendment 5]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００８５[Correction target item name] 0085
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００８５】 ＤＭＡ制御回路１５は、周辺デバイス４
ａよりＤＭＡリクエスト１（ＤＭＡ Ｒｅｑ１）が供給
されてきたとき、内部制御バスを介してバス制御回路２
２に制御信号を出力し、メインバスを確保させる。そし
て、ＤＭＡ制御回路１５は、上述した場合と同様に、チ
ャンネル１の各レジスタを初期設定する。周辺アドレス
レジスタ１９ａには、周辺デバイス４ａのアドレス２０
００００００Ｈがセットされる。スタートアドレスレジ
スタ１７ａには、メインメモリ３の転送先アドレス００
００１０００Ｈがセットされる。また、回数レジスタ１
３ａには、ブロック分割転送を行わないので１がセット
される。転送量レジスタ１４ａには、転送量として、１
０２４ワード（＝４０９６バイト）がセットされる。 The DMA control circuit 15 controls the peripheral device 4
When a DMA request 1 (DMA Req1) is supplied from a, the bus control circuit 2 is sent via the internal control bus.
The control signal is output to 2 to secure the main bus. Then, the DMA control circuit 15 initializes each register of the channel 1 as in the case described above. The peripheral address register 19a stores the address 20 of the peripheral device 4a.
000000H is set. The transfer destination address 00 of the main memory 3 is stored in the start address register 17a.
001000H is set. Also, the count register 1
1 is set to 3a because block division transfer is not performed.
To be done. The transfer amount register 14a stores 1 as the transfer amount.
024 words (= 4096 bytes) are set.
【手続補正６】[Procedure correction 6]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００８７[Correction target item name] 0087
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００８７】 このとき、スタートアドレスレジスタ１
７ａにセットされているアドレス００００１０００Ｈが
アドレスレジスタ１６ａにセットされる。また、現在回
数レジスタ２３ａは１にセットされる。アドレスレジス
タ１６ａにセットしたアドレスが、アドレスバッファ１
２、メインバスのアドレスバスを介してメインメモリ３
に供給されるため、周辺デバイス４ａより読み出された
データ列が、メインメモリ３のアドレス００００１００
０Ｈ以降に書き込まれる。そして、現在転送量レジスタ
２４ａの値が、データ転送量に対応してインクリメント
される（１ワード（＝４バイト）転送される毎に１ずつ
インクリメントされる）。 At this time, the start address register 1
The address 00001000H set in 7a is set in the address register 16a. Further, the current count register 23a is set to 1. The address set in the address register 16a is the address buffer 1
2, the main memory 3 via the address bus of the main bus
Is read from the peripheral device 4a because it is supplied to
The data string is the address 0000100 of the main memory 3.
It is written after 0H. And the current transfer amount register
The value of 24a is incremented according to the data transfer amount
1 for each 1 word (= 4 bytes) transferred
Incremented).
【手続補正７】[Procedure Amendment 7]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００８８[Correction target item name] 0088
【補正方法】削除[Correction method] Delete
【手続補正８】[Procedure Amendment 8]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００８９[Correction target item name] 0089
【補正方法】削除[Correction method] Delete
【手続補正９】[Procedure Amendment 9]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００９０[Correction target item name] 0090
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００９０】 いま、例えばアドレスレジスタ１６ａに
記憶されている現在アドレスが、００００１４００Ｈで
あり、現在転送量レジスタ２４ａの記憶値が２５６ワー
ド（１００Ｈワード）になっているとき、即ち、データ
をメインメモリ３のアドレス００００１４００Ｈに転送
している最中に、周辺デバイス４ｂからＤＭＡ制御回路
１５に対して、ＤＭＡリクエスト２（ＤＭＡ Ｒｅｑ
２）が供給されてきたとすると、ＤＭＡ制御回路１５
は、現在実行しているＤＭＡ転送と、今回リクエストが
あったＤＭＡ転送との優先順位を判定する。Now, for example, the current address stored in the address register 16a is 00001400H, and the stored value of the current transfer amount register 24a is 256 words.
When in de (100H word), i.e., in the middle of transfer the data to the address 00001400H main memory 3, the DMA control circuit 15 from the peripheral device 4b, DMA request 2 (DMA Req
2) is supplied, the DMA control circuit 15
Determines the priority order of the currently executed DMA transfer and the DMA transfer requested this time.
【手続補正１０】[Procedure Amendment 10]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００９２[Correction target item name] 0092
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００９２】 しかしながら、いまの場合、ＤＭＡリク
エスト２によるＤＭＡ転送の方が優先順位が高い。そこ
で、ＤＭＡ制御回路１５は、現ワードの転送が完了した
時点において、周辺デバイス４ａからメインメモリ３に
対する優先順位の低いデータ転送を一旦中断させる。そ
して、コントロールレジスタ１８のチャンネル１に対応
するＩＮＴレジスタに１がセットされ、チャンネル１の
ＤＭＡ転送が中断されたことが記憶される。さらに、Ｄ
ＭＡ制御回路１５は、許可１（Ａｃｋ１）を反転して、
周辺デバイス４ａに対してＤＭＡ転送を禁止させる。However, in this case, the DMA transfer by the DMA request 2 has a higher priority. Therefore, when the transfer of the current word is completed, the DMA control circuit 15 temporarily suspends the low-priority data transfer from the peripheral device 4a to the main memory 3. Then, 1 is set in the INT register corresponding to the channel 1 of the control register 18, and it is stored that the DMA transfer of the channel 1 is interrupted. Furthermore, D
The MA control circuit 15 inverts permission 1 (Ack1),
The peripheral device 4a is prohibited from DMA transfer.
【手続補正１１】[Procedure Amendment 11]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００９３[Correction target item name] 0093
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００９３】 一方、ＤＭＡ制御回路１５のチャンネル
２の各レジスタに対しては、次のような初期設定がおこ
なわれている。すなわち、周辺アドレスレジスタ１９ｂ
には、周辺デバイス４ｂのアドレス３０００００００Ｈ
がセットされており、スタートアドレスレジスタ１７ｂ
には、メインメモリ３の転送元のスタートアドレス００
０００５００Ｈがセットされている。また、転送量レジ
スタ１４ｂには、６４ワード（２５６バイト）がセット
され、回数レジスタ１３ｂには、１がセットされてい
る。 On the other hand, the channel of the DMA control circuit 15
The following initial settings are made for each register
It has been made. That is, the peripheral address register 19b
Address of peripheral device 4b is 30000000H
Is set , and the start address register 17b
Is the start address 00 of the transfer source of the main memory 3.
000500H is set . Also, transfer amount check
64 words (256 bytes) are set in the star 14b.
1 is set in the frequency register 13b.
It
【手続補正１２】[Procedure Amendment 12]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００９５[Correction target item name] 0095
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００９５】 このとき、スタートアドレスレジスタ１
７ｂにセットされているアドレス０００００５００Ｈ
が、アドレスレジスタ１６ｂにセットされ、現在回数レ
ジスタ２３ｂの値が１にセットされる。そして、アドレ
スバッファ１２を介してアドレスレジスタ１６ｂのアド
レスがメインメモリ３に供給される。これにより、アド
レス０００００５００Ｈ以降から読み出されたデータ列
が、周辺デバイス４ｂのアドレス３０００００００Ｈに
転送される。この転送に対応して、現在転送量レジスタ
２４ｂの値がインクリメントされる（１ワード転送され
る毎に１ずつインクリメントされる）。 At this time, the start address register 1
Address set to 7b 00000000H
Is set in the address register 16b, and the value of the current count register 23b is set to 1. Then, the address of the address register 16b is supplied to the main memory 3 via the address buffer 12. As a result, the data string read from the address 00000500H or later
Is transferred to the address 30000000H of the peripheral device 4b. Corresponding to this transfer, the current transfer amount register
The value of 24b is incremented (1 word is transferred
Incremented by 1 each time).
【手続補正１３】[Procedure Amendment 13]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００９６[Correction target item name] 0096
【補正方法】削除[Correction method] Delete
【手続補正１４】[Procedure Amendment 14]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００９７[Correction target item name] 0097
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００９７】 以上のようにして、メインメモリ３から
最後のワードデータが、周辺デバイス４ｂに転送された
とき、ＤＭＡ制御回路１５には周辺デバイス４ｂからＤ
ＭＡリクエスト２（ＤＭＡ Ｒｅｑ２）が供給されてこ
なくなる。このとき、ＤＭＡ制御回路１５は、コントロ
ールレジスタ１８の他のチャンネルのＩＮＴレジスタの
論理を読み取り、転送を中断したチャンネルがあるか否
かを判定する。いまの場合、チャンネル１のＩＮＴレジ
スタに１がセットされているため、ＤＭＡ制御回路１５
はチャンネル１がデータ転送を途中で中断したことを知
る。そこで、ＤＭＡ制御回路１５は、周辺デバイス４ａ
よりＤＭＡリクエスト１（ＤＭＡ Ｒｅｑ１）が入力さ
れてきたとき、中断したＤＭＡ転送を再開させる。As described above, when the last word data is transferred from the main memory 3 to the peripheral device 4b, the DMA control circuit 15 is provided with the peripheral devices 4b to D.
MA request 2 (DMA Req2) is not supplied. At this time, the DMA control circuit 15 reads the logic of the INT register of the other channel of the control register 18 and determines whether there is a channel for which the transfer is interrupted. In this case, since 1 is set in the INT register of channel 1, the DMA control circuit 15
Knows that channel 1 has interrupted the data transfer. Therefore, the DMA control circuit 15 uses the peripheral device 4a.
When more DMA request 1 (DMA Req1) is input, the interrupted DMA transfer is restarted.
【手続補正１５】[Procedure Amendment 15]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００９８[Correction target item name] 0098
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００９８】 上述したように、チャンネル１のアドレ
スレジスタ１６ａには、中断したときのアドレス０００
０１４００Ｈが記憶されており、また、現在転送量レジ
スタ２４ａには、それまで転送したワード数に対応する
値２５６（＝１００Ｈ）が記憶されている。そこで、こ
れらの値を００００１４０４Ｈまたは２５７ワード（１
０１Ｈワード）に更新させ、第２５７番目のワードデー
タを、メインメモリ３のアドレス００００１４０４Ｈに
転送させる。以後の動作は、上述した場合と同様であ
る。As described above, the address register 16a of channel 1 has the address 000 at the time of interruption.
01400H is stored, and the current transfer amount register
The star 24a corresponds to the number of words transferred so far.
The value 256 (= 100H) is stored. So this
Set these values to 00001404H or 257 words (1
01H word), the 257th word day
To the address 00001404H of the main memory 3.
Transfer. Subsequent operations are the same as those described above.
【手続補正１６】[Procedure Amendment 16]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００９９[Correction target item name] 0099
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００９９】 以上の実施例においては、チャンネルを
２チャンネルとしたが、それ以上のチャンネル数とする
ことも可能である。また、メインメモリの間でデータの
ＤＭＡ転送を行う場合においては、それらに対応して、
スタートアドレスレジスタ１７とアドレスレジスタ１６
を、その数に対応して設けるようにすればよい。In the above embodiments, the number of channels is two, but the number of channels may be more than that. Further, in the case of performing the DMA transfer of data between the main memory, in response thereto,
Start address register 17 and address register 16
May be provided corresponding to the number.
【手続補正１７】[Procedure Amendment 17]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０１０２[Correction target item name] 0102
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０１０２】 即ち、この実施例においては、ＤＭＡ転
送が終了したとき（あるいは、所定のタイミングで記憶
が指示されたとき）、他のレジスタのその時点における
値が転送後ステイタスレジスタに記憶される。例えば、
アドレスレジスタ１６に記憶されている現在アドレス
や、現在回数レジスタ２３や現在転送量レジスタ２４に
記憶されている転送済の回数（ブロック数）などが、Ｄ
ＭＡ転送が終了した時点、あるいは所定のタイミングに
おいて転送され、転送後ステイタスレジスタ４１に記憶
される。That is, in this embodiment, when the DMA transfer is completed (or when storage is instructed at a predetermined timing), the values of other registers at that time are stored in the post-transfer status register. For example,
The current address stored in the address register 16 and the number of transferred times (the number of blocks) stored in the current number register 23 and the current transfer amount register 24 are D
It is transferred at the time when the MA transfer is completed or at a predetermined timing, and is stored in the status register 41 after the transfer.
【手続補正１９】[Procedure Amendment 19]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図２[Name of item to be corrected] Figure 2
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図２】 [Fig. 2]
【手続補正２０】[Procedure amendment 20]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図５[Name of item to be corrected] Figure 5
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図５】 [Figure 5]
【手続補正２１】[Procedure correction 21]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図６[Name of item to be corrected] Figure 6
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図６】 [Figure 6]
Claims (5)
から他の装置へのデータの転送を制御するデータ転送装
置において、 データ転送中に、他のデータ転送のリクエストが発生し
たとき、データ転送の優先順位を判定し、優先順位の低
いデータ転送を中断し、優先順位の高いデータ転送を開
始させる制御手段と、 データ転送を途中で中断するとき、中断した時点におけ
るステイタスを記憶する記憶手段とを備え、 前記制御手段は、優先順位の高いデータ転送が終了した
とき、前記記憶手段に記憶されているステイタスに対応
して、優先順位の低いデータ転送を再開させることを特
徴とするデータ転送装置。1. A data transfer device for controlling transfer of data from an arbitrary device to another device without going through a central processing unit, and when a request for another data transfer occurs during data transfer, the data transfer device Control means for determining the priority of transfer, interrupting low-priority data transfer and starting high-priority data transfer, and storage means for storing the status at the time of interruption when interrupting data transfer And a control unit that resumes the low-priority data transfer in response to the status stored in the storage unit when the high-priority data transfer is completed. apparatus.
エストが発生したとき、データ転送の優先順位を判定
し、優先順位の低いデータ転送を中断し、優先順位の高
いデータ転送を開始させることを許容するか否かを指定
する指定手段をさらに備えることを特徴とする請求項１
に記載のデータ転送装置。2. When a request for another data transfer is issued during data transfer, the priority of the data transfer is determined, the data transfer of the low priority is interrupted, and the data transfer of the high priority is started. 2. The apparatus further comprises a specifying means for specifying whether or not to permit
The data transfer device described in 1.
から他の装置へのデータの転送を制御するデータ転送装
置において、 データ転送が終了したとき、終了時点におけるステイタ
スを記憶し、前記中央演算処理装置の演算が終了したと
き、記憶した前記ステイタスを前記中央演算処理装置に
提供する記憶手段を備えることを特徴とするデータ転送
装置。3. A data transfer device for controlling transfer of data from an arbitrary device to another device without going through a central processing unit, when the data transfer is completed, the status at the end time is stored, and the central processing unit stores the status. A data transfer device comprising: storage means for providing the stored status to the central processing unit when the processing of the processing unit is completed.
置とともにアクセスが可能なメインメモリの所定のアド
レスに書き込むことを特徴とする請求項３に記載のデー
タ転送装置。4. The data transfer device according to claim 3, wherein the status is written in a predetermined address of a main memory that can be accessed together with the central processing unit.
タスが所定の条件を満たすか否かを判定し、前記ステイ
タスが所定の条件を満たすとき、前記中央演算処理装置
に対して割込をかけることを特徴とする請求項３または
４に記載のデータ転送装置。5. When the data transfer is completed, it is determined whether or not the status satisfies a predetermined condition, and when the status satisfies the predetermined condition, the central processing unit is interrupted. The data transfer device according to claim 3, wherein
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30597892A JPH06131294A (en) | 1992-10-19 | 1992-10-19 | Data transfer device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30597892A JPH06131294A (en) | 1992-10-19 | 1992-10-19 | Data transfer device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06131294A true JPH06131294A (en) | 1994-05-13 |
Family
ID=17951595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30597892A Pending JPH06131294A (en) | 1992-10-19 | 1992-10-19 | Data transfer device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06131294A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009095969A1 (en) * | 2008-01-31 | 2009-08-06 | Panasonic Corporation | Data transfer device, data transfer system, and data transfer method |
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-
1992
- 1992-10-19 JP JP30597892A patent/JPH06131294A/en active Pending
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