JPH06124649A - Field emitting element and its manufacture - Google Patents
Field emitting element and its manufactureInfo
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- JPH06124649A JPH06124649A JP27058092A JP27058092A JPH06124649A JP H06124649 A JPH06124649 A JP H06124649A JP 27058092 A JP27058092 A JP 27058092A JP 27058092 A JP27058092 A JP 27058092A JP H06124649 A JPH06124649 A JP H06124649A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、電界放出素子（Field
Emission Cathodes,以下ＦＥＣと呼ぶ。）と、その製造
方法に関するものである。本発明のＦＥＣは、蛍光表示
装置、ＣＲＴ、電子顕微鏡、電子ビーム露光装置等の各
種電子ビーム応用装置の電子源として有用である。BACKGROUND OF THE INVENTION The present invention relates to a field emission device (Field
Emission Cathodes, hereinafter referred to as FEC. ) And its manufacturing method. The FEC of the present invention is useful as an electron source for various electron beam application devices such as fluorescent display devices, CRTs, electron microscopes, and electron beam exposure devices.
【０００２】[0002]
【従来の技術】図２は、特開平１−１５４４２６号で開
示されたＦＥＣである。基板１００の上にはカソード導
体１０１が形成され、その上には抵抗層１０２が形成さ
れている。抵抗層１０２の上には絶縁層１０３とゲート
１０４が順に積層されている。絶縁層１０３とゲート１
０４にはホールが形成され、ホール内の抵抗層１０２上
にはコーン形状のエミッタ１０５が形成されている。2. Description of the Related Art FIG. 2 shows an FEC disclosed in Japanese Patent Laid-Open No. 1-154426. A cathode conductor 101 is formed on the substrate 100, and a resistance layer 102 is formed thereon. An insulating layer 103 and a gate 104 are sequentially stacked on the resistance layer 102. Insulating layer 103 and gate 1
A hole is formed in 04, and a cone-shaped emitter 105 is formed on the resistance layer 102 in the hole.
【０００３】上記の構造において、前記抵抗層１０２は
多数形成されたエミッタ１０５について共通に設けられ
るものであり、カソード導体１０１上に連続して形成さ
れている。In the above structure, the resistance layer 102 is commonly provided for the many emitters 105 formed and is continuously formed on the cathode conductor 101.
【０００４】図３は、前記ＦＥＣの製造工程を示してい
る。まず、基板１００上に、カソード導体１０１と抵抗
層１０２と絶縁層１０３とゲート１０４を、順次積層さ
せる。次に、同図（ａ）に示すように、エッチングによ
ってゲート１０４と絶縁層１０３にホール１０６を形成
する。FIG. 3 shows a manufacturing process of the FEC. First, the cathode conductor 101, the resistance layer 102, the insulating layer 103, and the gate 104 are sequentially stacked on the substrate 100. Next, holes 106 are formed in the gate 104 and the insulating layer 103 by etching, as shown in FIG.
【０００５】図３（ｂ）に示すように、基板１００に対
して所定角度θをなす斜め上方の位置から、ゲート１０
４の表面にＮｉ又はＡｌを斜め蒸着させ、剥離層１０７
を形成する。Ｎｉ又はＡｌはゲート１０４の表面のみに
蒸着し、絶縁層１０３のホール１０６内には入らない。As shown in FIG. 3B, the gate 10 is moved from a position diagonally above the substrate 100 at a predetermined angle θ.
Ni or Al is obliquely vapor-deposited on the surface of No. 4, and the peeling layer 107
To form. Ni or Al is vapor-deposited only on the surface of the gate 104 and does not enter the hole 106 of the insulating layer 103.
【０００６】そして、図３（ｃ）に示すように、上方か
らエミッタ材料を蒸着してホール１０６内にコーン形状
のエミッタ１０５を形成し、その後、図３（ｄ）に示す
ように剥離層１０７とともに剥離層１０７上のエミッタ
材料を除去する。Then, as shown in FIG. 3C, an emitter material is vapor-deposited from above to form a cone-shaped emitter 105 in the hole 106, and thereafter, a peeling layer 107 is formed as shown in FIG. 3D. At the same time, the emitter material on the peeling layer 107 is removed.
【０００７】[0007]
【発明が解決しようとする課題】図４に示す従来の電界
放出素子においては、抵抗層として１０5 Ω・cm、２μ
m 厚のａ−Ｓｉ（アモルファスシリコン）層が用いられ
ていた。これにより駆動電圧は少し増加し、各エミッタ
の電子放出特性は抵抗層の付加によって決定される。こ
れを用いれば、８０Ｖで１０μＡを放出するエミッタ
が、抵抗層による電圧降下のため、０．２〜０．３μＡ
／Ｔｉｐのレベルにまで低下する。しかし、画素表示を
行った場合の点発光ではない安定した発光を呈する。そ
の１画素内の輝度分布は各２０μｍ内で１０％以下であ
る。しかし、技術的な困難さや、駆動中のエミッタの爆
発により、エミッタとゲートがショートした場合、全て
のゲート電圧が抵抗層に印加される。その結果生じる電
界が抵抗層を破壊し、カソードラインとゲートとのショ
ートを発生させた場合には、他のエミッタには電流が流
れなくなり、マトリックス駆動ができなくなるという問
題があった。In the conventional field emission device shown in FIG. 4, the resistance layer has a resistance of 10 5 Ω · cm and 2 μm.
A m-thick a-Si (amorphous silicon) layer was used. As a result, the driving voltage is slightly increased, and the electron emission characteristic of each emitter is determined by the addition of the resistance layer. If this is used, the emitter that emits 10 μA at 80 V is 0.2 to 0.3 μA because of the voltage drop due to the resistance layer.
/ Tip down to the level. However, it emits stable light emission that is not point emission when performing pixel display. The luminance distribution within one pixel is 10% or less within each 20 μm. However, when the emitter and the gate are short-circuited due to technical difficulty or explosion of the emitter during driving, all the gate voltages are applied to the resistance layer. When the resulting electric field destroys the resistance layer and causes a short circuit between the cathode line and the gate, there is a problem that the current cannot flow to the other emitters and the matrix drive cannot be performed.
【０００８】そこで図５及び図６に示すように、カソー
ドラインを格子状に形成し、その上にａ−Ｓｉ抵抗層を
形成する構造が考案された。各エミッタは格子枠内に形
成される。放出電子は、カソードラインからガラス基板
に平行に抵抗層の中を流れ、エミッタに入る。従って、
一つのエミッタとゲートがショートした場合、一つの格
子枠内のエミッタが影響を受けるだけで、一画素はおろ
か、一行や一列への影響も受けない。しかし、この構造
にも以下のような問題点がある。Therefore, as shown in FIGS. 5 and 6, a structure has been devised in which cathode lines are formed in a grid pattern and an a-Si resistance layer is formed thereon. Each emitter is formed within a grid frame. Emitted electrons flow from the cathode line parallel to the glass substrate in the resistive layer and into the emitter. Therefore,
When one emitter and gate are short-circuited, only the emitter in one lattice frame is affected, not one pixel, not one row or one column. However, this structure also has the following problems.
【０００９】即ち、格子内の各エミッタの２次元的配置
から、格子枠の中央部及び周辺部では抵抗層の抵抗値が
必然的に異なり、エミッタの均一性が上がる程、中央部
より周辺部のエミッション放出が多くなり、逆に抵抗層
がグループ内のエミッタのエミッション特性に分布をも
たせる結果となる。That is, from the two-dimensional arrangement of the emitters in the lattice, the resistance value of the resistive layer inevitably differs between the central portion and the peripheral portion of the lattice frame, and as the uniformity of the emitter increases, the peripheral portion rather than the central portion increases. Emissions are increased, and conversely, the resistance layer has a distribution in the emission characteristics of the emitters in the group.
【００１０】この問題を解決するためには、図７に示す
ように、１格子枠内のエミッタ数を４個又は１個とする
ことが理想的であるが、その場合には格子状のカソード
ラインの電極幅がカソード面に占める専有面積が増える
ため、エミッタの高集積化が困難になり、結果として最
大エミッタ電流値の低下となる。例えば、１格子内６×
６個のエミッタと図７に示す４×４個の場合では、０．
０１７個／μｍ2 が、０．０１個／μｍ2 に減少する。In order to solve this problem, it is ideal that the number of emitters in one grid frame is 4 or 1, as shown in FIG. Since the area occupied by the electrode width of the line on the cathode surface increases, it becomes difficult to achieve high integration of the emitter, and as a result, the maximum emitter current value decreases. For example, 6 × within one grid
In the case of 6 emitters and 4 × 4 shown in FIG.
017 / μm 2 is reduced to 0.01 / μm 2 .
【００１１】本発明は、均一な所定の抵抗値を有する抵
抗層を各エミッタごとに独立して備えており、しかもそ
の製造工程が簡単な電界放出素子を提供することを目的
としている。It is an object of the present invention to provide a field emission device having a resistance layer having a uniform predetermined resistance value independently for each emitter and having a simple manufacturing process.
【００１２】[0012]
【課題を解決するための手段】本発明の電界放出素子に
よれば、絶縁基板上に形成されたカソード導体と、前記
カソード導体上に形成されて多数の開口部を有する絶縁
層と、前記各開口部内の前記カソード導体の表面を酸化
してなる独立した抵抗層と、前記各抵抗層上に形成され
たコーン形状のエミッタと、前記絶縁層上に形成された
ゲートを有している。また前記発明において、前記カソ
ード導体が、陽極酸化法によって１×１０1〜１×１０
6 Ω・ｃｍの抵抗率を有する酸化膜を作る金属であって
もよい。According to the field emission device of the present invention, a cathode conductor formed on an insulating substrate, an insulating layer formed on the cathode conductor and having a large number of openings, It has an independent resistance layer formed by oxidizing the surface of the cathode conductor in the opening, a cone-shaped emitter formed on each resistance layer, and a gate formed on the insulating layer. Further, in the above invention, the cathode conductor is 1 × 10 1 to 1 × 10 by an anodic oxidation method.
It may be a metal that forms an oxide film having a resistivity of 6 Ω · cm.
【００１３】また本発明に係る電界放出素子の製造方法
は、陽極酸化法によって酸化膜を作る金属で所定のカソ
ード導体パターンを絶縁基板上に形成する工程と、前記
カソード導体上に絶縁層と金属薄膜を積層させる工程
と、前記金属薄膜及び絶縁層をエッチングしてゲート及
び多数の開口部を形成する工程と、前記基板の陽極酸化
を電解液中で行い、前記開口部内のカソード導体表面を
酸化させて抵抗層を形成する工程と、前記ゲート上に斜
め回転蒸着法で剥離層を形成する工程と、前記絶縁基板
に真上からエミッタ材料を正蒸着させて各開口部内の抵
抗層上にコーン形状のエミッタを形成する工程と、前記
剥離層上のエミッタ材料を剥離層と共に除去する工程か
らなる。絶縁基板上に形成されたカソード導体と、前記
カソード導体上に形成されて多数の空孔を有する絶縁層
と、前記各空孔内の前記カソード導体の表面を酸化して
なる独立した抵抗層と、前記各抵抗層上に形成されたコ
ーン形状のエミッタと、前記絶縁層上に形成されたゲー
トを有している。Further, the method for manufacturing a field emission device according to the present invention comprises a step of forming a predetermined cathode conductor pattern on an insulating substrate with a metal forming an oxide film by an anodic oxidation method, and an insulating layer and a metal on the cathode conductor. A step of stacking thin films, a step of etching the metal thin film and the insulating layer to form gates and a large number of openings, and anodization of the substrate in an electrolytic solution to oxidize the cathode conductor surface in the openings. To form a resistance layer, a step of forming a peeling layer on the gate by an oblique rotation vapor deposition method, and a positive vapor deposition of the emitter material from directly above the insulating substrate to form a cone on the resistance layer in each opening. The step of forming a shaped emitter and the step of removing the emitter material on the release layer together with the release layer. A cathode conductor formed on an insulating substrate, an insulating layer formed on the cathode conductor and having a large number of holes, and an independent resistance layer formed by oxidizing the surface of the cathode conductor in each hole. , A cone-shaped emitter formed on each of the resistance layers, and a gate formed on the insulating layer.
【００１４】[0014]
【作用】絶縁基板上に形成されたカソード導体の上に、
絶縁層とゲートを積層して形成する。この絶縁層とゲー
トに多数の開孔部を形成し、前記絶縁基板を電解液中に
浸し、前記カソード導体を陽極として陽極酸化を行な
う。酸化膜の膜厚を制御することにより、均一な所定の
抵抗値を有する抵抗層を各エミッタごとに独立して形成
できる。[Function] On the cathode conductor formed on the insulating substrate,
The insulating layer and the gate are stacked to be formed. A large number of openings are formed in the insulating layer and the gate, the insulating substrate is immersed in an electrolytic solution, and anodization is performed using the cathode conductor as an anode. By controlling the film thickness of the oxide film, a resistance layer having a uniform predetermined resistance value can be independently formed for each emitter.
【００１５】[0015]
【実施例】一実施例の電界放出素子１の構造を、図１に
示す製造工程に従って説明する。図１（ａ）に示すよう
に、絶縁基板２上に金属薄膜をスパッタ法によって成膜
し、カソード導体３とする。ここで、前記カソード導体
３となる金属薄膜は、電解液中で陽極酸化することによ
り、抵抗率が１×１０1 〜１×１０6 Ω・ｃｍの酸化膜
を作る金属を材料としている。例えば、Ｔａ，Ｔｉ，Ｓ
ｉ，Ｃｒ，Ｚｒ，Ｍｏ，Ｂｅ，Ａｌ，Ｆｅ，Ｉｎ等を用
いることができるが、本実施例ではＴａを利用してい
る。EXAMPLES The structure of the field emission device 1 of one example will be described according to the manufacturing process shown in FIG. As shown in FIG. 1A, a metal thin film is formed on the insulating substrate 2 by a sputtering method to form the cathode conductor 3. Here, the metal thin film that becomes the cathode conductor 3 is made of a metal that forms an oxide film having a resistivity of 1 × 10 1 to 1 × 10 6 Ω · cm by anodizing in an electrolytic solution. For example, Ta, Ti, S
Although i, Cr, Zr, Mo, Be, Al, Fe, In, etc. can be used, Ta is used in this embodiment.
【００１６】前記カソード導体３の上に、ＳｉＯ2 から
なる絶縁層４をスパッタ法又はＣＶＤ法等によって約
１．０μｍの厚さに成膜する。この絶縁層４の上に、ゲ
ート材料であるＴｉ，Ｃｒ，Ｎｂ，Ｍｏ層等からえらば
れた材料の金属薄膜をスパッタ法により約０．４μｍの
厚さで成膜し、ゲート５を形成する。An insulating layer 4 made of SiO 2 is formed on the cathode conductor 3 by sputtering or CVD to a thickness of about 1.0 μm. On this insulating layer 4, a metal thin film made of a material selected from Ti, Cr, Nb, Mo layers, etc., which are gate materials, is formed to a thickness of about 0.4 μm by a sputtering method to form a gate 5. .
【００１７】フォトリソグラフィ法及びエッチングによ
り、前記ゲート層及び絶縁層４に開孔部６を多数形成す
る。開孔部６の径は１．０μｍ程度とする。本工程にお
いて、ゲート５はリアクティブイオンエッチング（ＲＩ
Ｅ）でドライエッチングし、絶縁層４はその後にバッフ
ァード沸酸（ＢＨＦ）でウェットエッチングするか、又
はＣＨＦ3 等のガスを用いたＲＩＥでドライエッチング
する。これにより開孔部６を形成する。A large number of openings 6 are formed in the gate layer and the insulating layer 4 by photolithography and etching. The diameter of the opening 6 is about 1.0 μm. In this process, the gate 5 is formed by reactive ion etching (RI
Dry etching is performed in E), and then the insulating layer 4 is wet-etched with buffered hydrofluoric acid (BHF) or dry-etched by RIE using a gas such as CHF 3 . Thereby, the opening portion 6 is formed.
【００１８】図１（ａ）に示した前記絶縁基板２を中性
〜塩基性の電解液中に入れる。前記カソード導体３を陽
極とし、Ｐｔ又はＳＵＳ等からなる不動態電極を陰極と
して、１〜２５ｍＡ／ｃｍ2 の電流密度で陽極酸化を行
なう。これによって、図１（ｂ）に示すように、絶縁層
４の各開孔部６内に露出しているカソード導体３の表面
が約０．２μｍの厚さで酸化される。Ｔａからなるカソ
ード導体３のうち、酸化物Ｔａ2 Ｏ5 に変質した各部分
が抵抗層７となる。なお、酸化すべきカソード導体が前
述したようなＴａ以外の金属である場合には、当該金属
の性質に応じて電解液を適宜選択すればよい。The insulating substrate 2 shown in FIG. 1 (a) is placed in a neutral to basic electrolytic solution. Anodization is performed at a current density of 1 to 25 mA / cm 2 using the cathode conductor 3 as an anode and a passive electrode made of Pt or SUS as a cathode. As a result, as shown in FIG. 1B, the surface of the cathode conductor 3 exposed in each opening 6 of the insulating layer 4 is oxidized to a thickness of about 0.2 μm. In the cathode conductor 3 made of Ta, each part transformed into the oxide Ta 2 O 5 becomes the resistance layer 7. When the cathode conductor to be oxidized is a metal other than Ta as described above, the electrolytic solution may be appropriately selected according to the property of the metal.
【００１９】図１（ｃ）に示すように、前記ゲート５の
上面にＡｌからなる剥離層８を形成する。本工程はＥＢ
装置を用いた斜め回転蒸着法によって行ない、その際開
孔部６内にＡｌが入らないように注意する。As shown in FIG. 1C, a separation layer 8 made of Al is formed on the upper surface of the gate 5. This process is EB
It is carried out by the oblique rotation vapor deposition method using an apparatus, and at this time, be careful so that Al does not enter the opening portion 6.
【００２０】図１（ｄ）に示すように、剥離層８が形成
された前記絶縁基板２にＭｏ９をＥＢ装置によって正蒸
着させる。これによって開孔部６内の各抵抗層７上にコ
ーン形状のエミッタ１０が形成される。As shown in FIG. 1D, Mo9 is positively vapor-deposited on the insulating substrate 2 having the peeling layer 8 formed thereon by an EB apparatus. As a result, the cone-shaped emitter 10 is formed on each resistance layer 7 in the opening 6.
【００２１】前記絶縁基板２をリン酸中に入れ、前記剥
離層８から上のＭｏ９を除去する。これによって、図１
（ｅ）に示すような電界放出素子１が得られる。The insulating substrate 2 is put in phosphoric acid to remove the Mo 9 from the peeling layer 8. As a result, FIG.
The field emission device 1 as shown in (e) is obtained.
【００２２】[0022]
【発明の効果】本発明のＦＥＣによれば、カソード導体
のうち絶縁層の開孔部にあたる部分のみを酸化させて抵
抗層を形成しているので、次のような効果が得られる。 （１）陽極酸化法によって抵抗層を作製するので、緻密
で同一の膜厚、均一な所定の抵抗値を有する抵抗層を各
エミッタごとに独立して形成できる。According to the FEC of the present invention, since the resistance layer is formed by oxidizing only the portion of the cathode conductor corresponding to the opening portion of the insulating layer, the following effects can be obtained. (1) Since the resistance layer is formed by the anodic oxidation method, it is possible to independently form a resistance layer that is dense and has the same film thickness and a uniform predetermined resistance value for each emitter.
【００２３】（２）カソード導体の一部を酸化させて互
いに独立した複数の抵抗層を形成するため、抵抗層をカ
ソード導体とは別に設ける場合に比べ、製造工程が簡略
化される。(2) Since a part of the cathode conductor is oxidized to form a plurality of resistance layers independent of each other, the manufacturing process is simplified as compared with the case where the resistance layer is provided separately from the cathode conductor.
【００２４】（３）各エミッタごとに抵抗層が独立して
いるので、あるエミッタがショートしても他のエミッタ
に影響することはない。(3) Since the resistance layer is independent for each emitter, even if one emitter is short-circuited, it does not affect other emitters.
【図１】本発明の一実施例を示す製造工程図である。FIG. 1 is a manufacturing process diagram showing an embodiment of the present invention.
【図２】従来のＦＥＣの一例を示す断面図である。FIG. 2 is a sectional view showing an example of a conventional FEC.
【図３】従来のＦＥＣの製造工程の一例を示す図であ
る。FIG. 3 is a diagram showing an example of a conventional FEC manufacturing process.
【図４】従来のＦＥＣの断面図である。FIG. 4 is a sectional view of a conventional FEC.
【図５】カソードラインを格子状にした従来のＦＥＣの
平面図である。FIG. 5 is a plan view of a conventional FEC in which cathode lines are arranged in a grid pattern.
【図６】図５に示すＦＥＣの断面図である。6 is a cross-sectional view of the FEC shown in FIG.
【図７】カソードラインを格子状にした従来のＦＥＣの
平面図である。FIG. 7 is a plan view of a conventional FEC in which cathode lines are arranged in a grid pattern.
１ 電界放出素子（ＦＥＣ） ２ 絶縁基板 ３ カソード導体 ４ 絶縁層 ５ ゲート ６ 開孔部 ７ 抵抗層 １０ エミッタ 1 Field Emission Element (FEC) 2 Insulating Substrate 3 Cathode Conductor 4 Insulating Layer 5 Gate 6 Opening 7 Resistor Layer 10 Emitter
フロントページの続き (72)発明者 大津 和佳 千葉県茂原市大芝629 双葉電子工業株式 会社内 (72)発明者 谷口 昌照 千葉県茂原市大芝629 双葉電子工業株式 会社内Front page continuation (72) Inventor Kazuka Otsu 629 Oshiba, Mobara-shi, Chiba Futaba Electronics Co., Ltd.
Claims (3)
と、前記カソード導体上に形成されて多数の開孔部を有
する絶縁層と、前記各開孔部内の前記カソード導体の表
面を酸化してなる独立した抵抗層と、前記各抵抗層上に
形成されたコーン形状のエミッタと、前記絶縁層上に形
成されたゲートを有する電界放出素子。1. A cathode conductor formed on an insulating substrate, an insulating layer formed on the cathode conductor and having a large number of openings, and a surface of the cathode conductor in each opening is oxidized. A field emission device having independent resistance layers, a cone-shaped emitter formed on each resistance layer, and a gate formed on the insulating layer.
て１×１０1 〜１×１０6 Ω・ｃｍの抵抗率を有する酸
化膜を作る金属である請求項１記載の電界放出素子。2. The field emission device according to claim 1, wherein the cathode conductor is a metal that forms an oxide film having a resistivity of 1 × 10 1 to 1 × 10 6 Ω · cm by an anodic oxidation method.
所定のカソード導体パターンを絶縁基板上に形成する工
程と、前記カソード導体上に絶縁層と金属薄膜を積層さ
せる工程と、前記金属薄膜及び絶縁層をエッチングして
ゲート及び多数の開孔部を形成する工程と、前記基板の
陽極酸化を電解液中で行い、前記開孔部内のカソード導
体表面を酸化させて抵抗層を形成する工程と、前記ゲー
ト上に斜め回転蒸着法で剥離層を形成する工程と、前記
絶縁基板に真上からエミッタ材料を正蒸着させて各開孔
部内の抵抗層上にコーン形状のエミッタを形成する工程
と、前記剥離層上のエミッタ材料を剥離層と共に除去す
る工程からなる電界放出素子の製造方法。3. A step of forming a predetermined cathode conductor pattern on an insulating substrate with a metal forming an oxide film by an anodic oxidation method, a step of laminating an insulating layer and a metal thin film on the cathode conductor, the metal thin film, and A step of etching the insulating layer to form a gate and a large number of openings, and a step of performing anodic oxidation of the substrate in an electrolytic solution to oxidize a cathode conductor surface in the openings to form a resistance layer. A step of forming a release layer on the gate by an oblique rotation vapor deposition method, and a step of positively vapor-depositing the emitter material from directly above the insulating substrate to form a cone-shaped emitter on the resistance layer in each opening. A method for manufacturing a field emission device, comprising: removing the emitter material on the release layer together with the release layer.
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|---|---|---|---|
| JP27058092A JP3180466B2 (en) | 1992-10-08 | 1992-10-08 | Field emission device and method of manufacturing the same |
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| JP27058092A JP3180466B2 (en) | 1992-10-08 | 1992-10-08 | Field emission device and method of manufacturing the same |
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| JPH06124649A true JPH06124649A (en) | 1994-05-06 |
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| JP (1) | JP3180466B2 (en) |
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