JPH08148083A - Surface reforming method for field emitter - Google Patents

Surface reforming method for field emitter

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JPH08148083A
JPH08148083A JP31134394A JP31134394A JPH08148083A JP H08148083 A JPH08148083 A JP H08148083A JP 31134394 A JP31134394 A JP 31134394A JP 31134394 A JP31134394 A JP 31134394A JP H08148083 A JPH08148083 A JP H08148083A
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Abstract

PURPOSE: To prevent short-circuiting between a cathode electrode layer and a gate electrode layer by coating a wall surface in a hole provided in a field emission cathode with a resist, thereafter coating an emitter with a low work function material, and removing the resist. CONSTITUTION: A cathode electrode layer 101, resistance layer 102, insulating layer 103 and a gate electrode layer 104 are molded on a glass substrate 100, to from in the insulating layer 103 a hole formed with an emitter cone 115 in the inside. Next on the electrode layer 104, a photoresist 1 is applied, and after the hole is buried with the photoresist 1, the emitter cone 115 is exposed to form a film of a photoresist 2 in a wall surface of the insulating layer 103 in the hole. Then by spattering a low work function material, after its films 3, 4 are formed in surface of the emitter cone 115 and the electrode layer 104, the photoresist 2 in the hole is removed.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明はコールドカソードとして
知られている電界放出カソードに関わり、エミッタの表
面改質方法に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a field emission cathode known as a cold cathode and relates to a method for modifying the surface of an emitter.

【0002】[0002]

【従来の技術】金属または半導体表面の印加電圧を10
9 [V/m]程度にすると、トンネル効果により電子が
障壁を通過して、常温でも真空中に電子放出が行われる
ようになる。これを電界放出(Field Emission)と呼
び、このような原理で電子を放出するカソードを電界放
出カソード(Field Emission Cathode)、あるいは電界
放出素子と呼んでいる。
2. Description of the Related Art The voltage applied to the surface of a metal or semiconductor is 10
At about 9 [V / m], electrons pass through the barrier due to the tunnel effect, and the electrons are emitted in vacuum even at room temperature. This is called field emission, and the cathode that emits electrons based on this principle is called a field emission cathode or field emission element.

【0003】近年、半導体微細加工技術を駆使して、ミ
クロンサイズの電界放出カソードからなる面放出型の電
界放出カソードを作製することが可能となっており、電
界放出カソードを基板上に多数個形成したものは、その
各エミッタから放出された電子を蛍光面に照射すること
によって平面型の表示装置や各種の電子装置を構成する
電子供給手段として期待されている。
In recent years, it has become possible to fabricate a surface-emission type field emission cathode consisting of micron-sized field emission cathodes by making full use of semiconductor fine processing technology, and forming a large number of field emission cathodes on a substrate. These devices are expected to serve as an electron supply unit that constitutes a flat display device and various electronic devices by irradiating the phosphor screen with electrons emitted from the respective emitters.

【0004】このような電界放出カソードの一例とし
て、スピント(Spindt)型と呼ばれる電界放出カソード
(以下、FECと記す)の斜視図を図2に示す。この図
において、基板100上にカソード電極層101が形成
されており、このカソード電極層101の上に抵抗層1
02、絶縁層103及びゲート電極層104が順次形成
されている。そして絶縁層103に形成されたホール内
にエミッタコーン115が形成され、このエミッタコー
ン115の先端部分がゲート電極層104の開口部から
臨んでいる。
As an example of such a field emission cathode, a perspective view of a field emission cathode called a Spindt type (hereinafter referred to as FEC) is shown in FIG. In this figure, a cathode electrode layer 101 is formed on a substrate 100, and the resistance layer 1 is formed on the cathode electrode layer 101.
02, the insulating layer 103, and the gate electrode layer 104 are sequentially formed. Then, an emitter cone 115 is formed in the hole formed in the insulating layer 103, and a tip end portion of the emitter cone 115 faces the opening of the gate electrode layer 104.

【0005】このFECにおいては、微細加工技術を用
いることによりエミッタコーン115とゲート電極層1
04との距離をサブミクロンとすることができるため、
エミッタコーン115とゲート電極層104間に僅か数
十ボルトの電圧を印加することにより、エミッタコーン
115から電子を放出させることができるようになる。
In this FEC, the emitter cone 115 and the gate electrode layer 1 are formed by using a fine processing technique.
Since the distance from 04 can be submicron,
By applying a voltage of only a few tens of volts between the emitter cone 115 and the gate electrode layer 104, electrons can be emitted from the emitter cone 115.

【0006】したがって、図2に示すように、上記のF
ECがアレイ状に多数個形成されている基板100の上
方に蛍光材料が塗布されているアノード基板116を配
置し、電圧VGE、VA を印加すると放出された電子によ
って蛍光材を発光させることができ表示装置とすること
ができる。
Therefore, as shown in FIG.
An anode substrate 116 coated with a fluorescent material is arranged above a substrate 100 on which a large number of ECs are formed in an array, and when the voltages V GE and V A are applied, the fluorescent material is caused to emit light by the emitted electrons. It can be used as a display device.

【0007】このようなスピント型のFECの製造過程
の一例を図3を参照して説明する。まず、図3の(a)
に示すように、ガラス等の基板100の上にスパッタリ
ングにてカソード材料であるNb(ニオブ)を0.2μ
m成膜して薄膜導体層101が形成されており、さらに
その上に不純物をドープしたSi(アモルファス)をC
VD(Chemical Vapor Deposition) で成膜して抵抗層1
02を形成し、さらにSiO2 (酸化シリコン)をCV
Dによって成膜して絶縁層103が形成されている。そ
して、その上にゲート電極層104となるNbがスパッ
タリングにて0.4μm成膜される。
An example of the manufacturing process of the Spindt-type FEC will be described with reference to FIG. First, (a) of FIG.
As shown in FIG. 2, Nb (niobium), which is a cathode material, is sputtered onto a substrate 100 such as glass by sputtering to a thickness of 0.2 μm.
A thin film conductor layer 101 is formed by m film formation, and Si (amorphous) doped with impurities is further formed on the thin film conductor layer 101 by C.
Resistive layer 1 formed by VD (Chemical Vapor Deposition)
02 is formed, and SiO 2 (silicon oxide) is further added to the CV.
The insulating layer 103 is formed by forming a film by D. Then, Nb to be the gate electrode layer 104 is formed thereon by sputtering to a thickness of 0.4 μm.

【0008】さらに、最表面であるゲート電極層104
上にフォトレジスト層111を塗布した後、マスク11
2をかけてフォトリソグラフィー法にてレジスト層11
1のパターニングを行う。その結果、フォトレジスト層
111に開口パターンが形成される。
Furthermore, the gate electrode layer 104 which is the outermost surface
After applying the photoresist layer 111 on top, the mask 11
The resist layer 11 is formed by photolithography by applying 2
Patterning 1 is performed. As a result, an opening pattern is formed in the photoresist layer 111.

【0009】次に、SF6 等のガスを用いて、レジスト
111が塗布されている方向から反応性イオンエッチン
グ(RIE)にて異方性エッチングすることにより、同
図(b)に示すようなゲート電極層104にレジストパ
ターンと同様な開口部113を作製する。
Next, anisotropic etching is performed by reactive ion etching (RIE) from the direction in which the resist 111 is applied using a gas such as SF 6 to obtain a gas as shown in FIG. An opening 113 similar to the resist pattern is formed in the gate electrode layer 104.

【0010】次に、この積層基板をバッファード弗酸
(BHF)等のエッチング液に浸し、絶縁層103の部
分を等方性エッチングすることにより、同図(c)に示
すように絶縁層103にホール114を形成する。
Next, the laminated substrate is dipped in an etching solution such as buffered hydrofluoric acid (BHF) and the insulating layer 103 is isotropically etched, as shown in FIG. A hole 114 is formed in

【0011】そして、この基板を同一平面内で回転しな
がら剥離層105となるAl(アルミニューム)を斜め
蒸着をすることにより、Alはホール114の中に蒸着
されずに、同図(c)に示すようなゲート電極層104
の表面のみに選択的に付着し、剥離層105が形成され
る。
Then, while the substrate is rotated in the same plane and Al (aluminum) to be the peeling layer 105 is obliquely vapor-deposited, Al is not vapor-deposited in the holes 114, and FIG. As shown in FIG.
The peeling layer 105 is formed by selectively adhering only to the surface of the.

【0012】次に、このような基板のホール114側に
エミッタ材料であるMo(モリブデン)を蒸着によって
堆積させると、同図(d)に示すように蒸着したエミッ
タ材料がホール114の底辺、つまり抵抗層102上に
も蒸着・堆積すると同時に、剥離層105の上にもエミ
ッタ材料106が堆積する。そして、この剥離層105
の上に堆積するエミッタ材料106によって開口部が閉
鎖されると同時に、抵抗層102の上にコーン状のエミ
ッタ115が形成される。
Next, when Mo (molybdenum), which is an emitter material, is deposited on the hole 114 side of such a substrate by vapor deposition, the vaporized emitter material is deposited on the bottom side of the hole 114, that is, as shown in FIG. At the same time as vapor deposition / deposition on the resistance layer 102, the emitter material 106 is also deposited on the peeling layer 105. Then, the peeling layer 105
The opening is closed by the emitter material 106 deposited thereon, and at the same time, a cone-shaped emitter 115 is formed on the resistance layer 102.

【0013】この後、剥離層105の溶解液であるリン
酸中に基板を浸すことにより、ゲート電極層104上の
剥離層105、及びエミッタ材料層106を除去する。
その結果、同図(e)に示すような形状のFECを得る
ことができる。
After that, the substrate is immersed in phosphoric acid which is a solution of the peeling layer 105 to remove the peeling layer 105 on the gate electrode layer 104 and the emitter material layer 106.
As a result, it is possible to obtain an FEC having a shape as shown in FIG.

【0014】[0014]

【発明が解決しようとする課題】ところで、上記したよ
うなFECは低印加電圧でエミッタからエミッションを
出すために低仕事関数(また表面不活性)の物質をエミ
ッタ材料として用いる必要がある。すでに報告されてい
るように低仕事関数の物質としてはTiNやLaB6
どがあるが、これらを蒸着で成膜しようとするとTiN
であればNが、LaB6 であればBなどのような軽元素
が蒸着中に欠落し、良質のTiNやLaB6 などのよう
な化合物を作製することが困難であった。
By the way, in the above-mentioned FEC, it is necessary to use a substance having a low work function (and surface inactivity) as an emitter material in order to emit an emission from the emitter at a low applied voltage. As already reported, low work function materials include TiN and LaB 6 , but when these are tried to be deposited by vapor deposition, TiN
In that case, N is La, and in the case of LaB 6 , light elements such as B are missing during the vapor deposition, and it has been difficult to produce a good compound such as TiN or LaB 6 .

【0015】上記の問題を解決するために反応性蒸着と
いう方法がある。これは、例えばTiNを蒸着する時、
Nが欠落しやすいので、それを補償するためにN2 ガス
などを蒸着チャンバー内に導入しながら蒸着する方法で
ある。これによりNの欠落は防止でき、比較的良質のT
iNが得られる。しかし、反応性ガスを蒸着チャンバー
内に導入することが必要不可欠であり、これによりチャ
ンバー内の分子の平均自由工程が短くなる。そして、図
4に示すように絶縁層103の壁面にも僅かに低仕事関
数の物質118が成膜されることになる。このためカソ
ード電極層102とゲート電極層104が短絡するとい
う問題が発生する恐れがあった。
To solve the above problems, there is a method called reactive vapor deposition. For example, when depositing TiN,
Since N is likely to be lost, it is a method of performing vapor deposition while introducing N 2 gas or the like into the vapor deposition chamber in order to compensate for it. As a result, it is possible to prevent the loss of N, and to obtain a relatively high quality T
iN is obtained. However, it is essential to introduce a reactive gas into the deposition chamber, which shortens the mean free path of molecules in the chamber. Then, as shown in FIG. 4, the substance 118 having a slightly low work function is also formed on the wall surface of the insulating layer 103. Therefore, there is a possibility that the cathode electrode layer 102 and the gate electrode layer 104 may be short-circuited.

【0016】また、特公昭54−36828号公報で開
示されているように、エミッタコーンに高融点材料をコ
ーティングする際、図5に示すように絶縁層121を1
μm以上突出(オーバーハング)させて蒸着することに
より、引き出し電極層(ゲート電極層)122の表面、
及びエミッタコーン123の表面のみコーティングさ
れ、基板120と引き出し電極122間の絶縁性を保つ
ような構成とすることができエッチング法で作製した電
界放出カソードにおいては有用である。しかし、スピン
ト法で作製したFECにおいては、図3の(e)に示す
ようにFECの絶縁層103の上方にゲート電極層10
4が形成されているので、このゲート電極層104のオ
ーバーハング量が増加するとゲート電極層104に垂れ
が発生し、エミッタコーン115とゲート電極層104
が短絡するという問題が生じる。
Further, as disclosed in Japanese Examined Patent Publication (Kokoku) No. 54-36828, when the emitter cone is coated with a high melting point material, as shown in FIG.
The surface of the extraction electrode layer (gate electrode layer) 122 is formed by projecting (overhanging) by μm or more and performing vapor deposition.
It is useful for a field emission cathode manufactured by an etching method, since the surface of the emitter cone 123 and the surface of the emitter cone 123 are coated so that the insulation between the substrate 120 and the extraction electrode 122 can be maintained. However, in the FEC manufactured by the Spindt method, as shown in FIG. 3E, the gate electrode layer 10 is formed above the insulating layer 103 of the FEC.
4 is formed, when the amount of overhang of the gate electrode layer 104 increases, the gate electrode layer 104 sags, and the emitter cone 115 and the gate electrode layer 104
A short circuit occurs.

【0017】また、エミッタ材料としてCVD法等によ
りダイヤモンドカーボンを形成する場合、回り込みが大
きいため絶縁層の表面もコーティングされ図4のような
状態になってエミッタコーン115とゲート電極層10
4が短絡するという問題が生じる。
When diamond carbon is formed as the emitter material by the CVD method or the like, since the wraparound is large, the surface of the insulating layer is also coated and the state as shown in FIG.
There is a problem that 4 is short-circuited.

【0018】本発明はこのような問題点を解決するため
になされたものでスピント法で作製されたFECのエミ
ッタコーンの表面にも低仕事関数の材料をコーティング
するフィールドエミッタの表面改質方法を提供すること
を目的としている。
The present invention has been made in order to solve the above problems and provides a method for modifying the surface of a field emitter by coating the surface of the FEC emitter cone manufactured by the Spindt method with a material having a low work function. It is intended to be provided.

【0019】[0019]

【課題を解決するための手段】上記目的を達成するた
め、少なくとも基板上にカソード電極層、絶縁層、ゲー
ト電極層を順次成膜した積層基板に対して、ゲート電極
層及び絶縁層にホールが設けられ、ホール内にエミッタ
が形成されている電界放出カソードにおいて、そのホー
ル内にスピンナー等によりレジストを充填した後、少な
くともエミッタ上に形成されたレジストを除去する第1
の工程と、エミッタ表面の先端部にスパッタ法により低
仕事関数の材料をコーティングする第2の工程と、第1
の工程によりエミッタのホール内に付着した低仕事関数
の材料を残留したレジストと共に剥離する第3の工程と
によって形成される。
To achieve the above object, holes are formed in a gate electrode layer and an insulating layer in a laminated substrate in which a cathode electrode layer, an insulating layer, and a gate electrode layer are sequentially formed on at least the substrate. In a field emission cathode provided with an emitter formed in the hole, after filling the hole with a resist by a spinner or the like, at least the resist formed on the emitter is removed.
And a second step of coating the tip of the emitter surface with a material having a low work function by a sputtering method, and a first step
The third step of removing the low work function material adhering to the inside of the hole of the emitter together with the remaining resist by the above step.

【0020】[0020]

【作用】本発明によればFECに形成されているホール
内の壁面をレジストで被膜した後、エミッタに低仕事関
数の材料をコーティングし、その後レジストを除去する
ような工程とされているため、オーバーハング量に関係
なく絶縁層の壁面にコーティング材料の付着を防止で
き、またゲート電極層とカソード電極層が低仕事関数の
材料によって覆われる。
According to the present invention, the steps are such that the wall surface inside the hole formed in the FEC is coated with a resist, the emitter is coated with a material having a low work function, and then the resist is removed. The coating material can be prevented from adhering to the wall surface of the insulating layer regardless of the amount of overhang, and the gate electrode layer and the cathode electrode layer are covered with the low work function material.

【0021】[0021]

【実施例】図1に本発明の実施例として電界放出カソー
ドのエミッタコーンの改質方法の一例を示す。この図の
(a)は図3で説明したスピント法によって作製された
FECを示しており、ガラス基板100上にカソード電
極層101、抵抗層102、絶縁層103、ゲート電極
層104が順次成膜されている。そして、絶縁層103
にホールが形成され、さらにホール内にエミッタコーン
115が形成されている。
FIG. 1 shows an example of a method for modifying an emitter cone of a field emission cathode as an embodiment of the present invention. FIG. 3A shows an FEC manufactured by the Spindt method described in FIG. 3, in which a cathode electrode layer 101, a resistance layer 102, an insulating layer 103, and a gate electrode layer 104 are sequentially formed on a glass substrate 100. Has been done. Then, the insulating layer 103
A hole is formed in the hole, and an emitter cone 115 is formed in the hole.

【0022】次に、同図(b)において1は粘度の低い
ポジ型のフォトレジストであり、スピンナー等を用いて
ゲート電極層104上に塗布する。この時、絶縁層10
3に形成されているホール内にフォトレジスト1が浸透
し、ホール内が完全にフォトレジストで埋まる。
Next, in FIG. 2B, reference numeral 1 is a low-viscosity positive photoresist, which is applied on the gate electrode layer 104 by using a spinner or the like. At this time, the insulating layer 10
The photoresist 1 permeates into the holes formed in 3 and the holes are completely filled with the photoresist.

【0023】そして、ゲート電極層104の上面よりエ
ミッタコーン115をフォトマスクなしで露光すると、
ゲート電極層104のひさし直下部であるホール内の絶
縁層103の壁面は光が照射されず露光されないため、
同図(c)に示すように自己整合的にフォトレジスト2
の被膜が形成される。
Then, when the emitter cone 115 is exposed from the upper surface of the gate electrode layer 104 without using a photomask,
Since the wall surface of the insulating layer 103 in the hole, which is directly below the eaves of the gate electrode layer 104, is not exposed to light and is not exposed,
As shown in FIG. 3C, the photoresist 2 is self-aligned.
Is formed.

【0024】次に、高融点材料であるW(タングステ
ン)、Ta(タンタル)や低仕事関数である物質《例え
ば、TiN,TaN,ZrNなどの窒化物、Si化合
物、カーボン又は炭素化合物,(Ba,Sr)O(C
a,Sr)O等のバリウム系酸化物、(La,B)B
6 ,(La,Eu)B6 ,(La,Yb)B6 等のラン
タン・ポライド系化合物、(Pr,Sr)B6 ,(P
r,Eu)B6 ,(Pr,Yb)B6 等のプラセオジウ
ム・ポライド系化合物、(Nd,Sr)B6 ,(Nd,
Ba)B6 ,(Nd,Eu)B6 ,(Nd,Yb)B
6 ,等のネオジウム・ポライド系化合物》などを物理的
蒸気凝縮法(Physical Vapor Deposition )の例えばス
パッタリング法でスパッタリングする。
Next, high melting point materials such as W (tungsten) and Ta (tantalum) and materials having a low work function (for example, nitrides such as TiN, TaN and ZrN, Si compounds, carbon or carbon compounds, (Ba). , Sr) O (C
a, Sr) O and other barium oxides, (La, B) B
6, (La, Eu) B 6, (La, Yb) B lanthanum Poraido compounds such as 6, (Pr, Sr) B 6, (P
r, Eu) B 6, ( Pr, Yb) B praseodymium Poraido compounds such as 6, (Nd, Sr) B 6, (Nd,
Ba) B 6 , (Nd, Eu) B 6 , (Nd, Yb) B
6 , etc. are sputtered by, for example, a sputtering method which is a physical vapor condensation method (Physical Vapor Deposition).

【0025】例えば、低仕事関数であるTiNをスパッ
タリングすると、同図(d)に示すようにゲート電極層
104の表面、及びエミッタコーン115の表面にTi
Nのスパッタ膜3、4が形成される。また、フォトレジ
スト2の側面も同様に低仕事関数の材料TiNのスパッ
タ膜5が形成される。これは一般的にスパッタリングは
真空度10-3Torr 程度で成膜されるため、スパッタ電
子の回り込みが発生するからである。つまりフォトレジ
スト2が絶縁層103の壁面に直接低仕事関数の材料が
付着することを防止するようなマスクとして作用してい
る。
For example, when TiN having a low work function is sputtered, Ti is formed on the surface of the gate electrode layer 104 and the surface of the emitter cone 115 as shown in FIG.
N sputter films 3 and 4 are formed. Similarly, on the side surface of the photoresist 2, a sputtered film 5 of the material TiN having a low work function is formed. This is because, in general, sputtering is performed at a vacuum degree of about 10 −3 Torr, so that wraparound of sputtered electrons occurs. That is, the photoresist 2 acts as a mask that prevents the low work function material from directly adhering to the wall surface of the insulating layer 103.

【0026】そして、フォトレジスト剥離液にてホール
内のフォトレジスト2を除去することによってフォトレ
ジスト2の側面に付着している低仕事関数の材料5と共
に除去する。従って、同図(e)に示すようにゲート電
極層104とエミッタコーン115の表面のみに低仕事
関数の材料TiNのスパッタ膜3、4が残ることにな
る。つまりエミッタコーン115の表面を低仕事関数の
材料TiNに改質することができる。
Then, the photoresist 2 in the hole is removed with a photoresist stripping solution to remove together with the low work function material 5 attached to the side surface of the photoresist 2. Therefore, as shown in FIG. 8E, the sputter films 3 and 4 of the low work function material TiN are left only on the surfaces of the gate electrode layer 104 and the emitter cone 115. That is, the surface of the emitter cone 115 can be modified to the material TiN having a low work function.

【0027】また、ゲート電極層104上に形成された
スパッタ膜3は例えばスパッタリングする低仕事関数の
材料がTiNであれば、SF6 ガスを用いた反応性イオ
ンエッチング(RIE)にて異方性エッチングによって
除去することが可能であり、ゲート電極層104上にゲ
ート配線を形成する場合、従来技術をそのまま用いるこ
とが可能である。
Further, the sputtered film 3 formed on the gate electrode layer 104 is anisotropic by reactive ion etching (RIE) using SF 6 gas if the low work function material to be sputtered is TiN. It can be removed by etching, and when forming a gate wiring over the gate electrode layer 104, the conventional technique can be used as it is.

【0028】なお、本実施例ではFECがスピント法に
よって作製されもので説明したが、これに限定されずシ
リコンエッチング型等で作製されたFECにも適用する
ことが可能であり、またエミッタの形状が屋根型となっ
ている異型のものでも、もちろん適用することができ
る。
Although the FEC manufactured by the Spindt method has been described in the present embodiment, the present invention is not limited to this and can be applied to an FEC manufactured by a silicon etching type or the like and the shape of the emitter. It is of course possible to apply a variant of roof type.

【0029】[0029]

【発明の効果】以上説明したように本発明のフィールド
エミッタの改質方法は、ホール内の絶縁層をレジストで
被膜した後、低仕事関数の材料をスパッタリングするよ
うにしているため、ゲート電極層のオーバーハング量に
関係なくカソード電極層とゲート電極層の短絡を防止で
き、エミッタコーンに低仕事関数の材料をコーティング
することができる。従って、エミッタコーンの表面の低
仕事関数化及び高電流密度への対応が可能となり、特に
その先端部分の電子の放出能力を高い状態に維持するこ
とができる。
As described above, in the method for modifying the field emitter of the present invention, after the insulating layer in the hole is coated with the resist, the low work function material is sputtered. It is possible to prevent a short circuit between the cathode electrode layer and the gate electrode layer, regardless of the amount of overhang, and to coat the emitter cone with a material having a low work function. Therefore, the surface of the emitter cone can be made to have a low work function and a high current density can be dealt with, and in particular, the electron emission capability of the tip portion can be maintained in a high state.

【0030】さらに、スパッタリングの場合は蒸着と比
較して大面積に均一な薄膜を高スループットで形成する
ことが可能であり、この薄膜でエミッタをコーティング
するため、フィールドエミッションが均一になり、永年
にわたっても安定した電界放出カソードにすることがで
きる。
Further, in the case of sputtering, it is possible to form a uniform thin film in a large area with a high throughput as compared with vapor deposition. Since the emitter is coated with this thin film, the field emission becomes uniform, and it is possible to use it for many years. Can also be a stable field emission cathode.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の実施例のフィールドエミッタの表面改
質方法の一例を示した図である。
FIG. 1 is a diagram showing an example of a method for modifying a surface of a field emitter according to an embodiment of the present invention.

【図2】FECアレイを使用した表示装置の説明図であ
る。
FIG. 2 is an explanatory diagram of a display device using an FEC array.

【図3】電界放出カソードの製造方法の一例を示した図
である。
FIG. 3 is a diagram showing an example of a method for manufacturing a field emission cathode.

【図4】レジストを用いない場合のスパッタリングによ
る付着の態様を示した図である。
FIG. 4 is a diagram showing a mode of deposition by sputtering when a resist is not used.

【図5】従来のエッチング法で作製された電界放出カソ
ードのコーティングの一例を示した図である。
FIG. 5 is a diagram showing an example of coating of a field emission cathode manufactured by a conventional etching method.

【符号の説明】[Explanation of symbols]

1、 2 レジスト 3、4、5 スパッタ膜 1, 2 resist 3, 4, 5 sputtered film

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 少なくとも基板上にカソード電極層、絶
縁層、ゲート電極層を順次成膜した積層基板に対して、
前記ゲート電極層及び前記絶縁層にホールが設けられ、 該ホール内にエミッタが形成されている電界放出カソー
ドにおいて、 前記ホール内にスピンナー法等によりレジストを充填し
た後、少なくとも前記エミッタの上方に形成された前記
レジストを除去する第1の工程と、 前記エミッタ表面の先端部に物理的蒸気凝縮法により低
仕事関数の材料をコーティングする第2の工程と、 前記第1の工程により残留した前記ホール内のレジスト
を剥離する第3の工程を備え、 前記エミッタの表面に前記低仕事関数の材料がコーティ
ングされるようにしたことを特徴とするフィールドエミ
ッタの表面改質方法。
1. A laminated substrate in which a cathode electrode layer, an insulating layer, and a gate electrode layer are sequentially formed on at least the substrate,
In a field emission cathode in which a hole is provided in the gate electrode layer and the insulating layer, and an emitter is formed in the hole, the hole is formed at least above the emitter after a resist is filled in the hole by a spinner method or the like. A first step of removing the resist that has been removed, a second step of coating the tip of the emitter surface with a material having a low work function by a physical vapor condensation method, and the holes left by the first step. A method of modifying the surface of a field emitter, comprising a third step of stripping the resist inside, wherein the surface of the emitter is coated with the low work function material.
【請求項2】 前記レジストはポジ型のフォトレジスト
であることを特徴とする請求項1に記載のフィールドエ
ミッタの表面改質方法。
2. The method for modifying a surface of a field emitter according to claim 1, wherein the resist is a positive photoresist.
【請求項3】 前記物理的蒸気凝縮法はスパッタリング
法などのように比較的低真空(10-4〜10-1torr)で
成膜する方法であることを特徴とする請求項1に記載の
フィールドエミッタの表面改質方法。
3. The method according to claim 1, wherein the physical vapor condensation method is a method of forming a film in a relatively low vacuum (10 −4 to 10 −1 torr), such as a sputtering method. Surface emitter surface modification method.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6563260B1 (en) * 1999-03-15 2003-05-13 Kabushiki Kaisha Toshiba Electron emission element having resistance layer of particular particles
US6570305B1 (en) 1998-06-30 2003-05-27 Sharp Kabushiki Kaisha Field emission electron source and fabrication process thereof
WO2009157088A1 (en) * 2008-06-27 2009-12-30 キヤノンアネルバ株式会社 Method for manufacturing electron emission device and storage medium or recording medium therefor
WO2009157087A1 (en) * 2008-06-27 2009-12-30 キヤノンアネルバ株式会社 Method for manufacturing electron emission device and storage medium or recording medium therefor
US8288082B2 (en) 2008-03-17 2012-10-16 Samsung Electronics Co., Ltd. Method of fabricating triode-structure field-emission device

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6570305B1 (en) 1998-06-30 2003-05-27 Sharp Kabushiki Kaisha Field emission electron source and fabrication process thereof
US6563260B1 (en) * 1999-03-15 2003-05-13 Kabushiki Kaisha Toshiba Electron emission element having resistance layer of particular particles
US6626724B2 (en) 1999-03-15 2003-09-30 Kabushiki Kaisha Toshiba Method of manufacturing electron emitter and associated display
US8288082B2 (en) 2008-03-17 2012-10-16 Samsung Electronics Co., Ltd. Method of fabricating triode-structure field-emission device
WO2009157088A1 (en) * 2008-06-27 2009-12-30 キヤノンアネルバ株式会社 Method for manufacturing electron emission device and storage medium or recording medium therefor
WO2009157087A1 (en) * 2008-06-27 2009-12-30 キヤノンアネルバ株式会社 Method for manufacturing electron emission device and storage medium or recording medium therefor
JP4428723B2 (en) * 2008-06-27 2010-03-10 キヤノンアネルバ株式会社 Manufacturing method of electron-emitting device and storage medium or recording medium therefor
JP4428722B2 (en) * 2008-06-27 2010-03-10 キヤノンアネルバ株式会社 Manufacturing method of electron-emitting device and storage medium or recording medium therefor
JPWO2009157087A1 (en) * 2008-06-27 2011-12-01 キヤノンアネルバ株式会社 Manufacturing method of electron-emitting device and storage medium or recording medium therefor
JPWO2009157088A1 (en) * 2008-06-27 2011-12-01 キヤノンアネルバ株式会社 Manufacturing method of electron-emitting device and storage medium or recording medium therefor

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