JPH0612321A - 書換可能メモリのオンボード書換回路 - Google Patents
書換可能メモリのオンボード書換回路Info
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- JPH0612321A JPH0612321A JP19298192A JP19298192A JPH0612321A JP H0612321 A JPH0612321 A JP H0612321A JP 19298192 A JP19298192 A JP 19298192A JP 19298192 A JP19298192 A JP 19298192A JP H0612321 A JPH0612321 A JP H0612321A
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- JP
- Japan
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- external
- control circuit
- memory
- circuit
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Abstract
(57)【要約】
【目的】 書換可能メモリの書換を安全且つ確実に行な
う。 【構成】 マイクロプロセッサ応用装置１０のコネクタ
に、外付けメモリ２と、その制御のための外部制御回路
３と、外付けメモリ２か内蔵のＥＥＰＲＯＭ１３かを選
択する切換回路４とを備えた外部装置２０を接続する。
コネクタの予備のピンには切換回路４の制御信号を通す
ようにする。そして、切換回路４で外部制御回路３を介
して外付けメモリ２を選択する。一方、コネクタを介し
て内部制御回路１によりマイクロプロセッサ応用装置１
０に内蔵されたＥＥＰＲＯＭ１３を無効化する。これに
より、外付けメモリ２によってＥＥＰＲＯＭ１３にＩＰ
Ｌ等の制御プログラムをロードする。
う。 【構成】 マイクロプロセッサ応用装置１０のコネクタ
に、外付けメモリ２と、その制御のための外部制御回路
３と、外付けメモリ２か内蔵のＥＥＰＲＯＭ１３かを選
択する切換回路４とを備えた外部装置２０を接続する。
コネクタの予備のピンには切換回路４の制御信号を通す
ようにする。そして、切換回路４で外部制御回路３を介
して外付けメモリ２を選択する。一方、コネクタを介し
て内部制御回路１によりマイクロプロセッサ応用装置１
０に内蔵されたＥＥＰＲＯＭ１３を無効化する。これに
より、外付けメモリ２によってＥＥＰＲＯＭ１３にＩＰ
Ｌ等の制御プログラムをロードする。
Description
【０００１】
【産業上の利用分野】本発明は、制御プログラムを格納
した書換可能メモリのオンボード状態での安全且つ確実
な書換を実現する書換可能メモリのオンボード書換回路
に関するものである。
した書換可能メモリのオンボード状態での安全且つ確実
な書換を実現する書換可能メモリのオンボード書換回路
に関するものである。
【０００２】
【従来の技術】従来、パーソナルコンピュータ等のマイ
クロプロセッサ応用装置において、ＩＰＬ（初期プログ
ラムローダ）や基本ＯＳ（オペレーティングシステム）
の情報記憶に書換可能メモリが使用されるようになって
きている。このような書換可能メモリは、一般にＥＥＰ
ＲＯＭが用いられる。ＥＥＰＲＯＭとは、周知のよう
に、ある電気的な条件を加えることにより書換可能とな
るＲＯＭである。
クロプロセッサ応用装置において、ＩＰＬ（初期プログ
ラムローダ）や基本ＯＳ（オペレーティングシステム）
の情報記憶に書換可能メモリが使用されるようになって
きている。このような書換可能メモリは、一般にＥＥＰ
ＲＯＭが用いられる。ＥＥＰＲＯＭとは、周知のよう
に、ある電気的な条件を加えることにより書換可能とな
るＲＯＭである。
【０００３】図２は、従来のマイクロプロセッサ応用装
置の一例のブロック図である。図示のマイクロプロセッ
サ応用装置は、マイクロプロセッサ１１と、アドレスデ
コーダ１２と、ＥＥＰＲＯＭ１３とから成る。マイクロ
プロセッサ１１は、ＥＥＰＲＯＭ１３に格納されたプロ
グラムを逐次読み出し、データ処理及び各種の制御を行
なう。マイクロプロセッサ１１のアドレス出力は、アド
レスバス３０を介してアドレスデコーダ１２に接続され
ている。アドレスデコーダ１２は、ＥＥＰＲＯＭ１３の
各領域を検出する。アドレスデコーダ１２のＲＯＭセレ
クト３４は、ＥＥＰＲＯＭ１３のチップセレクト入力に
接続されている。また、アドレスデコーダ１２のアドレ
ス出力は、ＥＥＰＲＯＭ１３のアドレス入力に接続され
ている。
置の一例のブロック図である。図示のマイクロプロセッ
サ応用装置は、マイクロプロセッサ１１と、アドレスデ
コーダ１２と、ＥＥＰＲＯＭ１３とから成る。マイクロ
プロセッサ１１は、ＥＥＰＲＯＭ１３に格納されたプロ
グラムを逐次読み出し、データ処理及び各種の制御を行
なう。マイクロプロセッサ１１のアドレス出力は、アド
レスバス３０を介してアドレスデコーダ１２に接続され
ている。アドレスデコーダ１２は、ＥＥＰＲＯＭ１３の
各領域を検出する。アドレスデコーダ１２のＲＯＭセレ
クト３４は、ＥＥＰＲＯＭ１３のチップセレクト入力に
接続されている。また、アドレスデコーダ１２のアドレ
ス出力は、ＥＥＰＲＯＭ１３のアドレス入力に接続され
ている。
【０００４】一方、マイクロプロセッサ１１のデータ入
出力は、データバス３１を介してＥＥＰＲＯＭ１３のデ
ータ入出力に接続されている。また、マイクロプロセッ
サ１１のリードコマンド３２は、ＥＥＰＲＯＭ１３のリ
ードコマンド入力に接続され、マイクロプロセッサ１１
のライトコマンド３３は、ＥＥＰＲＯＭ１３のライトコ
マンド入力に接続されている。ＥＥＰＲＯＭ１３は、周
知のように、電気的な書換可能メモリであり、マイクロ
プロセッサ１１からのライトコマンド３３の入力により
書換可能となる。尚、図示の装置は、マスクＲＯＭ、Ｅ
ＰＲＯＭ等のデバイスにおいても一般的に使用されてい
るものである。
出力は、データバス３１を介してＥＥＰＲＯＭ１３のデ
ータ入出力に接続されている。また、マイクロプロセッ
サ１１のリードコマンド３２は、ＥＥＰＲＯＭ１３のリ
ードコマンド入力に接続され、マイクロプロセッサ１１
のライトコマンド３３は、ＥＥＰＲＯＭ１３のライトコ
マンド入力に接続されている。ＥＥＰＲＯＭ１３は、周
知のように、電気的な書換可能メモリであり、マイクロ
プロセッサ１１からのライトコマンド３３の入力により
書換可能となる。尚、図示の装置は、マスクＲＯＭ、Ｅ
ＰＲＯＭ等のデバイスにおいても一般的に使用されてい
るものである。
【０００５】次に、上述した装置の動作を説明する。ア
ドレスバス３０の情報によりＥＥＰＲＯＭ１３が有効で
あるか無効であるかを示すＲＯＭセレクト３４が生成さ
れる。ＲＯＭセレクト３４が無効である場合は何も動作
しない。ＲＯＭセレクト３４が有効である場合は、リー
ドコマンド３２に従い、データバス３１にデータを出力
するか、又はライトコマンド３３に従い、データバス３
１上のデータを取込む等の動作をする。
ドレスバス３０の情報によりＥＥＰＲＯＭ１３が有効で
あるか無効であるかを示すＲＯＭセレクト３４が生成さ
れる。ＲＯＭセレクト３４が無効である場合は何も動作
しない。ＲＯＭセレクト３４が有効である場合は、リー
ドコマンド３２に従い、データバス３１にデータを出力
するか、又はライトコマンド３３に従い、データバス３
１上のデータを取込む等の動作をする。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来の技術には、次のような問題があった。即ち、従
来のマイクロプロセッサ応用装置において、一般にＥＥ
ＰＲＯＭ１３はＩＰＬ、ＯＳ等の立ち上げ、入出力に必
要となる情報を記憶している。従って、ＥＥＰＲＯＭ１
３の内容を誤って書き換えてしまった場合、全く動作不
可能となるおそれがある。更に、この状態では、ＥＥＰ
ＲＯＭ１３の書換手段も動作することができないという
問題があった。このような状態から回復するためには、
ＲＯＭソケット等を利用してＥＥＰＲＯＭ１３を着脱可
能な構造とし、オフボード状態での書換手段を準備する
必要があった。本発明は、以上の点に着目してなされた
もので、書換可能メモリをオンボード状態で安全且つ確
実に書き換えられるようにした書換可能メモリのオンボ
ード書換回路を提供することを目的とするものである。
た従来の技術には、次のような問題があった。即ち、従
来のマイクロプロセッサ応用装置において、一般にＥＥ
ＰＲＯＭ１３はＩＰＬ、ＯＳ等の立ち上げ、入出力に必
要となる情報を記憶している。従って、ＥＥＰＲＯＭ１
３の内容を誤って書き換えてしまった場合、全く動作不
可能となるおそれがある。更に、この状態では、ＥＥＰ
ＲＯＭ１３の書換手段も動作することができないという
問題があった。このような状態から回復するためには、
ＲＯＭソケット等を利用してＥＥＰＲＯＭ１３を着脱可
能な構造とし、オフボード状態での書換手段を準備する
必要があった。本発明は、以上の点に着目してなされた
もので、書換可能メモリをオンボード状態で安全且つ確
実に書き換えられるようにした書換可能メモリのオンボ
ード書換回路を提供することを目的とするものである。
【０００７】
【課題を解決するための手段】本発明の書換可能メモリ
のオンボード書換回路は、プロセッサ応用装置に内蔵さ
れた書換可能メモリを有効又は無効に制御するため、当
該プロセッサ応用装置に内蔵された内部制御回路と、当
該プロセッサ応用装置のコネクタに着脱自在に接続され
た外部装置内に設けられた外付けメモリと、当該外付け
メモリを有効又は無効に制御するため、前記外部装置内
に設けられた外部制御回路と、前記外部装置内に設けら
れ、前記内部制御回路及び前記外部制御回路のいずれか
一方を有効とし、他方を無効とする切換回路とから成る
ことを特徴とするものである。また、プロセッサ応用装
置に内蔵された書換可能メモリを有効又は無効に制御す
るため、当該プロセッサ応用装置に内蔵された内部制御
回路と、当該プロセッサ応用装置内に設けられた読み出
し専用の非常用メモリと、当該非常用メモリを有効又は
無効に制御する非常時制御回路と、前記プロセッサ応用
装置内に設けられ、前記内部制御回路及び前記非常時制
御回路のいずれか一方を有効とし、他方を無効とする切
換回路とから成ることを特徴とするものである。
のオンボード書換回路は、プロセッサ応用装置に内蔵さ
れた書換可能メモリを有効又は無効に制御するため、当
該プロセッサ応用装置に内蔵された内部制御回路と、当
該プロセッサ応用装置のコネクタに着脱自在に接続され
た外部装置内に設けられた外付けメモリと、当該外付け
メモリを有効又は無効に制御するため、前記外部装置内
に設けられた外部制御回路と、前記外部装置内に設けら
れ、前記内部制御回路及び前記外部制御回路のいずれか
一方を有効とし、他方を無効とする切換回路とから成る
ことを特徴とするものである。また、プロセッサ応用装
置に内蔵された書換可能メモリを有効又は無効に制御す
るため、当該プロセッサ応用装置に内蔵された内部制御
回路と、当該プロセッサ応用装置内に設けられた読み出
し専用の非常用メモリと、当該非常用メモリを有効又は
無効に制御する非常時制御回路と、前記プロセッサ応用
装置内に設けられ、前記内部制御回路及び前記非常時制
御回路のいずれか一方を有効とし、他方を無効とする切
換回路とから成ることを特徴とするものである。
【０００８】
【作用】本発明の書換可能メモリのオンボード書換回路
においては、プロセッサ応用装置内の書換可能メモリの
オンボード書換をサポートするために、当該プロセッサ
応用装置に内蔵された内部制御回路により書換可能メモ
リが無効化される。一方、外部装置内に設けられた外付
けメモリは、外部制御回路により有効にされる。このよ
うな切換は、外部装置内に設けられた切換回路により行
なわれる。これにより、プロセッサ応用装置内のプロセ
ッサは、外付けメモリに格納されたＩＰＬにより立ち上
げられる。
においては、プロセッサ応用装置内の書換可能メモリの
オンボード書換をサポートするために、当該プロセッサ
応用装置に内蔵された内部制御回路により書換可能メモ
リが無効化される。一方、外部装置内に設けられた外付
けメモリは、外部制御回路により有効にされる。このよ
うな切換は、外部装置内に設けられた切換回路により行
なわれる。これにより、プロセッサ応用装置内のプロセ
ッサは、外付けメモリに格納されたＩＰＬにより立ち上
げられる。
【０００９】
【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。図１は、本発明の書換可能メモリのオンボ
ード書換回路の一実施例のブロック図である。図示の回
路は、内部制御回路１と、外付けメモリ２と、外部制御
回路３と、切換回路４とから成る。内部制御回路１は、
例えば、オア回路から成り、マイクロプロセッサ応用装
置１０の内部に設けられている。一方、外付けメモリ２
と、外部制御回路３と、切換回路４とは、外部装置２０
内に設けられている。マイクロプロセッサ応用装置１０
は、プロセッサ１１と、アドレスデコーダ１２と、ＥＥ
ＰＲＯＭ１３と、内部制御回路１とから成る。
に説明する。図１は、本発明の書換可能メモリのオンボ
ード書換回路の一実施例のブロック図である。図示の回
路は、内部制御回路１と、外付けメモリ２と、外部制御
回路３と、切換回路４とから成る。内部制御回路１は、
例えば、オア回路から成り、マイクロプロセッサ応用装
置１０の内部に設けられている。一方、外付けメモリ２
と、外部制御回路３と、切換回路４とは、外部装置２０
内に設けられている。マイクロプロセッサ応用装置１０
は、プロセッサ１１と、アドレスデコーダ１２と、ＥＥ
ＰＲＯＭ１３と、内部制御回路１とから成る。
【００１０】マイクロプロセッサ１１は、ＥＥＰＲＯＭ
１３に格納されたプログラムを逐次読み出し、データ処
理及び各種の制御を行なう。マイクロプロセッサ１１の
アドレス出力は、アドレスバス３０を介してアドレスデ
コーダ１２に接続されている。アドレスデコーダ１２
は、ＥＥＰＲＯＭ１３の各領域を検出する。アドレスデ
コーダ１２のＲＯＭセレクト３４は、内部制御回路１を
介してＥＥＰＲＯＭ１３のチップセレクト入力に接続さ
れている。また、アドレスデコーダ１２のアドレス出力
は、ＥＥＰＲＯＭ１３のアドレス入力に接続されてい
る。
１３に格納されたプログラムを逐次読み出し、データ処
理及び各種の制御を行なう。マイクロプロセッサ１１の
アドレス出力は、アドレスバス３０を介してアドレスデ
コーダ１２に接続されている。アドレスデコーダ１２
は、ＥＥＰＲＯＭ１３の各領域を検出する。アドレスデ
コーダ１２のＲＯＭセレクト３４は、内部制御回路１を
介してＥＥＰＲＯＭ１３のチップセレクト入力に接続さ
れている。また、アドレスデコーダ１２のアドレス出力
は、ＥＥＰＲＯＭ１３のアドレス入力に接続されてい
る。
【００１１】一方、マイクロプロセッサ１１のデータ入
出力は、データバス３１を介してＥＥＰＲＯＭ１３のデ
ータ入出力に接続されている。また、マイクロプロセッ
サ１１のリードコマンド３２は、ＥＥＰＲＯＭ１３のリ
ードコマンド入力に接続され、マイクロプロセッサ１１
のライトコマンド３３は、ＥＥＰＲＯＭ１３のライトコ
マンド入力に接続されている。ＥＥＰＲＯＭ１３は、周
知のように、電気的な書換可能メモリであり、マイクロ
プロセッサ１１からのライトコマンドの入力により書換
可能となる。内部制御回路１は、前述したように、オア
回路から成り、一方の入力端子にはアドレスデコーダ１
２のＲＯＭセレクト３４（ＲＯＭＣＳ−Ｎ）が接続さ
れ、他方の入力端子にはコネクタの予備の端子が接続さ
れている。また、出力端子は、ＥＥＰＲＯＭ１３のチッ
プセレクト入力３５（ＩＮＲＯＭ−Ｎ）に接続されてい
る。レベル固定抵抗１４は、内部制御回路１の他方の入
力レベルを通常時にロウレベルに固定するためのもので
ある。
出力は、データバス３１を介してＥＥＰＲＯＭ１３のデ
ータ入出力に接続されている。また、マイクロプロセッ
サ１１のリードコマンド３２は、ＥＥＰＲＯＭ１３のリ
ードコマンド入力に接続され、マイクロプロセッサ１１
のライトコマンド３３は、ＥＥＰＲＯＭ１３のライトコ
マンド入力に接続されている。ＥＥＰＲＯＭ１３は、周
知のように、電気的な書換可能メモリであり、マイクロ
プロセッサ１１からのライトコマンドの入力により書換
可能となる。内部制御回路１は、前述したように、オア
回路から成り、一方の入力端子にはアドレスデコーダ１
２のＲＯＭセレクト３４（ＲＯＭＣＳ−Ｎ）が接続さ
れ、他方の入力端子にはコネクタの予備の端子が接続さ
れている。また、出力端子は、ＥＥＰＲＯＭ１３のチッ
プセレクト入力３５（ＩＮＲＯＭ−Ｎ）に接続されてい
る。レベル固定抵抗１４は、内部制御回路１の他方の入
力レベルを通常時にロウレベルに固定するためのもので
ある。
【００１２】外部装置２０は、外付けメモリ２と、外部
制御回路３と、切換回路４と、アドレスデコーダ２１と
から成る。外付けメモリ２は、ＲＯＭ（リード・オンリ
・メモリ）等から成り、マイクロプロセッサ応用装置１
０を立ち上げるためのＩＰＬ等の制御プログラムを格納
している。外部制御回路３は、オア回路から成り、一方
の入力端子は切換回路４の一方の制御出力端子に接続さ
れ、他方の入力端子はアドレスデコーダ１２のＲＯＭセ
レクト４４（ＲＯＭＣＳ−Ｎ１）に接続されている。ま
た、外部制御回路３の出力端子は、外付けメモリ２のチ
ップセレクト入力４５（ＥＸＴＣＳ−Ｎ）に接続されて
いる。切換回路４は、フリップフロップから成り、その
制御入力端子にはマイクロプロセッサ応用装置１０のコ
ネクタに接続するプラグのリセット信号ピン４６に接続
されている。また、切換回路４の正出力４０（ＩＸＴＲ
ＯＭ−Ｎ）は、外部制御回路３の一方の入力端子に接続
され、反転出力４１（ＩＮＲＯＭ−Ｎ）は、内部制御回
路１の一方の入力端子に接続されている。
制御回路３と、切換回路４と、アドレスデコーダ２１と
から成る。外付けメモリ２は、ＲＯＭ（リード・オンリ
・メモリ）等から成り、マイクロプロセッサ応用装置１
０を立ち上げるためのＩＰＬ等の制御プログラムを格納
している。外部制御回路３は、オア回路から成り、一方
の入力端子は切換回路４の一方の制御出力端子に接続さ
れ、他方の入力端子はアドレスデコーダ１２のＲＯＭセ
レクト４４（ＲＯＭＣＳ−Ｎ１）に接続されている。ま
た、外部制御回路３の出力端子は、外付けメモリ２のチ
ップセレクト入力４５（ＥＸＴＣＳ−Ｎ）に接続されて
いる。切換回路４は、フリップフロップから成り、その
制御入力端子にはマイクロプロセッサ応用装置１０のコ
ネクタに接続するプラグのリセット信号ピン４６に接続
されている。また、切換回路４の正出力４０（ＩＸＴＲ
ＯＭ−Ｎ）は、外部制御回路３の一方の入力端子に接続
され、反転出力４１（ＩＮＲＯＭ−Ｎ）は、内部制御回
路１の一方の入力端子に接続されている。
【００１３】アドレスデコーダ２１は、プロセッサ１１
のアドレス出力を入力し、チップセレクト４４及びアド
レスを出力する。また、以上の実施例では、外付けメモ
リ２と、外部制御回路３と、切換回路４等を外部装置２
０に設けてマイクロプロセッサ応用装置１０のコネクタ
に接続するようにしたが、これに限らず、外部装置２０
に含まれる構成部品のすべてをマイクロプロセッサ応用
装置１０に内蔵するようにしてもよい。この場合、リセ
ット信号を切換回路４に入力するか否かをスイッチによ
り選択できるようにすればよい。次に、上述したマイク
ロプロセッサ応用装置１０及び外部装置２０と組み合わ
せて成るオンボード書換回路の動作を説明する。通常動
作時は、拡張バス側には、外部装置２０は接続されてお
らず、内部制御回路１の一方の入力信号はレベル固定抵
抗１４により有効（ロウレベル）に保たれている。この
状態における動作は、図２に示す従来技術によるマイク
ロプロセッサ応用装置１０の例と同様であり、ＥＥＰＲ
ＯＭ１３の書換も行なうことができる。
のアドレス出力を入力し、チップセレクト４４及びアド
レスを出力する。また、以上の実施例では、外付けメモ
リ２と、外部制御回路３と、切換回路４等を外部装置２
０に設けてマイクロプロセッサ応用装置１０のコネクタ
に接続するようにしたが、これに限らず、外部装置２０
に含まれる構成部品のすべてをマイクロプロセッサ応用
装置１０に内蔵するようにしてもよい。この場合、リセ
ット信号を切換回路４に入力するか否かをスイッチによ
り選択できるようにすればよい。次に、上述したマイク
ロプロセッサ応用装置１０及び外部装置２０と組み合わ
せて成るオンボード書換回路の動作を説明する。通常動
作時は、拡張バス側には、外部装置２０は接続されてお
らず、内部制御回路１の一方の入力信号はレベル固定抵
抗１４により有効（ロウレベル）に保たれている。この
状態における動作は、図２に示す従来技術によるマイク
ロプロセッサ応用装置１０の例と同様であり、ＥＥＰＲ
ＯＭ１３の書換も行なうことができる。
【００１４】一方、本発明においては、内蔵されたＥＥ
ＰＲＯＭ１３の内容を誤って書き換えてしまった場合に
も対応が可能である。この場合、拡張バス側にＥＥＰＲ
ＯＭ１３のオンボード書換回路の一部を含む外部装置２
０を接続する。図３は、本発明によるマイクロプロセッ
サ応用装置１０の動作例を示すタイムチャートである。
リセット直後（図３（ａ）時点ｔ１）は外付けＲＯＭ有
効信号が有効（図３（ｅ）（ｆ）時点ｔ１）、内蔵ＲＯ
Ｍ有効信号が無効となっている（図３（ｃ）（ｄ）時点
ｔ１）。この結果、内蔵のＥＥＰＲＯＭ１３は無効化さ
れ、マイクロプロセッサ１１は外付けメモリ２の情報に
よりシステムを立ち上げる（図３（ｂ）（ｆ）時点ｔ
１）。システム立ち上げ後、マイクロプロセッサ１１の
Ｉ／Ｏ命令により切換回路４をセットすることにより内
蔵のＥＥＰＲＯＭ１３を有効（図３（ｃ）（ｄ）時点ｔ
２）、外付けメモリ２を無効として（図３（ｅ）（ｆ）
時点ｔ２）ＥＥＰＲＯＭ１３を正しく書き換える（図３
（ｂ）時点ｔ２〜）。
ＰＲＯＭ１３の内容を誤って書き換えてしまった場合に
も対応が可能である。この場合、拡張バス側にＥＥＰＲ
ＯＭ１３のオンボード書換回路の一部を含む外部装置２
０を接続する。図３は、本発明によるマイクロプロセッ
サ応用装置１０の動作例を示すタイムチャートである。
リセット直後（図３（ａ）時点ｔ１）は外付けＲＯＭ有
効信号が有効（図３（ｅ）（ｆ）時点ｔ１）、内蔵ＲＯ
Ｍ有効信号が無効となっている（図３（ｃ）（ｄ）時点
ｔ１）。この結果、内蔵のＥＥＰＲＯＭ１３は無効化さ
れ、マイクロプロセッサ１１は外付けメモリ２の情報に
よりシステムを立ち上げる（図３（ｂ）（ｆ）時点ｔ
１）。システム立ち上げ後、マイクロプロセッサ１１の
Ｉ／Ｏ命令により切換回路４をセットすることにより内
蔵のＥＥＰＲＯＭ１３を有効（図３（ｃ）（ｄ）時点ｔ
２）、外付けメモリ２を無効として（図３（ｅ）（ｆ）
時点ｔ２）ＥＥＰＲＯＭ１３を正しく書き換える（図３
（ｂ）時点ｔ２〜）。
【００１５】
【発明の効果】以上説明したように、本発明の書換可能
メモリのオンボード書換回路によれば、内蔵の書換可能
メモリを無効とし、外付けメモリを有効としてプロセッ
サを動作させ、システムを立ち上げる得るようにしたの
で、書換可能メモリをオンボード状態で安全且つ確実に
書き換えることができる。従って、書換可能メモリの接
続用のソケットの削除が可能となり、装置のコストを低
減できる。また、保守性を向上することできる。更に、
アドレスデコーダから出力されるＲＯＭセレクトをスイ
ッチ等に置き換えることにより、本発明に関連して加え
られるオプション部を内蔵したより保守性の高いプロセ
ッサ応用装置を構成することも可能である。
メモリのオンボード書換回路によれば、内蔵の書換可能
メモリを無効とし、外付けメモリを有効としてプロセッ
サを動作させ、システムを立ち上げる得るようにしたの
で、書換可能メモリをオンボード状態で安全且つ確実に
書き換えることができる。従って、書換可能メモリの接
続用のソケットの削除が可能となり、装置のコストを低
減できる。また、保守性を向上することできる。更に、
アドレスデコーダから出力されるＲＯＭセレクトをスイ
ッチ等に置き換えることにより、本発明に関連して加え
られるオプション部を内蔵したより保守性の高いプロセ
ッサ応用装置を構成することも可能である。
【図１】本発明の書換可能メモリのオンボード書換回路
の一実施例のブロック図である。
の一実施例のブロック図である。
【図２】従来のマイクロプロセッサ応用装置の一例のブ
ロック図である。
ロック図である。
【図３】本発明によるマイクロプロセッサ応用装置の動
作例を示すタイムチャートである。
作例を示すタイムチャートである。
１ 内部制御回路 ２ 外付けメモリ ３ 外部制御回路 ４ 切換回路
Claims (2)
- 【請求項１】 プロセッサ応用装置に内蔵された書換可
能メモリを有効又は無効に制御するため、当該プロセッ
サ応用装置に内蔵された内部制御回路と、 当該プロセッサ応用装置のコネクタに着脱自在に接続さ
れた外部装置内に設けられた外付けメモリと、 当該外付けメモリを有効又は無効に制御するため、前記
外部装置内に設けられた外部制御回路と、 前記外部装置内に設けられ、前記内部制御回路及び前記
外部制御回路のいずれか一方を有効とし、他方を無効と
する切換回路とから成ることを特徴とする書換可能メモ
リのオンボード書換回路。 - 【請求項２】 プロセッサ応用装置に内蔵された書換可
能メモリを有効又は無効に制御するため、当該プロセッ
サ応用装置に内蔵された内部制御回路と、 当該プロセッサ応用装置内に設けられた読み出し専用の
非常用メモリと、 当該非常用メモリを有効又は無効に制御する非常時制御
回路と、 前記プロセッサ応用装置内に設けられ、前記内部制御回
路及び前記非常時制御回路のいずれか一方を有効とし、
他方を無効とする切換回路とから成ることを特徴とする
書換可能メモリのオンボード書換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19298192A JPH0612321A (ja) | 1992-06-26 | 1992-06-26 | 書換可能メモリのオンボード書換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19298192A JPH0612321A (ja) | 1992-06-26 | 1992-06-26 | 書換可能メモリのオンボード書換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0612321A true JPH0612321A (ja) | 1994-01-21 |
Family
ID=16300255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19298192A Pending JPH0612321A (ja) | 1992-06-26 | 1992-06-26 | 書換可能メモリのオンボード書換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612321A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995027250A1 (en) * | 1994-04-05 | 1995-10-12 | Motorola Inc. | Protection circuit for a microprocessor |
| US5809544A (en) * | 1995-10-06 | 1998-09-15 | Motorola, Inc. | Microcontroller which limits access to internal memory |
-
1992
- 1992-06-26 JP JP19298192A patent/JPH0612321A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995027250A1 (en) * | 1994-04-05 | 1995-10-12 | Motorola Inc. | Protection circuit for a microprocessor |
| US5557743A (en) * | 1994-04-05 | 1996-09-17 | Motorola, Inc. | Protection circuit for a microprocessor |
| US5809544A (en) * | 1995-10-06 | 1998-09-15 | Motorola, Inc. | Microcontroller which limits access to internal memory |
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