JPH0612152A - Ｃｍｏｓ回路間の電源分割制御方式 - Google Patents
Ｃｍｏｓ回路間の電源分割制御方式Info
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- JPH0612152A JPH0612152A JP4168693A JP16869392A JPH0612152A JP H0612152 A JPH0612152 A JP H0612152A JP 4168693 A JP4168693 A JP 4168693A JP 16869392 A JP16869392 A JP 16869392A JP H0612152 A JPH0612152 A JP H0612152A
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Abstract
(57)【要約】
【目的】 本発明は、ＣＭＯＳ回路間の電源を分割して
制御する電源分割制御方式に関し、ＣＭＯＳ回路を分割
して電源を供給する際に、最小限のハード量の増大に抑
えると共に低消費電力の回路構成によってラッチアップ
を防止することを目的とする。 【構成】 信号出力タイミング制御部２１を設けた信号
出力側回路２と、この信号出力側回路２からの信号につ
いて、プルダウン抵抗Ｒを接続した信号線を介して入力
する信号入力側回路１とを備え、電源切断の指示に対応
して、信号出力タイミング制御部２１が信号出力側回路
２の信号線への出力をフローティング状態にし、プルダ
ウン抵抗Ｒによって当該信号線をＬレベルにした信号を
信号入力側回路１に入力した状態で、信号入力側回路１
の電源を切断するように構成する。
制御する電源分割制御方式に関し、ＣＭＯＳ回路を分割
して電源を供給する際に、最小限のハード量の増大に抑
えると共に低消費電力の回路構成によってラッチアップ
を防止することを目的とする。 【構成】 信号出力タイミング制御部２１を設けた信号
出力側回路２と、この信号出力側回路２からの信号につ
いて、プルダウン抵抗Ｒを接続した信号線を介して入力
する信号入力側回路１とを備え、電源切断の指示に対応
して、信号出力タイミング制御部２１が信号出力側回路
２の信号線への出力をフローティング状態にし、プルダ
ウン抵抗Ｒによって当該信号線をＬレベルにした信号を
信号入力側回路１に入力した状態で、信号入力側回路１
の電源を切断するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ回路間の電源
を分割して制御する電源分割制御方式であって、ＣＭＯ
Ｓ回路間の電源ＯＮ／ＯＦＦ時のラッチアップを防止し
た電源分割制御方式に関するものである。
を分割して制御する電源分割制御方式であって、ＣＭＯ
Ｓ回路間の電源ＯＮ／ＯＦＦ時のラッチアップを防止し
た電源分割制御方式に関するものである。
【０００２】コンピュータシステムのバッテリ運用で
は、できる限り消費電力を低く抑えるためにスタンバイ
回路（スタンバイ制御部）を備えている。このスタンバ
イ回路ではＣＭＯＳ回路（ＣＭＯＳ素子）の電気的特性
上の規格を満足しながら、消費電力を低く抑えるような
回路構成を実現する必要がある。このため、ＣＭＯＳ回
路を分割して電源を投入、切断することが行われてお
り、この際のラッチアップを防止することが望まれてい
る。
は、できる限り消費電力を低く抑えるためにスタンバイ
回路（スタンバイ制御部）を備えている。このスタンバ
イ回路ではＣＭＯＳ回路（ＣＭＯＳ素子）の電気的特性
上の規格を満足しながら、消費電力を低く抑えるような
回路構成を実現する必要がある。このため、ＣＭＯＳ回
路を分割して電源を投入、切断することが行われてお
り、この際のラッチアップを防止することが望まれてい
る。
【０００３】
【従来の技術】従来、ＣＭＯＳ回路（ＣＭＯＳ素子）間
の電源分割は、図５に示すように、ＣＭＯＳ素子Ａから
の出力信号を一旦ＴＴＬデバイスに入力し、このＴＴＬ
デバイスからＣＭＯＳ素子Ｂに入力し、ラッチアップを
防止するようにしていた。以下図５の回路構成および動
作を簡単に説明する。
の電源分割は、図５に示すように、ＣＭＯＳ素子Ａから
の出力信号を一旦ＴＴＬデバイスに入力し、このＴＴＬ
デバイスからＣＭＯＳ素子Ｂに入力し、ラッチアップを
防止するようにしていた。以下図５の回路構成および動
作を簡単に説明する。
【０００４】図５は、従来技術の説明図であって、ＣＭ
ＯＳ回路間の電源分割方式を示す。図５において、ＣＭ
ＯＳ素子Ａ、ＣＭＯＳ素子Ｂは、電源分割した素子（回
路）である。
ＯＳ回路間の電源分割方式を示す。図５において、ＣＭ
ＯＳ素子Ａ、ＣＭＯＳ素子Ｂは、電源分割した素子（回
路）である。
【０００５】ＴＴＬデバイスは、電源分割したＣＭＯＳ
素子Ａからの信号を入力し、入力された信号を電源分割
したＣＭＯＳ素子Ｂに伝達するＴＴＬデバイスである。
このような回路構成を採用することにより、・ＣＭＯＳ
素子Ａの電源がＯＮで、ＣＭＯＳ素子Ｂの電源をＯＦＦ
にした場合、ＣＭＯＳ素子Ｂの入力に当該ＣＭＯＳ素子
Ｂの電源よりも高い電圧が印加されることがなく、いわ
ゆるラッチアップの発生を防止できる。
素子Ａからの信号を入力し、入力された信号を電源分割
したＣＭＯＳ素子Ｂに伝達するＴＴＬデバイスである。
このような回路構成を採用することにより、・ＣＭＯＳ
素子Ａの電源がＯＮで、ＣＭＯＳ素子Ｂの電源をＯＦＦ
にした場合、ＣＭＯＳ素子Ｂの入力に当該ＣＭＯＳ素子
Ｂの電源よりも高い電圧が印加されることがなく、いわ
ゆるラッチアップの発生を防止できる。
【０００６】ここで、ラッチアップとは、ＣＭＯＳ素子
の電源よりも高い電圧の入力信号を入力すると、入力と
電源との間が導通した状態でロック（保持）し、大電流
が流れて当該ＣＭＯＳ素子が破壊されてしまう、ＣＭＯ
Ｓ素子特有の現象である。これを避けるために従来は、
ラッチアップの発生しないＴＴＬデバイスをＣＭＯＳ素
子Ｂの入力側の全ての入力信号端に挿入するようにして
いた。
の電源よりも高い電圧の入力信号を入力すると、入力と
電源との間が導通した状態でロック（保持）し、大電流
が流れて当該ＣＭＯＳ素子が破壊されてしまう、ＣＭＯ
Ｓ素子特有の現象である。これを避けるために従来は、
ラッチアップの発生しないＴＴＬデバイスをＣＭＯＳ素
子Ｂの入力側の全ての入力信号端に挿入するようにして
いた。
【０００７】
【発明が解決しようとする課題】従来、ＣＭＯＳ素子を
分割して電源を供給する場合、上述の例は、ＣＭＯＳ素
子Ｂの全ての入力端にＴＴＬデバイスを挿入していたた
め、ハード量が増大してしまう問題があった。また、Ｔ
ＴＬデバイスという大消費電力の素子を低消費電力のＣ
ＭＯＳ素子の入力側に挿入することとなり、結果として
消費電力が増大してしまい、特にＣＭＯＳ素子間の信号
線の数が増大すると、顕著になってしまうという問題が
あった。
分割して電源を供給する場合、上述の例は、ＣＭＯＳ素
子Ｂの全ての入力端にＴＴＬデバイスを挿入していたた
め、ハード量が増大してしまう問題があった。また、Ｔ
ＴＬデバイスという大消費電力の素子を低消費電力のＣ
ＭＯＳ素子の入力側に挿入することとなり、結果として
消費電力が増大してしまい、特にＣＭＯＳ素子間の信号
線の数が増大すると、顕著になってしまうという問題が
あった。
【０００８】本発明は、これらの問題を解決するため、
ＣＭＯＳ回路を分割して電源を供給する際に、最小限の
ハード量の増大に抑えると共に低消費電力の回路構成に
よってラッチアップを防止することを目的としている。
ＣＭＯＳ回路を分割して電源を供給する際に、最小限の
ハード量の増大に抑えると共に低消費電力の回路構成に
よってラッチアップを防止することを目的としている。
【０００９】
【課題を解決するための手段】図１を参照して課題を解
決するための手段を説明する。図１において、信号入力
側回路１は、信号の入力側の回路（ＣＭＯＳ回路）であ
る。
決するための手段を説明する。図１において、信号入力
側回路１は、信号の入力側の回路（ＣＭＯＳ回路）であ
る。
【００１０】信号出力側回路２は、信号出力タイミング
回路２１を設けた信号出力側の回路（ＣＭＯＳ回路）で
ある。信号線は、プルダウン抵抗Ｒによってプルダウン
した信号線である。
回路２１を設けた信号出力側の回路（ＣＭＯＳ回路）で
ある。信号線は、プルダウン抵抗Ｒによってプルダウン
した信号線である。
【００１１】
【作用】本発明は、図１に示すように、電源切断の指示
に対応して、信号出力タイミング制御部２１が信号出力
側回路２の信号線への出力をフローティング状態にし、
プルダウン抵抗Ｒによって信号線をＬレベルにした信号
を信号入力側回路１に入力した状態で、信号入力側回路
１の電源を切断するようにしている。
に対応して、信号出力タイミング制御部２１が信号出力
側回路２の信号線への出力をフローティング状態にし、
プルダウン抵抗Ｒによって信号線をＬレベルにした信号
を信号入力側回路１に入力した状態で、信号入力側回路
１の電源を切断するようにしている。
【００１２】また、電源切断の指示に対応して、信号出
力タイミング制御部２１が信号出力側回路２のリセット
信号線への出力をフローティング状態にし、プルダウン
抵抗Ｒによって信号線をＬレベルにした信号を信号入力
側回路１に入力してリセットした後、他の信号線の出力
をフローティング状態にし、プルダウン抵抗Ｒによって
当該他の信号線をＬレベルにした信号を信号入力側回路
１に入力した状態で、信号入力側回路１の電源を切断す
るようにしている。
力タイミング制御部２１が信号出力側回路２のリセット
信号線への出力をフローティング状態にし、プルダウン
抵抗Ｒによって信号線をＬレベルにした信号を信号入力
側回路１に入力してリセットした後、他の信号線の出力
をフローティング状態にし、プルダウン抵抗Ｒによって
当該他の信号線をＬレベルにした信号を信号入力側回路
１に入力した状態で、信号入力側回路１の電源を切断す
るようにしている。
【００１３】また、電源投入の指示に対応して、信号出
力タイミング制御部２１が信号出力側回路２の信号線へ
の出力をフローティング状態からＬレベルにした信号を
信号入力側回路１に入力した状態で、信号入力側回路１
の電源を投入するようにしている。
力タイミング制御部２１が信号出力側回路２の信号線へ
の出力をフローティング状態からＬレベルにした信号を
信号入力側回路１に入力した状態で、信号入力側回路１
の電源を投入するようにしている。
【００１４】また、電源投入の指示に対応して、信号出
力タイミング制御部２１が信号出力側回路２のリセット
信号線をフローティング状態からＬレベルにした信号を
信号入力側回路１に入力してリセットした後、他の信号
線をフローティング状態からＬレベルにした信号を信号
入力側回路１に入力した状態で、信号入力側回路１の電
源を投入するようにしている。
力タイミング制御部２１が信号出力側回路２のリセット
信号線をフローティング状態からＬレベルにした信号を
信号入力側回路１に入力してリセットした後、他の信号
線をフローティング状態からＬレベルにした信号を信号
入力側回路１に入力した状態で、信号入力側回路１の電
源を投入するようにしている。
【００１５】従って、ＣＭＯＳ回路を分割して電源を供
給する際に、最小限のハード量の増大に抑えると共に低
消費電力の回路構成によってラッチアップを防止および
誤動作（非所望の動作）を防止することが可能となる。
給する際に、最小限のハード量の増大に抑えると共に低
消費電力の回路構成によってラッチアップを防止および
誤動作（非所望の動作）を防止することが可能となる。
【００１６】
【実施例】次に、図１から図４を用いて本発明の実施例
の構成および動作を順次詳細に説明する。
の構成および動作を順次詳細に説明する。
【００１７】図１は、本発明の１実施例構成図を示す。
図１において、信号入力側回路１は、信号の入力側の回
路（ＣＭＯＳ回路Ａ）であって、ここでは、電源を投
入、切断する対象のＣＭＯＳ回路Ａである。このＣＭＯ
Ｓ回路Ａには、−ＳＲＳＴ信号の入力端子、および単純
出力信号の入力端子が設けられている。−ＳＲＳＴ信号
を“Ｌ”レベルにすることにより、当該ＣＭＯＳ回路Ａ
の内部状態をリセット（０クリア）し、誤動作（非所望
の動作）を防止できる。また、単純出力信号は、各種信
号である。
図１において、信号入力側回路１は、信号の入力側の回
路（ＣＭＯＳ回路Ａ）であって、ここでは、電源を投
入、切断する対象のＣＭＯＳ回路Ａである。このＣＭＯ
Ｓ回路Ａには、−ＳＲＳＴ信号の入力端子、および単純
出力信号の入力端子が設けられている。−ＳＲＳＴ信号
を“Ｌ”レベルにすることにより、当該ＣＭＯＳ回路Ａ
の内部状態をリセット（０クリア）し、誤動作（非所望
の動作）を防止できる。また、単純出力信号は、各種信
号である。
【００１８】信号線は、信号出力側回路２から出力され
た信号を、信号入力側回路１に入力するための信号線で
あって、プルダウン抵抗Ｒによってプルダウンした信号
線である。従って、信号出力側回路２から信号を信号線
に送出するバッファ２３、２４などをフローティング状
態にすることにより、当該信号線はプルダウン抵抗Ｒに
より“Ｌ”レベルにプルダウンされ、信号入力側回路１
のラッチアップを防止できると共に、“Ｌ”レベルに保
持する電流を逓減できる。
た信号を、信号入力側回路１に入力するための信号線で
あって、プルダウン抵抗Ｒによってプルダウンした信号
線である。従って、信号出力側回路２から信号を信号線
に送出するバッファ２３、２４などをフローティング状
態にすることにより、当該信号線はプルダウン抵抗Ｒに
より“Ｌ”レベルにプルダウンされ、信号入力側回路１
のラッチアップを防止できると共に、“Ｌ”レベルに保
持する電流を逓減できる。
【００１９】信号出力側回路２は、信号の出力側の回路
（ＣＭＯＳ回路Ｂ）であって、内部に信号出力タイミン
グ制御部２１を設け、電源切断指示に対応してバッファ
２３、２４をフローティング状態にしたり、電源投入指
示に対応してバッファ２３、２４から“Ｌ”レベルの信
号を信号線に送出したりなどするものである（図２、図
３、図４を用いて後述する）。
（ＣＭＯＳ回路Ｂ）であって、内部に信号出力タイミン
グ制御部２１を設け、電源切断指示に対応してバッファ
２３、２４をフローティング状態にしたり、電源投入指
示に対応してバッファ２３、２４から“Ｌ”レベルの信
号を信号線に送出したりなどするものである（図２、図
３、図４を用いて後述する）。
【００２０】信号出力タイミング制御部２１は、ＳＴＮ
ＢＹ信号に対応して、バッファ２３をフローティング状
態にし、“Ｌ”レベルの−ＳＲＳＴ信号を信号線を介し
て信号入力側回路１のリセット端子に入力してリセット
して電源切断時の誤動作（非所望の動作）を防止した
り、バッファ２４をフローティング状態にし、“Ｌ”レ
ベルの単純出力信号を信号線を介して信号入力側回路１
の入力端子に入力し、ＣＭＯＳ回路特有のラッチアップ
を防止したりなどするものである。
ＢＹ信号に対応して、バッファ２３をフローティング状
態にし、“Ｌ”レベルの−ＳＲＳＴ信号を信号線を介し
て信号入力側回路１のリセット端子に入力してリセット
して電源切断時の誤動作（非所望の動作）を防止した
り、バッファ２４をフローティング状態にし、“Ｌ”レ
ベルの単純出力信号を信号線を介して信号入力側回路１
の入力端子に入力し、ＣＭＯＳ回路特有のラッチアップ
を防止したりなどするものである。
【００２１】単純出力生成回路２２は、信号出力側回路
２が信号線を介して信号入力側回路１に通知する各種信
号を生成するものである。バッファ２３、２４は、３ス
テートのバッファである。
２が信号線を介して信号入力側回路１に通知する各種信
号を生成するものである。バッファ２３、２４は、３ス
テートのバッファである。
【００２２】スタンバイ制御部（ＰＣＮＴ）３は、通常
動作モードとスタンバイモード（ＣＭＯＳ回路Ａの電源
切断したモード）とを任意に切り替えるものである（図
３、図４参照）。
動作モードとスタンバイモード（ＣＭＯＳ回路Ａの電源
切断したモード）とを任意に切り替えるものである（図
３、図４参照）。
【００２３】電源部（ＰＯＷ）４は、電源（＋５ＶＡ、
＋５ＶＢ）を信号入力側回路１および信号出力側回路２
にそれぞれ供給するものである。ホスト５は、コンピュ
ータシステムであって、ここではスタンバイ制御部３に
スタンバイ指示して信号入力側回路１の電源を切断した
りなどするものである。
＋５ＶＢ）を信号入力側回路１および信号出力側回路２
にそれぞれ供給するものである。ホスト５は、コンピュ
ータシステムであって、ここではスタンバイ制御部３に
スタンバイ指示して信号入力側回路１の電源を切断した
りなどするものである。
【００２４】コンソール６は、各種指示を与えるもので
あって、ここでは、スタンバイ状態のときに、電源投入
指示をスタンバイ制御部３に通知して、信号入力側回路
１の電源を投入したりなどするものである。
あって、ここでは、スタンバイ状態のときに、電源投入
指示をスタンバイ制御部３に通知して、信号入力側回路
１の電源を投入したりなどするものである。
【００２５】次に、図２の動作シーケンスに示す順序に
従い、図４を参照しつつ図１のＣＭＯＳ回路Ａの電源の
切断について詳細に説明する。ここで、からは、図
４のからに対応する。
従い、図４を参照しつつ図１のＣＭＯＳ回路Ａの電源の
切断について詳細に説明する。ここで、からは、図
４のからに対応する。
【００２６】図２において、は、ホスト５からスタン
バイ指示を受けたスタンバイ制御部３が、ＳＴＮＢＹ信
号＝“Ｈ”をＣＭＯＳ回路Ｂに送出する。は、でＳ
ＴＮＢＹ信号＝“Ｈ”を受け取ったＣＭＯＳ回路Ｂの信
号出力タイミング制御部２１がバッファ２３をフローテ
ィング状態として−ＳＲＳＴ信号＝Ｈｉ−Ｚにし、プル
ダウン抵抗Ｒによって信号線を“Ｌ”レベルとしてＣＭ
ＯＳ回路Ａのリセット端子に入力する。このリセット信
号“Ｌ”の入力されたＣＭＯＳ回路Ａは、回路をリセッ
トする。これにより、ＣＭＯＳ回路Ａの電源を切断する
に先立ち、当該ＣＭＯＳ回路Ａをリセットして０クリア
することにより、誤動作（非所望の動作の発生）を防止
できる。
バイ指示を受けたスタンバイ制御部３が、ＳＴＮＢＹ信
号＝“Ｈ”をＣＭＯＳ回路Ｂに送出する。は、でＳ
ＴＮＢＹ信号＝“Ｈ”を受け取ったＣＭＯＳ回路Ｂの信
号出力タイミング制御部２１がバッファ２３をフローテ
ィング状態として−ＳＲＳＴ信号＝Ｈｉ−Ｚにし、プル
ダウン抵抗Ｒによって信号線を“Ｌ”レベルとしてＣＭ
ＯＳ回路Ａのリセット端子に入力する。このリセット信
号“Ｌ”の入力されたＣＭＯＳ回路Ａは、回路をリセッ
トする。これにより、ＣＭＯＳ回路Ａの電源を切断する
に先立ち、当該ＣＭＯＳ回路Ａをリセットして０クリア
することにより、誤動作（非所望の動作の発生）を防止
できる。
【００２７】は、スタンバイ制御部３が＋５ＶＡＯＮ
信号＝“Ｌ”（＋５ＶＡの切断指示）を電源部４に通知
する。は、で＋５ＶＡＯＮ信号＝“Ｌ”の通知を受
けた電源部４が、電源の切断に先立ち、ＰＷＲＤＹＡ信
号＝“Ｌ”をＣＭＯＳ回路Ｂに通知する。
信号＝“Ｌ”（＋５ＶＡの切断指示）を電源部４に通知
する。は、で＋５ＶＡＯＮ信号＝“Ｌ”の通知を受
けた電源部４が、電源の切断に先立ち、ＰＷＲＤＹＡ信
号＝“Ｌ”をＣＭＯＳ回路Ｂに通知する。
【００２８】は、のＰＷＲＤＹＡ信号＝“Ｌ”の通
知を受けたＣＭＯＳ回路Ｂの信号出力タイミング制御部
２１がバッファ２４をフローティング状態として単純出
力信号＝Ｈｉ−Ｚにし、プルダウン抵抗Ｒによって信号
線を“Ｌ”レベルとしてＣＭＯＳ回路Ａの単純出力信号
の入力端子に入力する。これにより、ＣＭＯＳ回路Ａの
電源を切断するに先立ち、当該ＣＭＯＳ回路Ａの全ての
入力端子の信号が“Ｌ”レベルに保持され、ラッチアッ
プが発生しない信号状態に設定されたこととなる。この
際、プルダウン抵抗Ｒによって“Ｌ”レベルに保持し、
消費電力を逓減できる。
知を受けたＣＭＯＳ回路Ｂの信号出力タイミング制御部
２１がバッファ２４をフローティング状態として単純出
力信号＝Ｈｉ−Ｚにし、プルダウン抵抗Ｒによって信号
線を“Ｌ”レベルとしてＣＭＯＳ回路Ａの単純出力信号
の入力端子に入力する。これにより、ＣＭＯＳ回路Ａの
電源を切断するに先立ち、当該ＣＭＯＳ回路Ａの全ての
入力端子の信号が“Ｌ”レベルに保持され、ラッチアッ
プが発生しない信号状態に設定されたこととなる。この
際、プルダウン抵抗Ｒによって“Ｌ”レベルに保持し、
消費電力を逓減できる。
【００２９】’は、電源部４が＋５ＶＡ電源切断し、
ＣＭＯＳ回路Ａの電源を切断する。以上の手順によっ
て、ホスト５からのスタンバイ指示（ＣＭＯＳ回路Ａの
電源切断指示）に対応して、ＣＭＯＳ回路Ｂの信号出力
タイミング制御部２１がバッファ２３をフローティング
状態にし、Ｈｉ−Ｚの信号線をプルダウン抵抗Ｒによっ
て“Ｌ”レベルにしてＣＭＯＳ回路Ａのリセット端子に
入力してリセットした後、バッファ２４をフローティン
グ状態にし、Ｈｉ−Ｚの信号線をプルダウン抵抗Ｒによ
って“Ｌ”レベルにしてＣＭＯＳ回路Ａの他の入力端子
に入力した状態で、ＣＭＯＳ回路Ａの電源を切断する。
これにより、ＣＭＯＳ回路Ａをリセットした後、全ての
入力端子を“Ｌ”レベルにプルダウン抵抗Ｒによって保
持した状態で電源切断し、入力端子の電位が電源電圧の
電位よりも高くなることがなく、ＣＭＯＳ回路特有のラ
ッチアップを完全に防止できる。
ＣＭＯＳ回路Ａの電源を切断する。以上の手順によっ
て、ホスト５からのスタンバイ指示（ＣＭＯＳ回路Ａの
電源切断指示）に対応して、ＣＭＯＳ回路Ｂの信号出力
タイミング制御部２１がバッファ２３をフローティング
状態にし、Ｈｉ−Ｚの信号線をプルダウン抵抗Ｒによっ
て“Ｌ”レベルにしてＣＭＯＳ回路Ａのリセット端子に
入力してリセットした後、バッファ２４をフローティン
グ状態にし、Ｈｉ−Ｚの信号線をプルダウン抵抗Ｒによ
って“Ｌ”レベルにしてＣＭＯＳ回路Ａの他の入力端子
に入力した状態で、ＣＭＯＳ回路Ａの電源を切断する。
これにより、ＣＭＯＳ回路Ａをリセットした後、全ての
入力端子を“Ｌ”レベルにプルダウン抵抗Ｒによって保
持した状態で電源切断し、入力端子の電位が電源電圧の
電位よりも高くなることがなく、ＣＭＯＳ回路特有のラ
ッチアップを完全に防止できる。
【００３０】次に、図３の動作シーケンスに示す順序に
従い、図４を参照しつつ図１のＣＭＯＳ回路Ａの電源の
投入について詳細に説明する。ここで、から、（１
０）から（１２）は、図４のから、（１０）から
（１２）に対応する。
従い、図４を参照しつつ図１のＣＭＯＳ回路Ａの電源の
投入について詳細に説明する。ここで、から、（１
０）から（１２）は、図４のから、（１０）から
（１２）に対応する。
【００３１】図３において、は、オペレータがコンソ
ール６の電源スイッチを押下したことに対応して、スタ
ンバイ制御部３が＋５ＶＡＯＮ＝“Ｈ”（電源投入指
示）を電源部４に通知する。
ール６の電源スイッチを押下したことに対応して、スタ
ンバイ制御部３が＋５ＶＡＯＮ＝“Ｈ”（電源投入指
示）を電源部４に通知する。
【００３２】は、＋５ＶＡＯＮ＝“Ｈ”の通知を受け
た電源部４が＋５ＶＡ電源を投入し、ＣＭＯＳ回路Ａに
供給する。は、スタンバイ制御部３が、ＳＴＮＢＹ信
号＝“Ｌ”をＣＭＯＳ回路Ｂに送出する。
た電源部４が＋５ＶＡ電源を投入し、ＣＭＯＳ回路Ａに
供給する。は、スタンバイ制御部３が、ＳＴＮＢＹ信
号＝“Ｌ”をＣＭＯＳ回路Ｂに送出する。
【００３３】は、でＳＴＮＢＹ信号＝“Ｌ”を受け
取ったＣＭＯＳ回路Ｂの信号送出タイミング制御部２１
がバッファ２３を“Ｌ”レベル状態として−ＳＲＳＴ信
号＝“Ｌ”を信号線を介してＣＭＯＳ回路Ａのリセット
端子に入力する。このリセット信号“Ｌ”の入力された
ＣＭＯＳ回路Ａは、回路をリセットする。同時に、バッ
ファ２４を“Ｌ”レベル状態にし、単純出力生成回路２
２に無関係に“Ｌ”レベルの信号を信号線を介してＣＭ
ＯＳ回路Ａの単純出力信号の端子に入力する。これらに
より、ＣＭＯＳ回路Ａの全ての入力端子への信号が強制
的に“Ｌ”レベルに保持されることとなる。
取ったＣＭＯＳ回路Ｂの信号送出タイミング制御部２１
がバッファ２３を“Ｌ”レベル状態として−ＳＲＳＴ信
号＝“Ｌ”を信号線を介してＣＭＯＳ回路Ａのリセット
端子に入力する。このリセット信号“Ｌ”の入力された
ＣＭＯＳ回路Ａは、回路をリセットする。同時に、バッ
ファ２４を“Ｌ”レベル状態にし、単純出力生成回路２
２に無関係に“Ｌ”レベルの信号を信号線を介してＣＭ
ＯＳ回路Ａの単純出力信号の端子に入力する。これらに
より、ＣＭＯＳ回路Ａの全ての入力端子への信号が強制
的に“Ｌ”レベルに保持されることとなる。
【００３４】（１０）は、電源部４がＰＷＲＤＹＡ信号
＝“Ｈ”をＣＭＯＳ回路Ｂに通知する。（１１）は、
（１０）のＰＷＲＤＹＡ信号＝“Ｈ”の通知を受けたＣ
ＭＯＳ回路Ｂの信号出力タイミング制御部２１がバッフ
ァ２４を動作状態として単純出力生成回路２２の信号を
そのまま信号線に送出し、ＣＭＯＳ回路Ａに入力する。
＝“Ｈ”をＣＭＯＳ回路Ｂに通知する。（１１）は、
（１０）のＰＷＲＤＹＡ信号＝“Ｈ”の通知を受けたＣ
ＭＯＳ回路Ｂの信号出力タイミング制御部２１がバッフ
ァ２４を動作状態として単純出力生成回路２２の信号を
そのまま信号線に送出し、ＣＭＯＳ回路Ａに入力する。
【００３５】（１１） 同様に、信号出力タイミング制
御部２１がバッファ２３を動作状態として−ＳＲＳＴ信
号＝“Ｈ”を信号線に送出し、ＣＭＯＳ回路Ａのリセッ
ト端子に入力し、リセットを解除する。
御部２１がバッファ２３を動作状態として−ＳＲＳＴ信
号＝“Ｈ”を信号線に送出し、ＣＭＯＳ回路Ａのリセッ
ト端子に入力し、リセットを解除する。
【００３６】以上の手順によって、オペレータがコンソ
ール６の電源スイッチを押下（電源投入指示）に対応し
て、電源をＣＭＯＳ回路Ａに投入すると共に信号出力タ
イミング制御部２１がバッファ２３を“Ｌ”レベル状態
にし、−ＳＲＳＴ信号＝“Ｌ”を信号線を介してＣＭＯ
Ｓ回路Ａのリセット端子に入力してリセット、およびバ
ッファ２４を“Ｌ”レベルに状態にし、単純出力信号＝
“Ｌ”を信号線を介してＣＭＯＳ回路Ａの入力端子に入
力して電源を立ち上げた後、バッファ２３、２４を動作
状態にし、リセットを解除および単純出力生成回路２２
の信号をＣＭＯＳ回路Ａに入力する。これらにより、Ｃ
ＭＯＳ回路Ａの電源投入時に、リセット状態および他の
入力端子を全て“Ｌ”レベルに強制的に設定して電源を
立ち上げた後、バッファ２３、２４を動作状態にし、入
力端子の電位が電源電圧の電位よりも高くなることがな
く、ＣＭＯＳ回路特有のラッチアップを完全に防止でき
る。
ール６の電源スイッチを押下（電源投入指示）に対応し
て、電源をＣＭＯＳ回路Ａに投入すると共に信号出力タ
イミング制御部２１がバッファ２３を“Ｌ”レベル状態
にし、−ＳＲＳＴ信号＝“Ｌ”を信号線を介してＣＭＯ
Ｓ回路Ａのリセット端子に入力してリセット、およびバ
ッファ２４を“Ｌ”レベルに状態にし、単純出力信号＝
“Ｌ”を信号線を介してＣＭＯＳ回路Ａの入力端子に入
力して電源を立ち上げた後、バッファ２３、２４を動作
状態にし、リセットを解除および単純出力生成回路２２
の信号をＣＭＯＳ回路Ａに入力する。これらにより、Ｃ
ＭＯＳ回路Ａの電源投入時に、リセット状態および他の
入力端子を全て“Ｌ”レベルに強制的に設定して電源を
立ち上げた後、バッファ２３、２４を動作状態にし、入
力端子の電位が電源電圧の電位よりも高くなることがな
く、ＣＭＯＳ回路特有のラッチアップを完全に防止でき
る。
【００３７】図４は、本発明のタイムチャート例を示
す。これは、既述したように、図１のＣＭＯＳ回路Ａの
電源切断時および電源投入時のタイムチャートである。
ＳＴＮＢＹ信号は、ＰＣＮＴ（スタンバイ制御部３）→
ＣＭＯＳ Ｂ（ＣＭＯＳ回路Ｂ）への信号である。
す。これは、既述したように、図１のＣＭＯＳ回路Ａの
電源切断時および電源投入時のタイムチャートである。
ＳＴＮＢＹ信号は、ＰＣＮＴ（スタンバイ制御部３）→
ＣＭＯＳ Ｂ（ＣＭＯＳ回路Ｂ）への信号である。
【００３８】“Ｈ”レベルのときに、バッファ２３をフ
ローティング状態（Ｈｉ−Ｚ）とする。“Ｌ”レベルの
ときに、バッファ２３を動作状態、即ち入力をそのまま
信号線に送出する。
ローティング状態（Ｈｉ−Ｚ）とする。“Ｌ”レベルの
ときに、バッファ２３を動作状態、即ち入力をそのまま
信号線に送出する。
【００３９】＋５ＶＡＯＮ信号は、ＰＣＮＴ→ＰＯＷ
（電源部４）への信号である。“Ｈ”は、電源部４への
電源投入の指示である。“Ｌ”は、電源部４への電源切
断の指示である。
（電源部４）への信号である。“Ｈ”は、電源部４への
電源投入の指示である。“Ｌ”は、電源部４への電源切
断の指示である。
【００４０】＋５ＶＡ信号は、ＰＯＷ→ＣＭＯＳ Ａへ
の信号である。“Ｈ”のときに、電源部４が＋５ＶＡを
ＣＭＯＳ Ａに供給する。“Ｌ”のときに、電源部４が
＋５ＶＡをＣＭＯＳ Ａへの供給を切断する。
の信号である。“Ｈ”のときに、電源部４が＋５ＶＡを
ＣＭＯＳ Ａに供給する。“Ｌ”のときに、電源部４が
＋５ＶＡをＣＭＯＳ Ａへの供給を切断する。
【００４１】ＰＷＲＤＹＡ信号は、ＰＯＷ→ＰＣＮＴ、
ＣＭＯＳ Ｂへの信号である。“Ｈ”のときに、バッフ
ァ２３、２４を動作状態とし、そのまま信号を信号線に
送出する。
ＣＭＯＳ Ｂへの信号である。“Ｈ”のときに、バッフ
ァ２３、２４を動作状態とし、そのまま信号を信号線に
送出する。
【００４２】“Ｌ”のときに、バッファ２４をＨｉ−Ｚ
とする。−ＳＲＳＴ信号は、ＣＭＯＳ Ｂ→ＣＭＯＳ
Ａへの信号である。“Ｈ”は、ＣＭＯＳ Ａのリセット
を解除する。
とする。−ＳＲＳＴ信号は、ＣＭＯＳ Ｂ→ＣＭＯＳ
Ａへの信号である。“Ｈ”は、ＣＭＯＳ Ａのリセット
を解除する。
【００４３】“Ｌ”は、ＣＭＯＳ Ａのリセットを行
う。単純出力信号は、ＣＭＯＳ Ｂ→ＣＭＯＳ Ａへの
信号である。“Ｈ”、“Ｌ”は、ＣＭＯＳ Ｂの単純出
力生成回路２２が生成した信号である。
う。単純出力信号は、ＣＭＯＳ Ｂ→ＣＭＯＳ Ａへの
信号である。“Ｈ”、“Ｌ”は、ＣＭＯＳ Ｂの単純出
力生成回路２２が生成した信号である。
【００４４】尚、各から、（１０）から（１２）の
説明は、図２、図３の対応する番号の説明の項を参照。
説明は、図２、図３の対応する番号の説明の項を参照。
【００４５】
【発明の効果】以上説明したように、本発明によれば、
ＣＭＯＳ回路を分割、例えば図１の信号入力側回路１お
よび信号出力側回路２に分割して信号入力側回路１に電
源を供給する際に、信号出力タイミング制御部２１を設
けると共に信号線にプルダウン抵抗Ｒを接続し、信号入
力側回路１の入力端子の信号を全て“Ｌ”レベルにプル
ダウンした状態で電源を切断したり、“Ｌ”レベルに強
制的に設定して電源を投入したり、更に、リセット状態
かつ他の信号を“Ｌ”レベルにして電源を切断、投入し
たりする構成を採用しているため、低消費電力のＣＭＯ
Ｓ回路構成によってラッチアップを完全に防止すること
ができると共に、リセット状態にして電源を投入／切断
して誤動作（非所望の動作）の発生を防止できる。ま
た、ＣＭＯＳ回路構成により、従来の図５のＴＴＬデバ
イスを使用したラッチアップ防止に比し、消費電力を逓
減できると共に最小限のハード量の増大に抑えることが
できる。
ＣＭＯＳ回路を分割、例えば図１の信号入力側回路１お
よび信号出力側回路２に分割して信号入力側回路１に電
源を供給する際に、信号出力タイミング制御部２１を設
けると共に信号線にプルダウン抵抗Ｒを接続し、信号入
力側回路１の入力端子の信号を全て“Ｌ”レベルにプル
ダウンした状態で電源を切断したり、“Ｌ”レベルに強
制的に設定して電源を投入したり、更に、リセット状態
かつ他の信号を“Ｌ”レベルにして電源を切断、投入し
たりする構成を採用しているため、低消費電力のＣＭＯ
Ｓ回路構成によってラッチアップを完全に防止すること
ができると共に、リセット状態にして電源を投入／切断
して誤動作（非所望の動作）の発生を防止できる。ま
た、ＣＭＯＳ回路構成により、従来の図５のＴＴＬデバ
イスを使用したラッチアップ防止に比し、消費電力を逓
減できると共に最小限のハード量の増大に抑えることが
できる。
【図１】本発明の１実施例構成図である。
【図２】本発明の動作シーケンス（電源切断時）であ
る。
る。
【図３】本発明の動作シーケンス（電源投入時）であ
る。
る。
【図４】本発明のタイムチャート例である。
【図５】従来技術の説明図である。
１：信号入力側回路 ２：信号出力側回路 ２１：信号出力タイミング制御部 ２２：単純出力生成回路 ２３、２４：バッファ ３：スタンバイ制御部（ＰＣＮＴ） ４：電源部（ＰＯＷ） ５：ホスト ６：コンソール Ｒ：プルダウン抵抗
Claims (4)
- 【請求項１】ＣＭＯＳ回路間の電源を分割して制御する
電源分割制御方式において、 信号出力タイミング制御部（２１）を設けた信号出力側
回路（２）と、 この信号出力側回路（２）からの信号について、プルダ
ウン抵抗Ｒを接続した信号線を介して入力する信号入力
側回路（１）とを備え、 電源切断の指示に対応して、上記信号出力タイミング制
御部（２１）が信号出力側回路（２）の信号線への出力
をフローティング状態にし、上記プルダウン抵抗Ｒによ
って当該信号線をＬレベルにした信号を上記信号入力側
回路（１）に入力した状態で、信号入力側回路（１）の
電源を切断するように構成したことを特徴とするＣＭＯ
Ｓ回路間の電源分割制御方式。 - 【請求項２】電源切断の通知に対応して、上記信号出力
タイミング制御部（２１）が信号出力側回路（２）のリ
セット信号線への出力をフローティング状態にし、上記
プルダウン抵抗Ｒによって当該信号線をＬレベルにした
信号を上記信号入力側回路（１）に入力してリセットし
た後、他の信号線への出力をフローティング状態にし、
上記プルダウン抵抗Ｒによって当該他の信号線をＬレベ
ルにした信号を上記信号入力側回路（１）に入力した状
態で、当該信号入力側回路（１）の電源を切断するよう
に構成したことを特徴とする請求項１記載のＣＭＯＳ回
路間の電源分割制御方式。 - 【請求項３】ＣＭＯＳ回路間の電源を分割して制御する
電源分割制御方式において、 信号出力タイミング制御部（２１）を設けた信号出力側
回路（２）と、 この信号出力側回路（２）からの信号について、プルダ
ウン抵抗Ｒを接続した信号線を介して入力する信号入力
側回路（１）とを備え、 電源投入の指示に対応して、上記信号出力タイミング制
御部（２１）が信号出力側回路（２）の信号線への出力
をフローティング状態からＬレベルにした信号を上記信
号入力側回路（１）に入力した状態で、信号入力側回路
（１）の電源を投入するように構成したことを特徴とす
るＣＭＯＳ回路間の電源分割制御方式。 - 【請求項４】電源投入の指示に対応して、上記信号出力
タイミング制御部（２１）が信号出力側回路（２）のリ
セット信号線をフローティング状態からＬレベルにした
信号を上記信号入力側回路（１）に入力してリセットし
た後、他の信号線をフローティング状態からＬレベルに
した信号を上記信号入力側回路（１）に入力した状態
で、信号入力側回路（１）の電源を投入するように構成
したことを特徴とするＣＭＯＳ回路間の電源分割制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04168693A JP3085328B2 (ja) | 1992-06-26 | 1992-06-26 | 回路間の電源分割制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04168693A JP3085328B2 (ja) | 1992-06-26 | 1992-06-26 | 回路間の電源分割制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0612152A true JPH0612152A (ja) | 1994-01-21 |
| JP3085328B2 JP3085328B2 (ja) | 2000-09-04 |
Family
ID=15872716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04168693A Expired - Fee Related JP3085328B2 (ja) | 1992-06-26 | 1992-06-26 | 回路間の電源分割制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3085328B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5272671A (en) * | 1991-01-14 | 1993-12-21 | Sharp Kabushiki Kaisha | Semiconductor memory device with redundancy structure and process of repairing same |
| JP2007213137A (ja) * | 2006-02-07 | 2007-08-23 | Denso Corp | 電子制御装置 |
| US9592729B2 (en) | 2010-11-17 | 2017-03-14 | Aisan Kogyo Kabushiki Kaisha | Fuel tank |
| JP2017068038A (ja) * | 2015-09-30 | 2017-04-06 | ブラザー工業株式会社 | シート搬送装置及び画像形成システム |
-
1992
- 1992-06-26 JP JP04168693A patent/JP3085328B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5272671A (en) * | 1991-01-14 | 1993-12-21 | Sharp Kabushiki Kaisha | Semiconductor memory device with redundancy structure and process of repairing same |
| JP2007213137A (ja) * | 2006-02-07 | 2007-08-23 | Denso Corp | 電子制御装置 |
| US9592729B2 (en) | 2010-11-17 | 2017-03-14 | Aisan Kogyo Kabushiki Kaisha | Fuel tank |
| JP2017068038A (ja) * | 2015-09-30 | 2017-04-06 | ブラザー工業株式会社 | シート搬送装置及び画像形成システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3085328B2 (ja) | 2000-09-04 |
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000613 |
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