JPH06119722A - Device and method for pcm signal reproduction - Google Patents
Device and method for pcm signal reproductionInfo
- Publication number
- JPH06119722A JPH06119722A JP26457292A JP26457292A JPH06119722A JP H06119722 A JPH06119722 A JP H06119722A JP 26457292 A JP26457292 A JP 26457292A JP 26457292 A JP26457292 A JP 26457292A JP H06119722 A JPH06119722 A JP H06119722A
- Authority
- JP
- Japan
- Prior art keywords
- block
- error
- signal
- address
- detection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明はPCM信号再生装置およ
びPCM信号再生方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a PCM signal reproducing device and a PCM signal reproducing method.
【0002】[0002]
【従来の技術】従来の装置は特開昭−183059号記
載のように再生信号からアドレス信号を検出する際、記
録の際に連続した数を割当てられたブロックアドレス信
号とID信号に対して付加されたパリティ符号のチェッ
クと、続いた2ブロックから再生されたブロックアドレ
スが2個連続しているかチェックすることにより検出保
護を行っていた。また、8mmVTR−PCMフォーマ
ットのように、上記のパリティ符号が無く、連続した数
が割当てられたブロックアドレス信号と、1ブロック全
体の信号に対する誤り検出符号を持つ信号にたいして
は、ブロックアドレス検出条件を、続いた3個のブロッ
クより再生されたブロックアドレスが3連続であるこ
と、もしくは、続いた2個のブロックより再生されたブ
ロックアドレスが2連続でありかつ、連続したブロック
アドレスのうち前側のブロックアドレスが検出されたブ
ロックの誤り検出符号により誤り無とされることとする
など、検出されたブロックアドレスの連続条件と1ブロ
ック全体の信号に対する誤り検出符号の復号結果の組合
せた条件によって保護を行っていた。2. Description of the Related Art In the prior art, when an address signal is detected from a reproduction signal as described in Japanese Patent Laid-Open No. 183059, a continuous number is added to the allocated block address signal and ID signal during recording. The detection protection is performed by checking the generated parity code and checking whether two block addresses reproduced from the following two blocks are continuous. Further, as in the 8 mm VTR-PCM format, the block address detection condition is set for the block address signal to which the above-mentioned parity code is absent and a continuous number is allocated and the signal having the error detection code for the signal of one block as a whole. 3 consecutive block addresses reproduced from the following 3 blocks, or 2 consecutive block addresses reproduced from the following 2 blocks, and the previous block address of the consecutive block addresses Is determined to be error-free by the error detection code of the detected block. For example, the protection is performed by a combination of the continuous condition of the detected block address and the decoding result of the error detection code for the signal of the entire block. It was
【0003】[0003]
【発明が解決しようとする課題】上記従来技術では、あ
るn番目のブロックの誤り検出符号が誤り無としていて
も、正しいブロックアドレスを検出していない場合が発
生する。即ち、n番目のブロックのデータを誤ってm番
目のブロックのデータとして誤って処理しているにもか
かわらず、即ちn番目のブロックのデータは誤っている
にもかかわらず、誤り検出符号の復号結果は、誤り無と
してしまう。そのため、誤り検出符号の復号結果を基に
誤り訂正を行っても、誤訂正が生じてしまうことになっ
た。In the above conventional technique, there is a case where the correct block address is not detected even if the error detection code of a certain n-th block has no error. That is, although the data of the nth block is erroneously processed as the data of the mth block, that is, the data of the nth block is erroneous, the error detection code is decoded. The result is no error. Therefore, even if error correction is performed based on the decoding result of the error detection code, erroneous correction will occur.
【0004】本発明の目的は、n番目のブロックのデー
タを誤ってm番目のブロックのデータとして誤って処理
しても、誤訂正が生じ無いようにすることに有る。An object of the present invention is to prevent erroneous correction even if the data of the nth block is erroneously processed as the data of the mth block.
【0005】[0005]
【課題を解決するための手段】上記目的を達成するため
には、ブロックアドレス検出条件が不成立の場合は、強
制的に誤り検出符号復号結果を誤り状態に書き換える復
号結果禁止回路を設けることにより達成される。In order to achieve the above object, it is achieved by providing a decoding result prohibition circuit for forcibly rewriting the error detection code decoding result to the error state when the block address detection condition is not satisfied. To be done.
【0006】[0006]
【作用】本発明では、n番目のブロックのデータからブ
ロックアドレスを検出するときに、検出条件が成立せ
ず、ブロックアドレス検出保護回路によって、ブロック
アドレスはmであるとされた場合でも、誤り検出符号復
号結果マスクフラグがブロックアドレス検出条件の不成
立によってセットされ、復号結果ゲート回路は誤り検出
符号復号結果マスクフラグに従ってn番目のブロックの
復号結果を誤り状態に書き換える。従って、m番目の信
号として処理される誤ったデータには、(実際にはn番
目のブロックのデータ)誤り状態の復号結果が付加さ
れ、誤訂正は生じない。According to the present invention, when the block address is detected from the data of the nth block, the detection condition is not satisfied, and the block address detection protection circuit detects the error even if the block address is m. The code decoding result mask flag is set when the block address detection condition is not satisfied, and the decoding result gate circuit rewrites the decoding result of the nth block into an error state according to the error detection code decoding result mask flag. Therefore, the erroneous data processed as the m-th signal is added with the decoding result of the error state (actually, the data of the n-th block), and erroneous correction does not occur.
【0007】[0007]
【実施例】本発明の一実施例を図1,図2,図3を用い
て説明する。図1は本発明によるPCM再生装置のブロ
ック図、図2は記録時に生成される8mmVTR(NT
SC)のデータ信号の構成を示した記録信号フォーマッ
ト、図3は、本発明の動作を示すフローチャートであ
る。以下、実施例においては図2のフォーマットに従っ
た信号を対象とするものである。図2において201は
記録テープ、202は回転ヘッドがテープに接する22
1°の間記録される1トラックの信号である。この1ト
ラックの信号のうちPCMエリアのみを図2bに詳細に
示す。PCMエリアは、2.06°の最短波長信号が記
録されたクロックのエリアを含めた5°のマージンエリ
ア、データが記録されている26.32°のデータエリ
ア、2.06°のクロックエリア、ビデオ信号との分離
を目的とした2.62°のガードバンドの合計36°か
らなる。データエリアは132個のブロックからなる。
1ブロックの構成を図2cに示す。1ブロックは、ブロ
ックの先頭を示すSYNC−CODE、各ブロックごと
に与えられた連続した数であり独立したアドレスを与え
るブロックアドレス(これは0〜131の数字が割当て
られている)、W0〜W7の8ワード(8bit=1ワ
ード)のPCMデータ、上記PCMコードに付加されて
いるP,Q2ワードの誤り訂正符号、及びSYNCを除
いた1ブロック全てのデータにたいして付加されている
誤り検出符号(CRCコード)からなる。次に、この構
成に従い、記録された信号を再生する実施例の説明を行
う。図1において1は磁気ヘッドが取付けられた回転シ
リンダ、2は磁気テープ、3は再生アンプ、16は回転
系、テープ走行系等の制御を行うサーボ回路である。磁
気テープから読み出された再生信号は同期回路5によっ
て同期信号の検出及び欠落時の保護を行い確定された同
期タイミングによってPCM信号再生装置と再生信号の
同期をとるとともに、復調回路4により復調される。同
期回路5は、同時に1ブロックのデータが磁気テープよ
り再生される時間と等しい周期のタイミング信号を生成
する。復調されたデータはCRC復号回路7、ブロック
アドレス検出保護回路6に送られる。CRC復号回路7
では、記録したときに付加したCRCコードからデータ
の可否をチェックし結果をCRCゲート回路8及びブロ
ックアドレス検出保護回路6に送る。ブロックアドレス
検出保護回路6では復調回路4から送られた再生された
ブロックアドレスがn,n+1と2連続であり、かつ、
CRC復号回路7から送られてくるCRCチェックの結
果のうちのn番目のブロックのCRCチェックの結果が
誤り状態でなければブロックアドレスを検出(図3−3
02)、検出できない場合は同期回路5からのブロック
周期タイミング信号に同期してブロックアドレスを1加
えることにより、内挿して保護されたブロックアドレス
(以下保護アドレスと期す)を生成する。保護アドレス
はアドレス制御回路14に送られる。また、ブロックア
ドレス検出保護回路6は同時にブロックアドレスを検出
できれば0(図3−303)、検出できなければ1(図
3−304)となるフラグ信号をCRCゲート回路8に
送る。CRCゲート回路8ではCRCマスクフラグが1
である場合は、CRCチェック結果を強制的に誤り状態
に書き替えられる(図3−306)。このCRCゲート
回路8による強制書替えの動作はシステムコントローラ
15によって停止させることもできる。すなわち、特殊
再生時など、再生状態の悪いときだけにCRCゲート回
路8の動作を限定できる。上記の保護アドレスは、アド
レス制御回路14に送られる。ここでメモリに書き込む
アドレスが生成され、復調回路4からのデータとCRC
ゲート回路8からのCRCチェック結果がメモリ9に書
き込まれる。メモリ9に書き込まれたデータとCRCチ
ェック結果は、誤り訂正回路10に送られ誤りの検出訂
正を行い、再びメモリ9に書き込む。なお、この誤り訂
正は、CRCチェック結果をフラグとして用いPパリテ
ィにより訂正を行い、次にPパリティによる訂正が行え
たかを示すフラグとしてQパリティによって訂正を行
う。この誤り訂正の説明でもちいたフラグとは、訂正を
行うときにどのデータが誤っているかを示すものであ
り、示されたデータをパリティによって訂正するもので
ある。再びメモリ9に書き込まれたデータは、補間回路
11に送られ補間された後、D/A変換器12によりア
ナログ信号に変換されて出力される。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a block diagram of a PCM reproducing apparatus according to the present invention, and FIG. 2 is an 8 mm VTR (NT) generated at the time of recording.
FIG. 3 is a flow chart showing the operation of the present invention. FIG. 3 is a recording signal format showing the configuration of the data signal of (SC). In the following, the embodiments are intended for signals according to the format of FIG. In FIG. 2, reference numeral 201 is a recording tape, and 202 is a rotary head contacting the tape 22.
This is a signal of one track recorded for 1 °. Only the PCM area of the signal of one track is shown in detail in FIG. 2b. The PCM area includes a margin area of 5 ° including a clock area in which a shortest wavelength signal of 2.06 ° is recorded, a data area of 26.32 ° in which data is recorded, a clock area of 2.06 °, It consists of a total of 36 ° of 2.62 ° guard bands for separation from the video signal. The data area consists of 132 blocks.
The structure of one block is shown in FIG. 2c. One block is a SYNC-CODE indicating the beginning of the block, a block address which is a continuous number given to each block and gives an independent address (the numbers 0 to 131 are assigned), W0 to W7. 8 word (8 bit = 1 word) PCM data, P and Q 2 word error correction code added to the PCM code, and error detection code (CRC) added to all data of one block except SYNC. Code). Next, an example of reproducing the recorded signal according to this configuration will be described. In FIG. 1, 1 is a rotary cylinder to which a magnetic head is attached, 2 is a magnetic tape, 3 is a reproducing amplifier, and 16 is a servo circuit for controlling a rotating system, a tape running system and the like. The reproduction signal read from the magnetic tape is detected by the synchronization circuit 5 and protected when the synchronization signal is lost, and the reproduction signal is synchronized with the PCM signal reproducing device at the determined synchronization timing and demodulated by the demodulation circuit 4. It The synchronizing circuit 5 simultaneously generates a timing signal having a cycle equal to the time when one block of data is reproduced from the magnetic tape. The demodulated data is sent to the CRC decoding circuit 7 and the block address detection protection circuit 6. CRC decoding circuit 7
Then, the availability of data is checked from the CRC code added at the time of recording, and the result is sent to the CRC gate circuit 8 and the block address detection protection circuit 6. In the block address detection protection circuit 6, the reproduced block addresses sent from the demodulation circuit 4 are n, n + 1 and 2 consecutive, and
If the CRC check result of the nth block among the CRC check results sent from the CRC decoding circuit 7 is not in the error state, the block address is detected (FIG. 3-3).
02) If it cannot be detected, one block address is added in synchronization with the block cycle timing signal from the synchronizing circuit 5 to generate an interpolated protected block address (hereinafter referred to as a protected address). The protected address is sent to the address control circuit 14. Further, the block address detection protection circuit 6 sends to the CRC gate circuit 8 a flag signal which becomes 0 (FIG. 3-303) if it can detect the block address at the same time, and 1 (FIG. 3-304) if it cannot detect the block address. In the CRC gate circuit 8, the CRC mask flag is 1
If it is, the CRC check result is forcibly rewritten to the error state (FIG. 3-306). The operation of forced rewriting by the CRC gate circuit 8 can be stopped by the system controller 15. That is, the operation of the CRC gate circuit 8 can be limited only when the reproduction state is bad, such as during special reproduction. The protected address is sent to the address control circuit 14. An address to be written in the memory is generated here, and the data from the demodulation circuit 4 and the CRC are generated.
The CRC check result from the gate circuit 8 is written in the memory 9. The data written in the memory 9 and the CRC check result are sent to the error correction circuit 10 to detect and correct the error, and then written in the memory 9 again. In this error correction, the CRC check result is used as a flag to perform correction with P parity, and then the Q parity is used as a flag indicating whether correction with P parity has been performed. The flag used in the description of this error correction indicates which data is erroneous when the correction is performed, and corrects the indicated data by parity. The data written in the memory 9 again is sent to the interpolation circuit 11 and interpolated, and then converted into an analog signal by the D / A converter 12 and output.
【0008】以上本実施例によれば、8mmVTR−P
CMの信号を再生する場合、ブロックアドレス検出保護
回路6が検出不可とし内挿を行い、n番目のブロックの
信号を誤ってm番目の信号として扱っても、CRCチェ
ック結果は強制的に誤り状態とされるので、誤訂正は生
じず、再生音に異音は生じない。即ち、1トラックの先
頭等において連続的に信号に誤りの発生しやすい、特殊
再生の場合にも異音の発生を防げる。As described above, according to this embodiment, the 8 mm VTR-P is used.
When the CM signal is reproduced, the block address detection protection circuit 6 does not detect it and performs interpolation, and even if the signal of the nth block is mistakenly treated as the mth signal, the CRC check result is forced to be in an error state. Therefore, no erroneous correction occurs and no abnormal noise occurs in the reproduced sound. That is, it is possible to prevent the occurrence of abnormal noise even in the special reproduction, in which the error is likely to occur continuously in the signal at the beginning of one track.
【0009】上記実施例を図4を用いて、更に詳細な説
明を行う。図4は本発明の動作の概念を示すタイミング
チャートである。401は再生データが復調回路4に入
力されるタイミング、402は保護ブロックアドレスの
変化タイミング。403はCRCマスクフラグの変化タ
イミング。404はCRCゲート回路8からメモリ9に
出力されるCRCチェック結果を示す。ここでブロック
アドレス検出の条件は上記実施例の説明と同じで、復調
回路4から送られたブロックアドレスが2連続であり、
そのうちの前側のブロックのCRCチェックの結果がO
Kであればブロックアドレスを保護アドレスとするもの
であるとする。まず、保護アドレス変化タイミングB点
ではn−1番目のブロックのCRCチェック結果が不可
であるためブロックアドレスはインククリメントされて
mとなる。この時同時にCRCマスクフラグはセットさ
れる。(403)これにより、n番目のブロックのCR
Cゲート回路8の出力は不可に書き替えられる。このn
番目のブロックのデータとCRCゲート回路からのCR
Cチェック結果はm番目のブロックのデータとして以後
処理される。次の、保護アドレス変化タイミングC点で
は、ブロックアドレスがn,n+1と連続であり、n番
目のブロックのCRCチェック結果はOKであるため、
ブロックアドレス検出条件は成立し、保護ブロックアド
レスをnとするとともに、CRCマスクフラグをリセッ
トする。CRCマスクフラグはリセットされたためn+
1番目のブロックのCRCチェック結果はそのままOK
としてCRCゲート回路8から出力される。こうして、
ブロックアドレスが内挿されるときは、CRCチェック
結果は強制的に誤り状態に書き替えられる。The above embodiment will be described in more detail with reference to FIG. FIG. 4 is a timing chart showing the concept of the operation of the present invention. Reference numeral 401 is a timing at which the reproduced data is input to the demodulation circuit 4, and 402 is a timing at which the protection block address changes. 403 is a change timing of the CRC mask flag. Reference numeral 404 indicates a CRC check result output from the CRC gate circuit 8 to the memory 9. Here, the conditions for block address detection are the same as those in the above-described embodiment, that is, the block addresses sent from the demodulation circuit 4 are two consecutive,
The result of the CRC check of the preceding block is O
If K, it is assumed that the block address is the protected address. First, at the protection address change timing B point, the CRC check result of the (n-1) th block is impossible, so the block address is incremented to m. At this time, the CRC mask flag is set at the same time. (403) As a result, the CR of the nth block
The output of the C gate circuit 8 can be rewritten to be impossible. This n
Data from the second block and CR from the CRC gate circuit
The C check result is subsequently processed as the data of the mth block. At the next protection address change timing C point, the block addresses are continuous with n and n + 1, and the CRC check result of the nth block is OK.
The block address detection condition is satisfied, the protection block address is set to n, and the CRC mask flag is reset. CRC mask flag has been reset n +
The CRC check result for the first block is OK
Is output from the CRC gate circuit 8. Thus
When the block address is interpolated, the CRC check result is forcibly rewritten to the error state.
【0010】[0010]
【発明の効果】ブロックアドレスの内装処理によりブロ
ックアドレスを誤って処理しても、該当ブロックの誤り
検出結果を強制的に、誤り状態に書き換える、これによ
り誤訂正を防げるのでデータ信頼性の高いPCM信号再
生装置が実現できる。Even if the block address is erroneously processed by the block address internal processing, the error detection result of the corresponding block is forcibly rewritten to the error state, thereby preventing erroneous correction, and thus the PCM having high data reliability. A signal reproducing device can be realized.
【図1】本発明によるPCM再生装置のブロック図であ
る。FIG. 1 is a block diagram of a PCM playback device according to the present invention.
【図2】8mmVTRのデータ信号の構成を示した記録
信号フォーマットを示す図である。FIG. 2 is a diagram showing a recording signal format showing a configuration of an 8 mm VTR data signal.
【図3】本発明の動作を示すフローチャートである。FIG. 3 is a flowchart showing the operation of the present invention.
【図4】本発明の動作タイミングを示すタイミングチャ
ートである。FIG. 4 is a timing chart showing the operation timing of the present invention.
4…復調回路、5…同期回路、6…ブロックアドレス検
出保護回路、7…CRC復号回路、8…CRCゲート回
路、14…アドレス制御回路、201…記録テープ、2
02…記録される1トラックの信号。4 ... Demodulation circuit, 5 ... Synchronization circuit, 6 ... Block address detection protection circuit, 7 ... CRC decoding circuit, 8 ... CRC gate circuit, 14 ... Address control circuit, 201 ... Recording tape, 2
02 ... 1 track signal to be recorded.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 遠岳 康弘 茨城県勝田市稲田1410番地株式会社日立製 作所AV機器事業部内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Yasuhiro Togaku 1410 Inada, Katsuta City, Ibaraki Prefecture Hitachi Ltd. AV Equipment Division
Claims (6)
各ブロックごとに、ブロックの先頭に付加されたブロッ
ク同期信号と、連続した数として付加されたブロックア
ドレスコードと、前記ブロック同期信号を除いたブロッ
クのデータに対して付加された誤り検出符号もしくは、
誤り訂正符号があり、複数ブロック単位で記録された記
録媒体を再生するPCM信号再生装置において、 前記ブロック同期信号を検出するブロック同期回路、ブ
ロック同期回路の検出出力を基準に再生データが記憶さ
れる一時記憶手段、前記誤り検出符号もしくは誤り訂正
符号により誤りを判定する誤り検出手段、再生信号の連
続したn個(n:整数)のブロックから前記ブロックア
ドレスがn個連続検出したことを判断するブロックアド
レス連続判定手段と、前記誤り検出手段とブロックアド
レス連続判定手段の結果によって、前記検出ブロックア
ドレスによって上記一時記憶手段のアドレス値を決定す
るブロックアドレス検出保護手段と、上記ブロックアド
レス検出保護手段がブロックアドレスを検出しない状態
のとき、前記誤り検出手段の検出結果を強制的に誤り状
態とするゲート手段を具備したことを特徴とするPCM
信号再生装置。1. Data is divided into blocks, and
For each block, a block synchronization signal added to the beginning of the block, a block address code added as a continuous number, and an error detection code added to the data of the block excluding the block synchronization signal, or
In a PCM signal reproducing apparatus for reproducing a recording medium having an error correction code and recorded in a unit of a plurality of blocks, a block synchronizing circuit for detecting the block synchronizing signal, and reproduced data is stored based on a detection output of the block synchronizing circuit. Temporary storage means, error detection means for judging an error by the error detection code or error correction code, block for judging that n block addresses have been continuously detected from n consecutive (n: integer) blocks of a reproduced signal. The address continuity determination means, the block address detection protection means for determining the address value of the temporary storage means by the detected block address based on the results of the error detection means and the block address continuity determination means, and the block address detection protection means block If the address is not detected, the error detection PCM characterized by comprising gate means for forcibly bringing the detection result of the stage into an error state.
Signal reproduction device.
各ブロックごとに、ブロックの先頭に付加されたブロッ
ク同期信号と、連続した数として付加されたブロックア
ドレスコードと、前記ブロック同期信号を除いたブロッ
クのデータに対して付加された誤り検出符号もしくは、
誤り訂正符号があり、複数ブロック単位で記録された記
録媒体を再生するPCM信号再生装置において、 前記ブロック同期信号を検出し、検出されたブロック同
期信号を基準に再生データを一時記憶手段に記憶し、前
記誤り検出符号もしくは誤り訂正符号により誤りを判定
し、再生信号の連続したn個(n:整数)のブロックか
ら前記ブロックアドレスがn個連続検出したことを判断
した判断結果と前記誤り検出の結果によって、前記検出
ブロックアドレスに上記一時記憶手段のアドレス値を決
定し、上記ブロックアドレス検出保護手段がブロックア
ドレスを検出しない状態のとき、前記誤り検出手段の検
出結果を強制的に誤り状態とすることを特徴とするPC
M信号再生方法。2. The data is divided into blocks and
For each block, a block synchronization signal added to the beginning of the block, a block address code added as a continuous number, and an error detection code added to the data of the block excluding the block synchronization signal, or
In a PCM signal reproducing device for reproducing a recording medium having an error correction code and recorded in a unit of a plurality of blocks, the block synchronization signal is detected, and reproduction data is stored in a temporary storage means on the basis of the detected block synchronization signal. An error is determined by the error detection code or the error correction code, and it is determined that n consecutive block addresses have been detected from n consecutive (n: integer) blocks of the reproduction signal and the error detection result. According to the result, the address value of the temporary storage means is determined as the detection block address, and when the block address detection protection means does not detect the block address, the detection result of the error detection means is forcibly set to the error state. PC characterized by
M signal reproduction method.
て、前記ゲート手段の動作を停止させるシステム制御手
段を具備することを特徴とするPCM信号再生装置。3. The PCM signal reproducing apparatus according to claim 1, further comprising system control means for stopping the operation of the gate means.
て、前記ゲート手段の動作をさせる条件は、キュー,レ
ビュー,サーチを含む特殊再生時であることを特徴とす
るPCM信号再生装置。4. The PCM signal reproducing apparatus according to claim 3, wherein the condition for operating the gate means is special reproduction including cue, review, and search.
て、誤り検出符号はCRCコードであることを特徴とす
るPCM信号再生装置。5. The PCM signal reproducing apparatus according to claim 1, wherein the error detecting code is a CRC code.
て、誤り検出手段の検出結果を誤り有に書き替える処理
は、キュー,レビュー,サーチを含む特殊再生時に限定
することを特徴とするPCM信号再生方法。6. The PCM signal reproducing method according to claim 2, wherein the process of rewriting the detection result of the error detecting means to include an error is limited to a special reproduction including a queue, a review, and a search. PCM signal reproduction method.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26457292A JPH06119722A (en) | 1992-10-02 | 1992-10-02 | Device and method for pcm signal reproduction |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26457292A JPH06119722A (en) | 1992-10-02 | 1992-10-02 | Device and method for pcm signal reproduction |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06119722A true JPH06119722A (en) | 1994-04-28 |
Family
ID=17405157
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26457292A Pending JPH06119722A (en) | 1992-10-02 | 1992-10-02 | Device and method for pcm signal reproduction |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06119722A (en) |
-
1992
- 1992-10-02 JP JP26457292A patent/JPH06119722A/en active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH07107782B2 (en) | Digital tape recorder | |
US5021897A (en) | Memory system for recording and reproducing block unit data | |
US5854876A (en) | Circuit and method for sync detection and protection | |
US6522831B2 (en) | Reproducing apparatus | |
US5228041A (en) | Sync signal detection system in a memory system for recording and reproducing block unit data | |
JP3296087B2 (en) | Digital data recording method and its recording device and reproducing device | |
JPH06119722A (en) | Device and method for pcm signal reproduction | |
EP0833329A2 (en) | Reproducing apparatus for temporarily writing reproduced data into memory | |
US6209117B1 (en) | Method for canceling abnormal synchronization signal | |
JP2664267B2 (en) | Code error correction device | |
JPS61170964A (en) | Error correction controller | |
JPS6117060B2 (en) | ||
JPH0520804A (en) | Digital signal reproducer | |
JPH038176A (en) | Method and device for verification in recording digital data | |
JP2751415B2 (en) | Error detection and correction circuit | |
JPS63122377A (en) | Id protection circuit | |
JP2959320B2 (en) | ID code detection method and ID code detection device | |
JP2852290B2 (en) | Digital signal reproduction device | |
JPH06195875A (en) | Reproducing device | |
JPH056631A (en) | Code-error correcting apparatus | |
JPS63187471A (en) | Digital data recorder | |
JPS58161115A (en) | Digital sound recording and reproducing device | |
JPH0536209A (en) | Synchronizing pattern detecting circuit | |
JPH0215737A (en) | Block transmission device | |
JPH0541031A (en) | Digital signal reproducing device |