JPH06119469A

JPH06119469A - 半導体装置

Info

Publication number: JPH06119469A
Application number: JP4286602A
Authority: JP
Inventors: Koichiro Hashimoto; 鋼一郎橋本; Yutaka Shinagawa; 裕品川; Kazufumi Suzukawa; 一文鈴川; Tatsuro Totani; 達郎戸谷; Yoshimichi Shibukawa; 義導渋川
Original assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1992-10-01
Filing date: 1992-10-01
Publication date: 1994-04-28

Abstract

(57)【要約】【目的】ボンディング処理を施すことなく内蔵するマ
スクＲＯＭを使用不能な状態にしうるシングルチップマ
イクロコンピュータ等の半導体装置を実現する。これに
より、マイクロコンピュータ等の低コスト化を推進しつ
つ、その初期のユーザから得た情報の漏洩を防止する。【構成】マスクＲＯＭからなるリードオンリーメモリ
ＲＯＭの起動部ＲＯＭＳに、予め少なくともそのチャン
ネル上部の保護膜が部分的に除去又は薄くされかつ保護
膜形成後にイオン注入処理が選択的に施されることでそ
のしきい値電圧が選択的に変化される起動制御ＭＯＳＦ
ＥＴＣＮ１を設け、この起動制御ＭＯＳＦＥＴＣＮ１を
選択的にオン状態とすることでリードオンリーメモリＲ
ＯＭに対する起動制御信号ＲＯＭＥを選択的に無効とす
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置に関する
もので、例えば、マスクＲＯＭ（リードオンリーメモ
リ）を内蔵するシングルチップマイクロコンピュータ等
に利用して特に有効な技術に関するものである。

【０００２】

【従来の技術】フォトマスクの一部を部分的に変更して
記憶素子となるＭＯＳＦＥＴ（金属酸化物半導体型電界
効果トランジスタ。この明細書では、ＭＯＳＦＥＴをし
て絶縁ゲート型電界効果トランジスタの総称とする）の
コンタクト又は配線等を選択的に形成することで、ユー
ザ仕様に従ったプログラム等の書き込みを製造時に行う
いわゆるマスクＲＯＭがある。また、ストアドプログラ
ム方式の中央処理装置とマスクＲＯＭやランダムアクセ
スメモリ等の周辺デバイスとを１個の半導体基板に搭載
したいわゆるシングルチップマイクロコンピュータがあ
る。

【０００３】ＲＯＭを内蔵するシングルチップマイクロ
コンピュータについては、例えば、平成２年５月２５
日、株式会社技術評論社発行の『シングルチップ・マイ
コンＨ８活用全科』第１３頁等に記載されている。

【０００４】

【発明が解決しようとする課題】マスクＲＯＭを内蔵す
るシングルチップマイクロコンピュータでは、ユーザに
よってマスクＲＯＭに必要とされる記憶容量が異なり、
あるいはシステムの開発期間を縮小する意味あいから、
記憶容量の大きなマスクＲＯＭや書き換え可能ないわゆ
るプログラムＲＯＭを外付けするケースが多く、これに
ともなってマスクＲＯＭを必要としない比較的多くのユ
ーザが存在する。また、シングルチップマイクロコンピ
ュータを製造する側から見た場合、ユーザごとに仕様が
異なる製品を注文数よりも多く製造せざるを得ないた
め、余分な製品を他に転用できれば製造コストの低減に
寄与できる。しかるに、従来のシングルチップマイクロ
コンピュータでは、例えば図１０に点線で示されるよう
に、ボンディングパッドＰＲＯＭＣと回路の接地電位と
の間をボンディングし、起動制御端子ＥＮを定常的にハ
イレベルとすることで、マスクＲＯＭからなるリードオ
ンリーメモリＲＯＭを使用不能な状態にした後、シング
ルチップマイクロコンピュータをいわゆるパーシャル製
品として比較的低価格で提供する方法が採られる。

【０００５】ところが、上記方法では、マスクＲＯＭを
使用不能にするためのボンディング処理が個別に必要と
なり、マイクロコンピュータの低コスト化が阻害され
る。また、衝撃等によってボンディングワイヤが外れあ
るいは故意にパッケージを分解してボンディングワイヤ
を外す等により、マスクＲＯＭをアクセス可能な状態に
戻してその保持データを読み出すことが可能となり、こ
れによって初期のユーザから得た情報が他のユーザに漏
れてしまう。

【０００６】この発明の目的は、ボンディング処理を施
すことなく内蔵するマスクＲＯＭを使用不能な状態にし
うるシングルチップマイクロコンピュータ等の半導体装
置を提供することにある。この発明の他の目的は、マス
クＲＯＭを内蔵するシングルチップマイクロコンピュー
タ等の低コスト化を推進し、その初期のユーザから得た
情報の漏洩を防止することにある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、マスクＲＯＭを内蔵するシン
グルチップマイクロコンピュータ等において、マスクＲ
ＯＭの起動部に、予め少なくともそのチャンネル上部の
保護膜が選択的に除去又は薄くされかつ保護膜形成後に
イオン注入処理が選択的に施されることでそのしきい値
電圧が選択的に変化される起動制御ＭＯＳＦＥＴを設
け、この起動制御ＭＯＳＦＥＴを選択的にオン状態とす
ることでマスクＲＯＭに対する起動制御信号を選択的に
無効とする。

【０００９】

【作用】上記手段によれば、ボンディング処理を施すこ
となく、しかもウエハ状態で一括してあるいはパッケー
ジ封入前の任意の製造工程において、内蔵するマスクＲ
ＯＭを選択的にかつ確実に使用不能な状態としうるシン
グルチップマイクロコンピュータ等の半導体装置を実現
することができる。この結果、マスクＲＯＭを内蔵する
シングルチップマイクロコンピュータ等の低コスト化を
推進し、その初期のユーザから得た情報の漏洩を防止す
ることができる。

【００１０】

【実施例】図１には、この発明が適用されたシングルチ
ップマイクロコンピュータの一実施例のブロック図が示
されている。同図をもとに、まずこの実施例のシングル
チップマイクロコンピュータの構成及び動作の概要につ
いて説明する。なお、図１の各ブロックを構成する回路
素子は、公知の半導体集積回路の製造技術により、単結
晶シリコンのような１個の半導体基板上に形成される。

【００１１】図１において、この実施例のシングルチッ
プマイクロコンピュータは、特に制限されないが、いわ
ゆるストアドプログラム方式の中央処理装置ＣＰＵとク
ロック発生回路ＣＰＧとを備え、内部バスＩＢＵＳを介
して上記中央処理装置ＣＰＵに結合されるタイマー回路
ＴＩＭ，バスコントローラＢＵＳＣ，リードオンリーメ
モリＲＯＭ，ランダムアクセスメモリＲＡＭ，シリアル
コミュニケーションインタフェースＳＣＩ及びＡ／Ｄ変
換器を備える。マイクロコンピュータには、外部端子Ｖ
ＣＣ及びＶＳＳを介して電源電圧ＶＣＣ及び接地電位Ｖ
ＳＳがそれぞれ供給され、外部端子ＡＶＣＣ及びＡＶＳ
Ｓを介して電源電圧ＡＶＣＣ及び接地電位ＡＶＳＳがそ
れぞれ供給される。このうち、電源電圧ＶＣＣ及び接地
電位ＶＳＳは、中央処理装置ＣＰＵを含むディジタル回
路の動作電源として供給され、電源電圧ＡＶＣＣ及び接
地電位ＡＶＳＳは、Ａ／Ｄ変換器等のアナログ回路の動
作電源として供給される。中央処理装置ＣＰＵには、外
部端子ＳＴＢＹ及びＲＥＳを介して、システム制御信号
となるスタンバイ信号ＳＴＢＹ及びリセット信号ＲＥＳ
がそれぞれ供給される。なお、電源電圧ＶＣＣ及びＡＶ
ＣＣは、特に制限されないが、＋５Ｖのような正の電源
電圧とされる。

【００１２】中央処理装置ＣＰＵは、リードオンリーメ
モリＲＯＭに格納されるユーザプログラムに従ってステ
ップ制御され、所定の演算処理を実行するとともに、マ
イクロコンピュータの各部を統括・制御する。また、ク
ロック発生回路ＣＰＧは、外部端子ＸＴＡＬ及びＥＸＴ
ＡＬを介して図示されない外部の水晶発振子に結合さ
れ、所定の周波数のクロック信号を形成して、マイクロ
コンピュータの各部に供給する。タイマー回路ＴＩＭ
は、クロック発生回路ＣＰＧから供給されるクロック信
号に従って時間を計時し、中央処理装置ＣＰＵの時間管
理に供する。また、バスコントローラＢＵＳＣは、内部
バスＩＢＵＳへのアクセスを統括し、中央処理装置ＣＰ
Ｕと各周辺デバイスとの間の情報授受を制御する。この
実施例において、バスコントローラＢＵＳＣは、後述す
るように、リードオンリーメモリＲＯＭを起動するため
のＲＯＭ起動部ＲＯＭＳを含む。

【００１３】一方、リードオンリーメモリＲＯＭは、所
定の記憶容量を有するマスクＲＯＭからなり、中央処理
装置ＣＰＵの制御に必要なプログラムや固定データ等を
格納する。また、ランダムアクセスメモリＲＡＭは、例
えば所定の記憶容量を有するスタティック型ＲＡＭから
なり、中央処理装置ＣＰＵによる演算結果や制御データ
等を一時的に格納する。さらに、シリアルコミュニケー
ションインタフェースＳＣＩは、例えばマイクロコンピ
ュータの外部に結合されるシリアル入出力装置と中央処
理装置ＣＰＵ又はランダムアクセスメモリＲＡＭとの間
のデータ授受を統括・制御する。また、Ａ／Ｄ変換器
は、外部の各種センサ等から図示されない外部端子Ａｉ
ｎを介して入力されるアナログ入力信号を、例えば１０
ビットのディジタル信号に変換し、内部バスＩＢＵＳを
介して中央処理装置ＣＰＵ又はランダムアクセスメモリ
ＲＡＭに供給する。

【００１４】なお、この実施例のシングルチップマイク
ロコンピュータでは、後述するように、保護膜形成後の
半導体基板に所定のイオン注入処理を施し、バスコント
ローラＢＵＳＣのＲＯＭ起動部ＲＯＭＳに含まれる起動
制御ＭＯＳＦＥＴをオフ状態とすることで、リードオン
リーメモリＲＯＭを使用不能な状態にすることができ
る。このようにリードオンリーメモリＲＯＭが使用不能
な状態とされたシングルチップマイクロコンピュータ
は、いわゆるパーシャル製品として、比較的低価格で初
期のユーザ以外のユーザに提供される。

【００１５】この実施例のマイクロコンピュータは、さ
らに、外部装置とのインタフェースとなる９個の入出力
ポートＩＯＰ１〜ＩＯＰ９とを備える。これらの入出力
ポートは、その一方において内部バスＩＢＵＳに結合さ
れ、その他方において外部の入出力装置ならびにセンサ
等に結合される。

【００１６】図２には、図１のシングルチップマイクロ
コンピュータの一実施例の基板配置図が示されている。
同図により、この実施例のシングルチップマイクロコン
ピュータのレイアウトの概要について説明する。なお、
以下の説明では、図２の位置関係をもって半導体基板面
上での上下左右を表す。

【００１７】図２において、シングルチップマイクロコ
ンピュータを構成する各部は、Ｐ型単結晶シリコンを基
体とする１個の半導体基板ＰＳＵＢ上に形成される。こ
のうち、９個の入出力ポートＩＯＰ１〜ＩＯＰ９ならび
に各入出力端子に対応して設けられる多数のボンディン
グパッドを含む入出力部ＩＯＰは、半導体基板ＰＳＵＢ
の四辺にそって配置され、その内側左上部には、中央処
理装置ＣＰＵが配置される。中央処理装置ＣＰＵの下左
部には、マスクＲＯＭからなるリードオンリーメモリＲ
ＯＭが配置され、その右側には、スタティック型ＲＡＭ
等からなるランダムアクセスメモリＲＡＭが配置され
る。また、ランダムアクセスメモリＲＡＭの上部には、
ＲＯＭ起動部ＲＯＭＳを含むバスコントローラＢＵＳＣ
が配置される。さらに、中央処理装置ＣＰＵの右側に
は、クロック発生回路ＣＰＧ及びタイマー回路ＴＩＭが
配置され、その右側には、Ａ／Ｄ変換器及びシリアルコ
ミュニケーションインタフェースＳＣＩが配置される。

【００１８】この実施例において、ＲＯＭ起動部ＲＯＭ
Ｓは、後述するように、素子及び配線等を保護するため
の保護膜がそのチャンネル上部において部分的に除去又
は薄くされる起動制御ＭＯＳＦＥＴを含む。言い換える
ならば、半導体基板ＰＳＵＢ上に形成される保護膜は、
ＲＯＭ起動部ＲＯＭＳの起動制御ＭＯＳＦＥＴのチャン
ネル上部を除いて所定の厚さとされ、その下層に形成さ
れた素子及び配線等を確実に保護する。保護膜形成後の
半導体基板ＰＳＵＢ上には、多数のマイクロコンピュー
タチップが形成されたウエハ状態において一括して、あ
るいはパッケージ封入前の任意の工程において個別に、
所定のイオン注入処理が選択的に施される。この結果、
上記起動制御ＭＯＳＦＥＴは、そのしきい値電圧が選択
的に高くされ、オフ状態となって、リードオンリーメモ
リＲＯＭに対するアクセスが選択的に禁止されるものと
なる。

【００１９】図３には、図１のシングルチップマイクロ
コンピュータに含まれるＲＯＭ起動部ＲＯＭＳのイオン
注入前における一実施例の回路図が示され、図４には、
そのイオン注入後における一実施例の回路図が示されて
いる。また、図５には、図３及び図４のＲＯＭ起動部Ｒ
ＯＭＳに含まれる起動制御ＭＯＳＦＥＴＣＮ１の一実施
例の断面構造図が示されている。これらの図をもとに、
この実施例のマイクロコンピュータに含まれるＲＯＭ起
動部ＲＯＭＳの具体的構成及び動作ならびにその特徴に
ついて説明する。なお、以下の回路図において、そのチ
ャンネル（バックゲート）部に矢印が付されるＭＯＳＦ
ＥＴはＰチャンネル型であって、矢印の付されないＮチ
ャンネルＭＯＳＦＥＴと区別して示される。

【００２０】図３において、ＲＯＭ起動部ＲＯＭＳは、
特に制限されないが、そのドレインにＲＯＭ起動制御信
号ＲＯＭＥを受けるＮチャンネル型の起動制御ＭＯＳＦ
ＥＴＣＮ１を含む。この起動制御ＭＯＳＦＥＴＣＮ１の
ゲートは、回路の接地電位に結合される。また、そのソ
ースは、リードオンリーメモリＲＯＭの起動制御端子Ｅ
Ｎに結合されるとともに、ＰチャンネルＭＯＳＦＥＴＱ
Ｐ１を介して回路の電源電圧に結合される。ＭＯＳＦＥ
ＴＱＰ１は、そのゲートが回路の接地電位に結合される
ことで、定常的にオン状態とされる。なお、回路の電源
電圧は、前記電源電圧ＶＣＣすなわち＋５Ｖのような正
の電源電圧とされる。また、ＲＯＭ起動制御信号ＲＯＭ
Ｅは、図示されないブレークコントローラＢＲＣの前段
回路によって形成され、リードオンリーメモリＲＯＭの
非選択時において回路の電源電圧のようなハイレベルと
され、リードオンリーメモリＲＯＭの選択時において回
路の接地電位のようなロウレベルとされる。

【００２１】この実施例において、起動制御ＭＯＳＦＥ
ＴＣＮ１は、素子又は配線等を形成するための一連の製
造工程が終了した通常の状態で、言い換えるならばイオ
ン注入処理が施されない状態で、比較的低いしきい値電
圧（Ｖｔｈ）を持つように設計される。また、素子又は
配線等を保護するために半導体基板ＰＳＵＢの最上層に
形成される保護膜ＰＶは、図５に示されるように、起動
制御ＭＯＳＦＥＴＣＮ１のチャンネル上部つまりはゲー
ト層ＦＧ上部において部分的に除去され、起動制御ＭＯ
ＳＦＥＴＣＮ１は、保護膜形成後、半導体基板ＰＳＵＢ
の全面にわたって所定のイオン注入処理が施されること
で、そのしきい値電圧が選択的に高くされる。なお、図
５の実施例では、起動制御ＭＯＳＦＥＴＣＮ１のゲート
層ＦＧ上部に形成される層間絶縁膜ＩＳＢは、ロコスＬ
ＯＣＯＳ上部やその他のＭＯＳＦＥＴのゲート層ＦＧ上
部に形成される層間絶縁膜と同様な厚みとされる。ま
た、起動制御ＭＯＳＦＥＴＣＮ１のドレイン及びソース
となる二つのＮ型拡散層ＤＮは、対応する金属配線層Ｍ
Ｌを介してブレークコントローラＢＲＣの前段回路又は
リードオンリーメモリＲＯＭの起動制御端子ＥＮにそれ
ぞれ結合される。

【００２２】イオン注入処理が施されず、起動制御ＭＯ
ＳＦＥＴＣＮ１のしきい値電圧が比較的低くされると
き、ＲＯＭ起動部ＲＯＭＳでは、起動制御ＭＯＳＦＥＴ
ＣＮ１が定常的にオン状態となり、リードオンリーメモ
リＲＯＭの起動制御端子ＥＮには、図示されない前段回
路によって形成されるＲＯＭ起動制御信号ＲＯＭＥが伝
達される。このため、リードオンリーメモリＲＯＭは、
ＲＯＭ起動制御信号ＲＯＭＥがロウレベルとされること
で、選択的に選択状態とされる。このとき、リードオン
リーメモリＲＯＭは、内部バスＩＢＵＳのアドレスバス
を介して供給されるｉ＋１ビットのアドレス信号Ａ０〜
Ａｉに従ってｊ＋１個のメモリセルを選択してその保持
データを読み出し、読み出しデータＤ０〜Ｄｊとして内
部バスＩＢＵＳのデータバスを介して中央処理装置ＣＰ
Ｕ等に出力する。

【００２３】一方、図４に示されるように、保護膜形成
後の半導体基板ＰＳＵＢにイオン注入処理が施され、起
動制御ＭＯＳＦＥＴＣＮ１のしきい値電圧が比較的高く
されると、ＲＯＭ起動部ＲＯＭＳでは、起動制御ＭＯＳ
ＦＥＴＣＮ１がオフ状態となる。したがって、リードオ
ンリーメモリＲＯＭの起動制御端子ＥＮには、ＲＯＭ起
動制御信号ＲＯＭＥが伝達されず、ＭＯＳＦＥＴＱＰ１
を介して回路の電源電圧のようなハイレベルが定常的に
供給される。このため、リードオンリーメモリＲＯＭ
は、ＲＯＭ起動制御信号ＲＯＭＥの論理レベルに関係な
く定常的に非選択状態とされ、アクセス不能な状態とな
る。

【００２４】つまり、この実施例のマイクロコンピュー
タでは、保護膜形成後の半導体基板ＰＳＵＢにイオン注
入処理という特殊な処理を施すことで、言い換えるなら
ば所定のボンディングパッドに対するボンディング処理
を施すことなく、起動制御ＭＯＳＦＥＴＣＮ１を選択的
にオフ状態とし、リードオンリーメモリＲＯＭを使用不
能な状態とすることができる。また、このようなイオン
注入処理は、周知のように、多数のマイクロコンピュー
タチップが形成されるウエハ状態で一括して、あるいは
パッケージ封入前の任意の工程において行うことができ
るとともに、一旦高くされた起動制御ＭＯＳＦＥＴのし
きい値電圧をもとに戻すことは困難であり、リードオン
リーメモリＲＯＭの内容を故意に読み取ることは困難と
なる。これらの結果、リードオンリーメモリＲＯＭを内
蔵するシングルチップマイクロコンピュータの低コスト
化を推進できるとともに、その初期のユーザから得た情
報の他のユーザへの漏洩を防止することができるもので
ある。

【００２５】以上の本実施例に示されるように、この発
明をマスクＲＯＭを内蔵するシングルチップマイクロコ
ンピュータ等の半導体装置に適用することで、次のよう
な作用効果が得られる。すなわち、（１）マスクＲＯＭの起動部に、予め少なくともそのチ
ャンネル上部の保護膜が部分的に除去されかつ保護膜形
成後にイオン注入処理が選択的に施されることでそのし
きい値電圧が選択的に変化される起動制御ＭＯＳＦＥＴ
を設け、この起動制御ＭＯＳＦＥＴを選択的にオン状態
とすることでマスクＲＯＭに対する起動制御信号を選択
的に無効とすることにより、ボンディング処理を施すこ
となく、内蔵するマスクＲＯＭを選択的にかつ確実に使
用不能な状態としうるシングルチップマイクロコンピュ
ータ等を実現できるという効果が得られる。

【００２６】（２）上記（１）項におけるイオン注入処
理は、多数のマイクロコンピュータチップが形成された
ウエハ状態で一括して、あるいはパッケージ封入前の任
意の製造工程において行うことができるため、シングル
チップマイクロコンピュータの製造工程を効率化できる
という効果が得られる。（３）上記（１）項において、イオン注入という特殊な
処理によってマスクＲＯＭを使用不能な状態とすること
で、パッケージ分解等によりマスクＲＯＭが容易に使用
可能な状態に戻されるのを防止できるという効果が得ら
れる。（４）上記（１）項ないし（３）項により、マスクＲＯ
Ｍを内蔵するシングルチップマイクロコンピュータ等の
低コスト化を推進し、その初期のユーザから得た情報の
漏洩を防止することができるという効果が得られる。

【００２７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、シングルチップマイクロコンピュー
タは、ランダムアクセスメモリＲＡＭやシリアルコミュ
ニケーションインタフェースＳＣＩ等を含まないもので
あってもよいし、そのブロック構成は、種々の実施形態
を採りうる。図２において、ＲＯＭ起動部ＲＯＭＳは、
リードオンリーメモリＲＯＭに含まれるものとしてもよ
いし、各部の具体的なレイアウトは、この実施例による
制約を受けない。

【００２８】図３及び図４において、リードオンリーメ
モリＲＯＭは、例えば出力制御のための出力イネーブル
信号を備えることができるし、ＲＯＭ起動部ＲＯＭＳの
具体的な構成は、その論理条件が同一であることを条件
に、種々の実施形態を採りうる。ＲＯＭ起動部ＲＯＭＳ
は、図８及び図９に例示されるように、イオン注入処理
が施されない通常の状態でそのしきい値電圧が比較的高
くされる起動制御ＭＯＳＦＥＴＣＮ２をもとに構成する
ことができる。この場合、起動制御ＭＯＳＦＥＴＣＮ２
は、回路の電源電圧とリードオンリーメモリＲＯＭの起
動制御端子ＥＮとの間に設けられ、そのゲートは、回路
の接地電位に結合される。また、リードオンリーメモリ
ＲＯＭの起動制御端子ＥＮには、直接ＲＯＭ起動制御信
号ＲＯＭＥが供給される。この結果、リードオンリーメ
モリＲＯＭは、イオン注入処理が施されず起動制御ＭＯ
ＳＦＥＴＣＮ２のしきい値電圧が比較的高くされると
き、その起動制御端子ＥＮがＲＯＭ起動制御信号ＲＯＭ
Ｅに従って選択的にロウレベルとされ、アクセス可能な
状態とされるが、イオン注入処理が施され起動制御ＭＯ
ＳＦＥＴＣＮ２のしきい値電圧が比較的低くされると、
その起動制御端子ＥＮが定常的にハイレベルとされ、ア
クセス不能な状態とされる。

【００２９】起動制御ＭＯＳＦＥＴＣＮ１は、図６に示
されるように、そのゲート層ＦＧを他のＭＯＳＦＥＴ
（第２のＭＯＳＦＥＴ）に比較して薄くすることで、イ
オン注入処理にともなうしきい値電圧の変化を大きくす
ることができる。また、図７に示されるように、保護膜
ＰＶを起動制御ＭＯＳＦＥＴＣＮ１の上部で部分的に薄
くすることで、保護膜ＰＶの効果を残しながらイオン注
入処理を行うこともできる。保護膜形成後のイオン注入
処理は、例えばＦＩＢ（ＦｏｃｕｓｅｄＩｏｎＢｅａ
ｍ）装置を用いることで、起動制御ＭＯＳＦＥＴＣＮ１
の付近だけ部分的に行うことができる。また、イオン注
入後、起動制御ＭＯＳＦＥＴ上部の保護膜ＰＶを補強す
ることで、保護膜ＰＶが部分的に除去又は薄くされるこ
との影響を少なくすることができる。保護膜ＰＶは、起
動制御ＭＯＳＦＥＴＣＮ１のチャンネル上部を含みかつ
他のＭＯＳＦＥＴ等の特性に影響を与えることのない比
較的広い範囲て除去又は薄くすることができる。さら
に、起動制御ＭＯＳＦＥＴＣＮ１の具体的なデバイス構
造は、これらの実施例による制約を受けない。

【００３０】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるマス
クＲＯＭを内蔵するシングルチップマイクロコンピュー
タならびにマスクＲＯＭのアクセス制御に適用した場合
について説明したが、それに限定されるものではなく、
例えば、マスクＲＯＭを内蔵する各種のディジタル集積
回路装置やダイナミック型ＲＡＭ及びスタティック型Ｒ
ＡＭ等の欠陥救済等にも適用できる。また、イオン注入
処理によってその電気的特性が変化される素子は、例え
ばＰチャンネルＭＯＳＦＥＴであってもよいし、拡散抵
抗等のようなＭＯＳＦＥＴ以外の素子であってもよい。
この発明は、少なくともその電気的特性が選択的に変化
される素子を含む半導体装置に広く適用できる。

【００３１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、マスクＲＯＭを内蔵するシ
ングルチップマイクロコンピュータ等において、マスク
ＲＯＭの起動部に、予め少なくともそのチャンネル上部
の保護膜が選択的に除去又は薄くされかつ保護膜形成後
にイオン注入処理が選択的に施されることでそのしきい
値電圧が選択的に変化される起動制御ＭＯＳＦＥＴを設
け、この起動制御ＭＯＳＦＥＴを選択的にオン状態とす
ることでマスクＲＯＭに対する起動制御信号を選択的に
無効とする。これにより、ボンディング処理を施すこと
なく、しかもウエハ状態で一括してあるいはパッケージ
封入前の任意の製造工程において、内蔵するマスクＲＯ
Ｍを選択的にかつ確実に使用不能な状態としうるシング
ルチップマイクロコンピュータ等の半導体装置を実現す
ることができる。この結果、マスクＲＯＭを内蔵するシ
ングルチップマイクロコンピュータ等の低コスト化を推
進し、その初期のユーザから得た情報の漏洩を防止する
ことができる。

【図面の簡単な説明】

【図１】この発明が適用されたシングルチップマイクロ
コンピュータの一実施例を示すブロック図である。

【図２】図１のシングルチップマイクロコンピュータの
一実施例を示す基板配置図である。

【図３】図１のシングルチップマイクロコンピュータに
含まれるＲＯＭ起動部のイオン注入前における第１の実
施例を示す回路図である。

【図４】図３のＲＯＭ起動部のイオン注入後における回
路図である。

【図５】図３のＲＯＭ起動部に含まれる起動制御ＭＯＳ
ＦＥＴの第１の実施例を示す断面構造図である。

【図６】図３のＲＯＭ起動部に含まれる起動制御ＭＯＳ
ＦＥＴの第２の実施例を示す断面構造図である。

【図７】図３のＲＯＭ起動部に含まれる起動制御ＭＯＳ
ＦＥＴの第３の実施例を示す断面構造図である。

【図８】図１のシングルチップマイクロコンピュータに
含まれるＲＯＭ起動部のイオン注入前における第２の実
施例を示す回路図である。

【図９】図８のＲＯＭ起動部のイオン注入後における回
路図である。

【図１０】この発明に先立って本願発明者等が開発した
シングルチップマイクロコンピュータに含まれるＲＯＭ
起動部の一例を示す回路図である。

【符号の説明】

ＣＰＵ・・・中央処理装置、ＣＰＧ・・・クロック発生
回路、ＩＢＵＳ・・・・内部バス、ＴＩＭ・・・タイマ
ー回路、ＢＵＳＣ・・・バスコントローラ、ＲＯＭ・・
・リードオンリーメモリ、ＲＡＭ・・・ランダムアクセ
スメモリ、ＳＣＩ・・・シリアルコミュニケーションイ
ンタフェース、Ａ／Ｄ・・・Ａ／Ｄ変換器、ＩＯＰ１〜
ＩＯＰ９・・・入出力ポート。ＰＳＵＢ・・・Ｐ型半導
体基板、ＩＯＰ・・・入出力部、ＲＯＭＳ・・・ＲＯＭ
起動部。ＣＮ１〜ＣＮ２・・・ＮチャンネルＭＯＳＦＥ
Ｔ（起動制御ＭＯＳＦＥＴ）、ＱＰ１〜ＱＰ２・・・Ｐ
チャンネルＭＯＳＦＥＴ、Ｎ１・・・インバータ、ＮＡ
Ｇ１・・・ナンド（ＮＡＮＤ）ゲート。ＰＶ・・・保護
膜、ＭＬ・・・金属配線層、ＩＳＢ・・・絶縁膜、ＬＯ
ＣＯＳ・・・ロコス、ＦＧ・・・ゲート層、ＤＮ・・・
Ｎ型拡散層。

───────────────────────────────────────────────────── フロントページの続き (72)発明者鈴川一文東京都小平市上水本町５丁目22番１号株式会社日立マイコンシステム内 (72)発明者戸谷達郎東京都小平市上水本町５丁目22番１号株式会社日立マイコンシステム内 (72)発明者渋川義導東京都小平市上水本町５丁目22番１号株式会社日立マイコンシステム内

Claims

【特許請求の範囲】

【請求項１】素子及び配線等を形成するための一連の
製造工程が終了した後にイオン注入処理が選択的に施さ
れることでその電気的特性が選択的に変化される素子を
具備することを特徴とする半導体装置。
【請求項２】上記イオン注入処理が選択的に施される
ことでその電気的特性が選択的に変化される素子は、Ｍ
ＯＳＦＥＴであって、上記電気的特性は、そのしきい値
電圧であることを特徴とする請求項１の半導体装置。
【請求項３】上記ＭＯＳＦＥＴは、そのしきい値電圧
が選択的に変化されることで選択的にオン状態又はオフ
状態とされるものであることを特徴とする請求項２の半
導体装置。
【請求項４】上記イオン注入処理は、保護膜形成後に
施されるものであって、上記保護膜は、予め少なくとも
上記ＭＯＳＦＥＴのチャンネル上部において部分的に除
去され又は薄くされるものであることを特徴とする請求
項２又は請求項３の半導体装置。
【請求項５】上記ＭＯＳＦＥＴのゲート層は、上記イ
オン注入処理が施されることでその電気的特性が変化さ
れない他のＭＯＳＦＥＴに比較して薄くされるものであ
ることを特徴とする請求項４の半導体装置。
【請求項６】上記半導体装置は、マスクＲＯＭを内蔵
するシングルチップマイクロコンピュータであって、上
記イオン注入処理が選択的に施されることでそのしきい
値電圧が選択的に変化されるＭＯＳＦＥＴは、上記マス
クＲＯＭに対するアクセスを選択的に禁止するためのも
のであることを特徴とする請求項１，請求項２，請求項
３，請求項４又は請求項５の半導体装置。